CN106158872B - 非易失性存储器 - Google Patents
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Abstract
本发明提供一种非易失性存储器，具有存储单元。存储单元具有堆叠结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、第一掺杂区以及第二掺杂区。堆叠结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠结构的第一侧的侧壁。穿隧介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。第一掺杂区邻接浮置栅极、且第一掺杂区的一部分延伸至浮置栅极下方，第二掺杂区邻接堆叠结构的第二侧，第一侧与所述第二侧相对。本发明可以提高元件的积集度；以及低操作电压操作，增加半导体元件的可靠度。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器。
背景技术
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。
典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floating gate)、栅间介电层以及控制栅极(Control Gate)。对此快闪存储器元件进行编程或抹除操作时，分别在源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。
在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，简称：GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(Dielectric Constant；k)等。
然而，随着集成电路正以更高的积集度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其积集度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与比特线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，在编程及或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。
发明内容
本发明提供一种非易失性存储器，可以低操作电压操作，进而增加半导体元件的可靠度。
本发明提供一种非易失性存储器，可以提高元件的积集度。
本发明提出一种非易失性存储器，具有第一存储单元，设置于基底上。此第一存储单元具有堆叠结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、第一掺杂区以及第二掺杂区，其中堆叠结构具有依序设置于基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠结构的第一侧的侧壁，且浮置栅极的顶部具有转角部，转角部邻近抹除栅极，且转角部高度落于抹除栅极高度间。穿隧介电层设置于浮置栅极与基底之间。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。第一掺杂区与第二掺杂区分别设置于堆叠结构与浮置栅极两侧的基底中，其中第一掺杂区邻接浮置栅极、且第一掺杂区的一部分延伸至所述浮置栅极下方，第二掺杂区邻接堆叠结构的第二侧，第一侧与第二侧相对。
在本发明的一实施例中，上述非易失性存储器还具有第二存储单元。第二存储单元设置于基底上，且第二存储单元的结构与第一存储单元的结构相同，第二存储单元与第一存储单元成镜像配置，共用第一掺杂区或第二掺杂区。
在本发明的一实施例中，上述第一掺杂区作为源极区，第二掺杂区作为漏极区。
在本发明的一实施例中，上述非易失性存储器还具有第三存储单元。第三存储单元设置于基底上，且第三存储单元的结构与第一存储单元的结构相同，共用第一掺杂区、辅助栅极以及抹除栅极。
在本发明的一实施例中，上述第一掺杂区作为漏极区，第二掺杂区作为源极区。
在本发明的一实施例中，上述非易失性存储器还具有插塞及隔离层。插塞电性连接第一掺杂区，且插塞填满第一存储单元与第二存储单元之间的开口。隔离层设置于插塞与浮置栅极之间。隔离层的材质包括氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k>4)。
在本发明的一实施例中，上述非易失性存储器还具有控制栅极、栅间介电层及控制栅极线。控制栅极设置于第一掺杂区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。控制栅极线电性连接控制栅极。
在本发明的一实施例中，上述第一存储单元与第二存储单元共用控制栅极，且控制栅极填满第一存储单元与第二存储单元之间的开口。
在本发明的一实施例中，上述穿隧介电层还设置于控制栅极与第一掺杂区之间。
在本发明的一实施例中，上述非易失性存储器，还具有比特线。比特线电性连接第二掺杂区，其中比特线的延伸方向平行于控制栅极线的延伸方向。
在本发明的一实施例中，上述辅助栅介电层的厚度大于或等于抹除栅介电层的厚度。
在本发明的一实施例中，上述辅助栅介电层的材质包括氧化硅/氮化硅、氧化硅/氮化硅/氧化硅或氧化硅。
在本发明的一实施例中，上述绝缘层的材质包括氧化硅。上述栅间介电层的材质包括氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(介电常数k>4)。
在本发明的一实施例中，上述穿隧介电层的材质包括氧化硅，穿隧介电层的厚度介于60埃至200埃之间。
在本发明的一实施例中，上述栅介电层的材质包括氧化硅，栅介电层的厚度小于或等于穿隧介电层的厚度。上述抹除栅介电层的材质包括氧化硅，抹除栅介电层的厚度介于100埃至180埃之间。
在本发明的一实施例中，上述浮置栅极的转角部角度小于或等于90度。
在本发明的一实施例中，上述第一掺杂区的延伸至浮置栅极下方的长度为浮置栅极长度的0.001～0.5倍。
本发明的非易失性存储器中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用第一掺杂区或第二掺杂区。而在Y方向(列方向)相邻的两存储单元结构相同，共用第一掺杂区、辅助栅极(字符线)及抹除栅极。因此能提高元件的积集度。
本发明的非易失性存储器中，辅助栅极与抹除栅极平行设置，因此能提高元件的积集度。
本发明的非易失性存储器中，辅助栅极下方的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，也即可以降低操作电压。
本发明的非易失性存储器中，由于浮置栅极在抹除栅极高度间设置有转角部，且此转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
本发明的非易失性存储器中，在具有控制栅极时，控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的的耦合率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为本发明的第一实施例所示出的一种非易失性存储器的上视图；
图1B为本发明的第一实施例所示出的一种非易失性存储器的剖面示意图；
图1C为本发明的第一实施例所示出的一种非易失性存储器的电路简图；
图2A为对第一实施例的存储单元进行编程操作的一实例的示意图；
图2B为对第一实施例的存储单元进行抹除操作的一实例的示意图；
图2C为对第一实施例的存储单元进行读取操作的一实例的示意图；
图3A为本发明的第二实施例所示出的一种非易失性存储器的上视图；
图3B为本发明的第二实施例所示出的一种非易失性存储器的剖面示意图；
图3C为本发明的第二实施例所示出的一种非易失性存储器的电路简图；
图4A为对第二实施例的存储单元进行编程操作的一实例的示意图；
图4B为对第二实施例的存储单元进行抹除操作的一实例的示意图；
图4C为对第二实施例的存储单元进行读取操作的一实例的示意图；
图5A为本发明的第三实施例所示出的一种非易失性存储器的上视图；
图5B为本发明的第三实施例所示出的一种非易失性存储器的剖面示意图；
图5C为本发明的第三实施例所示出的一种非易失性存储器的电路简图；
图6A为对第三实施例的存储单元进行编程操作的一实例的示意图；
图6B为对第三实施例的存储单元进行抹除操作的一实例的示意图；
图6C为对第三实施例的存储单元进行读取操作的一实例的示意图。
附图标记说明：
100：基底；
102：隔离结构；
104：有源区；
114、116、MC：存储单元；
110：第一存储单元；
112：第二存储单元；
120：堆叠结构；
122：栅介电层；
124：辅助栅极；
126：绝缘层；
128：抹除栅极；
130：辅助栅介电层；
132：抹除栅介电层；
140：浮置栅极；
141：转角部；
142：穿隧介电层；
146：第一掺杂区；
148：第二掺杂区；
150：控制栅极；
152、262、362：栅间介电层；
152a：隔离层；
160：层间绝缘层；
162、166、162a：插塞；
164、BL0～BL2：比特线；
168、CG0～CG2：控制栅极线；
H1、H2：长度；
CS01～CS23：源极线；
WL0～WL3：字符线(辅助栅极)；
EG0～EG3：抹除栅极线(抹除栅极)；
Se：选定存储单元；
U：非选定存储单元；
S：源极区；
D：漏极区；
Vcsp、Vblp、Vwlp、Vblr、Vege、Vcc：电压；
GND：地。
具体实施方式
图1A为本发明的第一实施例所示出的一种非易失性存储器的上视图。图1B为本发明的第一实施例所示出的一种非易失性存储器的剖面示意图。图1B所示出为沿着图1A中A-A'线的剖面图。图1C为本发明的第一实施例所示出的一种非易失性存储器的电路简图。
请参照图1A及图1B，非易失性存储器包括多个存储单元MC。这些存储单元MC排列成行/列阵列。
非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构102，以定义出具有格状的有源区104。隔离结构102例如是浅沟渠隔离结构。
各存储单元MC包括堆叠结构120、辅助栅介电层130、抹除栅介电层132、浮置栅极140、穿隧介电层142、第一掺杂区146、第二掺杂区148。此外，基底100上还具有层间绝缘层160、插塞162与比特线164。
堆叠结构120从基底100起依序由栅介电层122、辅助栅极(字符线)124、绝缘层126以及抹除栅极128构成。栅介电层122例如是设置于辅助栅极124与基底100之间。栅介电层122的材质例如是氧化硅。栅介电层122的厚度例如小于或等于穿隧介电层142的厚度。
辅助栅极124例如是设置于栅介电层122与绝缘层126之间。抹除栅极128例如是设置于绝缘层126上。辅助栅极124、抹除栅极128例如是在Y方向延伸。辅助栅极124、抹除栅极128的材质例如是掺杂多晶硅等导体材料。绝缘层126例如是设置于辅助栅极124与抹除栅极128之间。绝缘层126的材质例如是氧化硅。
辅助栅介电层130例如是设置于浮置栅极140与辅助栅极124之间。辅助栅介电层130的材质例如是氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅。辅助栅介电层130的厚度例如大于或等于抹除栅介电层132的厚度。抹除栅介电层132例如是设置于抹除栅极128与浮置栅极140之间。抹除栅介电层132的材质例如是氧化硅。抹除栅介电层132的厚度例如介于100埃至180埃之间。
浮置栅极140例如是设置于堆叠结构120的第一侧的侧壁，且此浮置栅极140的顶部具有转角部141。此转角部141邻近抹除栅极128，且此转角部141高度落于抹除栅极128高度间。此转角部141角度小于或等于90度。浮置栅极140的材质例如是掺杂多晶硅等导体材料。浮置栅极140可由一层或多层导体层构成。
穿隧介电层142例如是设置于浮置栅极140与基底100之间。穿隧介电层142的材质例如是氧化硅。穿隧介电层142的厚度介于60埃至200埃之间。
第一掺杂区146例如是设置于浮置栅极140旁的基底100中，且第一掺杂区146的一部分延伸至浮置栅极140下方。第一掺杂区146的延伸至浮置栅极140下方的长度H1为浮置栅极140长度H2的0.001～0.5倍。第二掺杂区148例如是设置于堆叠结构120第二侧的基底100中，其中第一侧与第二侧相对。第一掺杂区146、第二掺杂区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。在本实施例中，第一掺杂区146作为源极区，第二掺杂区148作为漏极区。
层间绝缘层160例如是设置于基底100上，并且覆盖第一存储单元110与第二存储单元112。层间绝缘层160的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料。插塞162例如是设置于层间绝缘层160中，插塞162与第二掺杂区148电性连接。插塞162的材质例如是铝、钨等导体材料。比特线164例如是设置于层间绝缘层160上，比特线164通过插塞162与第二掺杂区148电性连接。比特线164的材质例如是铝、钨、铜等导体材料。
在X方向(行方向)上，多个存储单元MC通过第一掺杂区146或第二掺杂区148串接在一起。举例来说，第一存储单元110的结构与第二存储单元112的结构相同，且第一存储单元110与第二存储单元112成镜像配置，共用第一掺杂区146或第二掺杂区148；存储单元114的结构与存储单元116的结构相同，且存储单元114与存储单元116成镜像配置，共用第一掺杂区146或第二掺杂区148。
在Y方向(列方向)上，多个存储单元MC由第一掺杂区146、辅助栅极(字符线)124以及抹除栅极128串接在一起。也即，在列方向上，多个存储单元MC共用同一个第一掺杂区146、辅助栅极(字符线)124、抹除栅极128。举例来说，第一存储单元110的结构与存储单元114的结构相同，第二存储单元112的结构与存储单元116的结构相同，同一列的存储单元114与第一存储单元110共用同一第一掺杂区146、辅助栅极(字符线)124、以及抹除栅极128。
在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用第一掺杂区146或第二掺杂区148。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用第一掺杂区146、辅助栅极(字符线)124以及抹除栅极128。因此能提高元件的积集度。
如图1C所示，在X方向(行方向)上，比特线BL0～BL2分别连接同一行的存储单元的漏极区。在Y方向(列方向)上，字符线WL0～WL3分别连接同一列存储单元的辅助栅极。抹除栅极线EG0～EG3分别连接同一列存储单元的抹除栅极。源极线CS01～CS23分别连接同一列存储单元的源极区。
在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠结构，因此能提高元件的积集度。
在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124下方的通道区，也即可以降低操作电压。由于浮置栅极140在抹除栅极128高度间设置有转角部141，且此转角部141的角度小于或等于90度，通过转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140拉出，提高抹除数据的速度。
接着，说明本发明的非易失性存储器的操作模式，包括编程、抹除与数据读取等操作模式。图2A为对第一实施例的存储单元进行编程操作的一实例的示意图。图2B为对第一实施例的存储单元进行抹除操作的一实例的示意图。图2C为对第一实施例的存储单元进行读取操作的一实例的示意图。
请参照图2A，在进行编程操作时，在选定存储单元(如图1C中的选定存储单元Se)的辅助栅极WL0施加电压Vwlp，以在辅助栅极下方的基底中形成通道，电压Vwlp例如是0.6～1.2伏特。非选定存储单元(如图1C中的非选定存储单元U)的辅助栅极WL1施加0伏特的电压。在源极区S施加电压Vcsp；在漏极区D施加电压Vblp；在选定存储单元的抹除栅极EG0以及非选定存储单元的抹除栅极EG1施加电压Vegp。电压Vcsp例如是7～10伏特；电压Vblp例如是0.3～0.8伏特；电压Vegp例如是3～5伏特。在此种偏压下，使电子由漏极往源极移动，以源极侧热电子注入的模式，注入选定存储单元的浮置栅极FG0。由于非选定存储单元的辅助栅极WL1施加0伏特的电压，无法形成通道区，电子无法注入非选定存储单元的浮置栅极FG1，因此非选定存储单元不会被编程。
请参照图2B，在进行抹除操作时，在选定存储单元的抹除栅极EG0施加电压Vege；在非选定存储单元的抹除栅极EG1施加0伏特的电压。在漏极区D(比特线BL)、源极区S施加0伏特的电压。电压Vege例如是10～12伏特。利用抹除栅极EG0与源极区S的电压差，引发FN穿隧效应，将储存于存储单元的浮置栅极FG0电子拉出并移除。
请参照图2C，在进行读取操作时，在选定存储单元的辅助栅极WL0施加电压Vcc；在选定存储单元的抹除栅极EG0施加电压0-Vcc；在非选定存储单元的抹除栅极EG1施加电压0-Vcc；在漏极区D(比特线)施加电压Vblr。电压Vblr例如是0.6～0.9伏特。其中，电压Vcc例如是电源电压。在上述偏压的情况下，可通过检测存储单元的通道电流大小，来判断储存在存储单元中的数字信息。
在本发明的非易失性存储器的操作方法中，在进行编程操作时，对辅助栅极施加低电压，即可在辅助栅极下方的基底中形成通道，以源极侧热电子注入的模式，将电子写入浮置栅极。在进行抹除操作时，利用抹除栅极来抹除数据，使电子经由抹除栅介电层移除，可减少电子经过穿隧介电层的次数，进而提高可靠度。此外，浮置栅极的转角部设置于抹除栅极高度间，且此转角部的角度小于或等于90度，通过转角部使电场集中，可有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
图3A为本发明的第二实施例所示出的一种非易失性存储器的上视图。图3B为本发明的第二实施例所示出的一种非易失性存储器的剖面示意图。图3B所示出为沿着图3A中A-A'线的剖面图。图3C为本发明的第二实施例所示出的一种非易失性存储器的电路简图。本发明的第二实施例中，构件与第一实施例相同的，给予相同的标号，并省略其详细说明。
请参照图3A及图3B，第一掺杂区146例如是设置于浮置栅极140旁的基底100中。第二掺杂区148例如是设置于堆叠结构120第二侧的基底100中，其中第一侧与第二侧相对。第一掺杂区146、第二掺杂区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。第一掺杂区146作为漏极区，第二掺杂区148作为源极区。也即，在两存储单元MC的浮置栅极140之间的是漏极区。
插塞162a例如是设置于层间绝缘层160中，且位于第一掺杂区146上。插塞162a与第一掺杂区146电性连接，且插塞162a填满浮置栅极140之间的开口。插塞162a的材质例如是铝、钨等导体材料。
隔离层152a例如是设置于插塞162a与浮置栅极140之间。隔离层152a的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k>4)。
比特线164例如是设置于层间绝缘层160上，比特线164通过插塞162a与第一掺杂区146电性连接。比特线164的材质例如是铝、钨、铜等导体材料。比特线164例如是在X方向(行方向)延伸。
在上述的非易失性存储器中，浮置栅极140之间的第一掺杂区146是作为漏极区，比特线164通过插塞162a与第一掺杂区146电性连接。而插塞162a填满浮置栅极140之间的开口。
在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用第一掺杂区146或第二掺杂区148。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用第二掺杂区148、辅助栅极(字符线)124以及抹除栅极128。因此能提高元件的积集度。
在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠结构，因此能提高元件的积集度。
在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124下方的通道区，也即可以降低操作电压。由于浮置栅极140在抹除栅极128高度间设置有转角部141，且此转角部141的角度小于或等于90度，通过转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140拉出，提高抹除数据的速度。
如图3C所示，在X方向(行方向)上，比特线BL0～BL2分别连接同一行的存储单元的漏极区。在Y方向(列方向)上，字符线WL0～WL3分别连接同一列存储单元的辅助栅极。抹除栅极线EG0～EG3分别连接同一列存储单元的抹除栅极。同一列存储单元的源极区接地GND。
接着，说明本发明的非易失性存储器的操作模式，包括编程、抹除与数据读取等操作模式。图4A为对第二实施例的存储单元进行编程操作的一实例的示意图。图4B为对第二实施例的存储单元进行抹除操作的一实例的示意图。图4C为对第二实施例的存储单元进行读取操作的一实例的示意图。
请参照图4A，在进行编程操作时，在选定存储单元(如图3C中的选定存储单元Se)的辅助栅极WL0施加电压Vwlp，以在辅助栅极下方的基底中形成通道，电压Vwlp例如是0.6～1.2伏特。非选定存储单元(如图3C中的非选定存储单元U)的辅助栅极WL1施加0伏特的电压。在漏极区D(比特线)施加电压Vblp；选定存储单元的抹除栅极EG0以及非选定存储单元的抹除栅极EG1施加电压Vegp。电压Vblp例如是6～9伏特；电压Vegp例如是3～5伏特。在此种偏压下，使电子由源极往漏极移动，以源极侧热电子注入的模式，注入选定存储单元的浮置栅极FG0。由于非选定存储单元的辅助栅极WL1施加0伏特的电压，无法形成通道区，电子无法注入非选定存储单元的浮置栅极FG1，因此非选定存储单元不会被编程。
请参照图4B，在进行抹除操作时，在选定存储单元的抹除栅极EG0施加电压Vege；在非选定存储单元的抹除栅极EG1施加0伏特的电压；在漏极区D(比特线)施加0伏特的电压。电压Vege例如是6～12伏特。利用抹除栅极EG0与漏极区D的电压差，引发FN穿隧效应，将储存在存储单元的浮置栅极FG0电子拉出并移除。
请参照图4C，在进行读取操作时，在选定存储单元的辅助栅极WL0施加电压Vcc；在选定存储单元的抹除栅极EG0施加电压0-Vcc；在非选定存储单元的抹除栅极EG1施加电压0-Vcc；在漏极区D(比特线)施加电压Vblr。其中，电压Vcc例如是电源电压；电压Vblr例如是0.6～0.9伏特。在上述偏压的情况下，可通过检测存储单元的通道电流大小，来判断储存在存储单元中的数字信息。
在本发明的非易失性存储器的操作方法中，在进行编程操作时，对辅助栅极施加低电压，即可在辅助栅极下方的基底中形成通道，以源极侧热电子注入的模式，将电子写入浮置栅极。在进行抹除操作时，利用抹除栅极来抹除数据，使电子经由抹除栅介电层移除，可减少电子经过穿隧介电层的次数，进而提高可靠度。此外，浮置栅极的转角部设置于抹除栅极高度间，且此转角部的角度小于或等于90度，通过转角部使电场集中，可有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
图5A为本发明的第三实施例所示出的一种非易失性存储器的上视图。图5B为本发明的第三实施例所示出的一种非易失性存储器的剖面示意图。图5C为本发明的第三实施例所示出的一种非易失性存储器的电路简图。图5B所示出为沿着图5A中A-A'线的剖面图。本发明的第三实施例中，构件与第一实施例相同的，给予相同的标号，并省略其详细说明。
请参照图5A及图5B，第一掺杂区146例如是设置于浮置栅极140旁的基底100中。第二掺杂区148例如是设置于堆叠结构120第二侧的基底100中，其中第一侧与第二侧相对。第一掺杂区146、第二掺杂区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。在本实施例中，第一掺杂区146作为源极区，第二掺杂区148作为漏极区。
控制栅极150例如是设置于第一掺杂区146与浮置栅极140上。控制栅极150的材质例如是掺杂多晶硅等导体材料。栅间介电层152例如是设置于控制栅极150与浮置栅极140之间。栅间介电层152的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k>4)。
插塞162例如是设置于层间绝缘层160中，插塞162与第二掺杂区148电性连接。比特线164例如是设置于层间绝缘层160上，比特线164通过插塞162与第二掺杂区148电性连接。插塞166例如是设置于层间绝缘层160中，插塞166与控制栅极150电性连接。插塞166的材质例如是铝、钨等导体材料。控制栅极线168例如是设置于层间绝缘层160上，控制栅极线168通过插塞166与控制栅极150电性连接。控制栅极线168的材质例如是铝、钨、铜等导体材料。
比特线164、控制栅极线168例如是在X方向(行方向)延伸，也即比特线164的延伸方向平行于控制栅极线168的延伸方向。
在上述的非易失性存储器中，在第一掺杂区146与浮置栅极140上设置了控制栅极150。在层间绝缘层160上在设置控制栅极线168。比特线164、控制栅极线168例如是在X方向(行方向)延伸。
在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用第一掺杂区146或第二掺杂区148以及控制栅极150。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用第一掺杂区146、辅助栅极(字符线)124以及抹除栅极128。因此能提高元件的积集度。
在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠结构，因此能提高元件的积集度。
在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124下方的通道区，也即可以降低操作电压。由于浮置栅极140在抹除栅极128高度间设置有转角部141，且此转角部141的角度小于或等于90度，通过转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140拉出，提高抹除数据的速度。
如图5C所示，在X方向(行方向)上，比特线BL0～BL2分别连接同一行的存储单元的漏极区。控制栅极线CG0～CG2分别连接同一行的存储单元的控制栅极。在Y方向(列方向)上，字符线WL0～WL3分别连接同一列存储单元的辅助栅极。抹除栅极线EG0～EG3分别连接同一列存储单元的抹除栅极。源极线CS01～CS23分别连接同一列存储单元的源极区。
接着，说明本发明的非易失性存储器的操作模式，包括编程、抹除与数据读取等操作模式。图6A为对第三实施例的存储单元进行编程操作的一实例的示意图。图6B为对第三实施例的存储单元进行抹除操作的一实例的示意图。图6C为对第三实施例的存储单元进行读取操作的一实例的示意图。
请参照图6A，在进行编程操作时，在选定存储单元(如图5C中的选定存储单元Se)的辅助栅极WL0施加电压Vwlp，以在辅助栅极下方的基底中形成通道，电压Vwlp例如是0.6～1.2伏特。非选定存储单元(如图5C中的非选定存储单元U)的辅助栅极WL1施加0伏特的电压。在源极区S施加电压Vcsp；在控制栅极CG施加电压Vcgp；在漏极区D施加电压Vblp；选定存储单元的抹除栅极EG0以及非选定存储单元的抹除栅极EG1施加电压Vegp。电压Vcsp例如是4～6伏特；电压Vblp例如是0.3～0.8伏特；电压Vcgp例如是6～8伏特；电压Vegp例如是3～5伏特。在此种偏压下，使电子由漏极往源极移动，以源极侧热电子注入的模式，注入选定存储单元的浮置栅极FG0。由于非选定存储单元的辅助栅极WL1施加0伏特的电压，无法形成通道区，电子无法注入非选定存储单元的浮置栅极FG1，因此非选定存储单元不会被编程。
请参照图6B，在进行抹除操作时，在控制栅极CG施加电压Vcge；在选定存储单元的抹除栅极EG0施加电压Vege；在非选定存储单元的抹除栅极EG1施加0伏特的电压；在漏极区D(比特线)、源极区S施加0伏特的电压。电压Vege例如是4.5～6伏特；电压Vcge例如是-6～-8伏特。利用控制栅极CG与抹除栅极EG0的电压差，引发FN穿隧效应，将储存在存储单元的浮置栅极FG0电子拉出并移除。
请参照图6C，在进行读取操作时，在选定存储单元的辅助栅极WL0施加电压Vcc；在控制栅极CG施加电压0-Vcc；在选定存储单元的抹除栅极EG0施加电压0-Vcc；在非选定存储单元的抹除栅极EG1施加电压0-Vcc；在漏极区D(比特线)施加电压Vblr。其中，电压Vcc例如是电源电压；电压Vblr例如是0.6～0.9伏特。在上述偏压的情况下，可通过检测存储单元的通道电流大小，来判断储存在存储单元中的数字信息。
在本发明的非易失性存储器的操作方法中，在进行编程操作时，对辅助栅极施加低电压，即可在辅助栅极下方的基底中形成通道，以源极侧热电子注入的模式，将电子写入浮置栅极。在进行抹除操作时，利用抹除栅极来抹除数据，使电子经由抹除栅介电层移除，可减少电子经过穿隧介电层的次数，进而提高可靠度。此外，浮置栅极的转角部设置于抹除栅极高度间，且此转角部的角度小于或等于90度，通过转角部使电场集中，可有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (14)
1.一种非易失性存储器，其特征在于，包括：
第一存储单元，设置于基底上，所述第一存储单元，包括：
堆叠结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；
浮置栅极，设置于所述堆叠结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间；
穿隧介电层，设置于所述浮置栅极与所述基底之间；
抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间，且所述抹除栅介电层的材质包括氧化硅；
辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间，且所述辅助栅介电层的材质包括氧化硅和氮化硅的双叠层结构或氧化硅、氮化硅和氧化硅的三叠层结构；以及
第一掺杂区与第二掺杂区，分别设置于所述堆叠结构与所述浮置栅极两侧的所述基底中，其中所述第一掺杂区邻接所述浮置栅极、且所述第一掺杂区的一部分延伸至所述浮置栅极下方，所述第二掺杂区邻接所述堆叠结构的第二侧，所述第一侧与所述第二侧相对，而且所述非易失性存储器不具有控制栅极。
2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：
第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，所述第二存储单元与所述第一存储单元成镜像配置，共用所述第一掺杂区或所述第二掺杂区。
3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一掺杂区作为源极区，所述第二掺杂区作为漏极区。
4.根据权利要求3所述的非易失性存储器，其特征在于，还包括：
第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述第一掺杂区、所述辅助栅极以及所述抹除栅极。
5.根据权利要求2所述的非易失性存储器，其特征在于，所述第一掺杂区作为漏极区，所述第二掺杂区作为源极区。
6.根据权利要求5所述的非易失性存储器，其特征在于，还包括：
插塞，电性连接所述第一掺杂区，且所述插塞填满所述第一存储单元与所述第二存储单元之间的开口；以及
隔离层，设置于所述插塞与所述浮置栅极之间。
7.根据权利要求6所述的非易失性存储器，其特征在于，所述隔离层的材质包括氧化硅、氮化硅和氧化硅的三叠层结构或氧化硅和氮化硅的双叠层结构或其他介电常数大于4的材质。
8.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的厚度大于所述抹除栅介电层的厚度。
9.根据权利要求1所述的非易失性存储器，其特征在于，所述绝缘层的材质包括氧化硅。
10.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层的材质包括氧化硅，所述穿隧介电层的厚度介于60埃至200埃之间。
11.根据权利要求1所述的非易失性存储器，其特征在于，所述栅介电层的材质包括氧化硅，所述栅介电层的厚度小于或等于所述穿隧介电层的厚度。
12.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层的材质包括氧化硅，所述抹除栅介电层的厚度介于100埃至180埃之间。
13.根据权利要求1所述的非易失性存储器，其特征在于，所述浮置栅极的顶部具有转角部，所述转角部角度小于或等于90度。
14.根据权利要求1所述的非易失性存储器，其特征在于，所述第一掺杂区的延伸至所述浮置栅极下方的长度为所述浮置栅极长度的0.001～0.5倍。
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