TWI584415B

TWI584415B - P型非揮發性記憶體

Info

Publication number: TWI584415B
Application number: TW104123945A
Authority: TW
Inventors: 鄭宗文; 鄭育明
Original assignee: 物聯記憶體科技股份有限公司; 鄭宗文; 鄭育明
Priority date: 2015-07-23
Filing date: 2015-07-23
Publication date: 2017-05-21
Also published as: TW201705378A

Description

P型非揮發性記憶體

本發明是有關於一種半導體元件，且特別是有關於一種P型非揮發性記憶體。

非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。

典型的一種非揮發性記憶體設計成具有堆疊式閘極(Stack-Gate)結構，其中包括依序設置於基底上的穿隧氧化層、浮置閘極(Floating gate)、閘間介電層以及控制閘極(Control Gate)。對此快閃記憶體元件進行程式化或抹除操作時，係分別於源極區、汲極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。

在非揮發性記憶體的操作上，通常浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需之工作電壓將越低，而快閃記憶體的操作速度與效率就會大大的提升。其中增加閘極耦合率的方法，包括了增加浮置閘極與控制閘極間之重疊面積(Overlap Area)、降低浮置閘極與控制閘極間之介電層的厚度、以及增加浮置閘極與控制閘極之間的閘間介電層的介電常數(Dielectric Constant；k)等。

然而，隨著積體電路正以更高的集積度朝向小型化的元件發展，所以必須縮小非揮發性記憶體之記憶胞尺寸以增進其集積度。其中，縮小記憶胞之尺寸可藉由減小記憶胞的閘極長度與位元線的間隔等方法來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，容易造成汲極與源極間發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。而且，在程式化及或抹除記憶胞時，電子重複穿越過穿隧氧化層，將耗損穿隧氧化層，導致記憶體元件可靠度降低。

本發明提供一種P型非揮發性記憶體，可以低操作電壓操作，進而增加半導體元件的可靠度。

本發明提供一種P型非揮發性記憶體，可以提高元件的積集度。

本發明提出一種P型非揮發性記憶體，具有第一記憶胞，設置於具有N型的井區的P型的基底上。此第一記憶胞具有堆疊結構、浮置閘極、穿隧介電層、抹除介電層、P型的源極區、P型的汲極區、P型的淡摻雜汲極區、控制閘極以及閘間介電層，其中堆疊結構具有依序設置於基底上的閘介電層、閘極以及絕緣層。浮置閘極設置於堆疊結構的第一側的側壁，且浮置閘極的頂部具有轉角部。穿隧介電層設置於浮置閘極與基底之間。抹除介電層設置於閘極與浮置閘極之間。抹除介電層包括第一部分以及位於第一部分上的第二部分，其中第二部分的厚度小於或等於第一部分，且轉角部鄰近抹除介電層的第二部分。P型的源極區與P型的汲極區分別設置於堆疊結構與浮置閘極兩側的基底中，其中汲極區鄰接浮置閘極，源極區鄰接堆疊結構的第二側，第一側與第二側相對。P型的淡摻雜汲極區設置於汲極區與閘極之間以及源極區與閘極之間，其中在汲極區與閘極之間的淡摻雜汲極區位於浮置閘極下方。控制閘極設置於源極區與浮置閘極上。閘間介電層設置於控制閘極與浮置閘極之間。

在本發明的一實施例中，上述P型非揮發性記憶體更具有第二記憶胞。第二記憶胞設置於基底上，且第二記憶胞的結構與第一記憶胞的結構相同，第二記憶胞與第一記憶胞成鏡像配置，共用源極區或汲極區。

在本發明的一實施例中，上述第一記憶胞與上述的第二記憶胞共用汲極區，且第一記憶胞與第二記憶胞共用位元線。

在本發明的一實施例中，上述P型非揮發性記憶體更具有第三記憶胞。第三記憶胞設置於基底上，且第三記憶胞的結構與第一記憶胞的結構相同，共用源極區、閘極以及控制閘極，且控制閘極填滿第一記憶胞與第三記憶胞之間。在本發明的一實施例中，上述P型非揮發性記憶體更具有更插塞以及層間絕緣層。插塞電性連接汲極區。層間絕緣層設置於插塞與控制閘極之間。

在本發明的一實施例中，上述抹除介電層的第一部分的高度為浮置閘極的高度的0.8倍至小於1倍。

在本發明的一實施例中，上述抹除介電層的第一部分的材質包括氧化矽／氮化矽、氧化矽／氮化矽／氧化矽或氧化矽。

在本發明的一實施例中，上述絕緣層的材質包括氧化矽。上述閘間介電層的材質包括氧化矽／氮化矽／氧化矽或氮化矽／氧化矽或其他高介電常數的材質(介電常數k＞4)。

在本發明的一實施例中，上述穿隧介電層的材質包括氧化矽，穿隧介電層的厚度介於60埃至200埃之間。

在本發明的一實施例中，上述閘介電層的材質包括氧化矽，閘介電層的厚度小於或等於穿隧介電層的厚度。上述抹除介電層的第二部分的材質包括氧化矽，抹除介電層的第二部分的厚度介於100埃至150埃之間。

在本發明的一實施例中，上述浮置閘極的轉角部角度小於或等於90度。

本發明的P型非揮發性記憶體中，閘極下方的閘介電層的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉閘極下方的通道區，亦即可以降低操作電壓。

本發明的P型非揮發性記憶體中，控制閘極包覆浮置閘極，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的耦合率。

本發明的P型非揮發性記憶體中，抹除介電層的第一部分的高度為浮置閘極的高度的0.8倍至小於1倍，浮置閘極具有轉角部，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可降低抹除電壓，有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A為依照本發明之實施例所繪示的一種P型非揮發性記憶體的上視圖。圖1B為依照本發明之實施例所繪示的一種P型非揮發性記憶體的剖面示意圖。圖1B所繪示為沿著圖1A中A-A'線的剖面圖。圖1C為依照本發明之實施例所繪示的一種P型非揮發性記憶體的電路簡圖。

請參照圖1A及圖1B，P型非揮發性記憶體包括多個記憶胞MC。這些記憶胞MC排列成行/列陣列。

P型非揮發性記憶體設置於P型的基底100上。在基底100中例如設置有規則排列的多個隔離結構102，以定義出具有格狀的主動區104。隔離結構102例如是淺溝渠隔離結構。在基底100中具有N型的井區128。

各記憶胞MC包括堆疊結構120、抹除介電層130、浮置閘極140、穿隧介電層142、P型的源極區146、P型的汲極區148、P型的淡摻雜區149、控制閘極150以及閘間介電層152。此外，基底100上更具有層間絕緣層160、插塞162與位元線164。

堆疊結構120從基底100起依序由閘介電層122、閘極(字元線)124以及絕緣層126構成。閘介電層122例如是設置於閘極124與基底100之間。閘介電層122的材質例如是氧化矽。閘介電層122的厚度例如小於或等於穿隧介電層142的厚度。

閘極124例如是設置於閘介電層122與絕緣層126之間。閘極124例如是在Y方向延伸。閘極124的材質例如是摻雜多晶矽等導體材料。絕緣層126例如是設置於閘極124上。絕緣層126的材質例如是氧化矽。

抹除介電層130例如是設置於浮置閘極140與閘極124之間。抹除介電層130包括第一部分132a以及位於第一部分132a上的第二部分132b。第二部分132b的厚度小於或等於第一部分132a。抹除介電層130的第一部分132a的材質例如是氧化矽／氮化矽／氧化矽或氮化矽／氧化矽或氧化矽。抹除介電層130的第二部分132b的材質例如是氧化矽。抹除介電層130的第一部分132a的厚度例如介於100埃至200埃之間。抹除介電層130的第二部分132b的厚度例如介於100埃至150埃之間。

浮置閘極140例如是設置於堆疊結構120之第一側的側壁。抹除介電層130的第一部分132a的高度為浮置閘極140的高度的0.8倍至小於1倍。此浮置閘極140的頂部具有轉角部141，此轉角部141鄰近抹除介電層130的第二部分132b。此轉角部141角度小於或等於90度。浮置閘極140的材質例如是摻雜多晶矽等導體材料。浮置閘極140可由一層或多層導體層構成。

穿隧介電層142例如是設置於浮置閘極140與基底100之間。穿隧介電層142的材質例如是氧化矽。穿隧介電層142的厚度介於60埃至200埃之間。

P型的源極區146例如是設置於堆疊結構120第二側的基底100中，其中第一側與第二側相對。。P型的汲極區148例如是設置於浮置閘極140旁的基底100中。

P型的淡摻雜區149例如是設置於源極區146與閘極124之間以及汲極區148與閘極124之間，其中在汲極區148與閘極之間124的淡摻雜汲極區149位於浮置閘極140下方。

控制閘極150例如是設置於浮置閘極140上。控制閘極150例如是在Ｙ方向(列方向)延伸。控制閘極150的材質例如是摻雜多晶矽等導體材料。閘間介電層152例如是設置於控制閘極150與浮置閘極140之間。閘間介電層152的材質例如是氧化矽／氮化矽／氧化矽或氮化矽／氧化矽或其他高介電常數的材質(k＞4)。

層間絕緣層160例如是設置於基底100上，並且覆蓋第一記憶胞110與第二記憶胞112。層間絕緣層160的材質例如是氧化矽、磷矽玻璃、硼磷矽玻璃或其他適合之介電材料。插塞162例如是設置於層間絕緣層160中，插塞162與汲極區148電性連接。插塞162的材質例如是鋁、鎢等導體材料。層間絕緣層160設置於插塞162與控制閘極150之間，以隔離插塞162與控制閘極150。

位元線164例如是設置於層間絕緣層160上，位元線164藉由插塞162與汲極區148電性連接。位元線164的材質例如是鋁、鎢、銅等導體材料。位元線164例如在X方向上延伸。

在X方向(行方向)上，多個記憶胞MC藉由源極區146或汲極區148串接在一起。舉例來說，記憶胞110的結構與記憶胞112的結構相同，且記憶胞110與記憶胞112成鏡像配置，共用源極區146或汲極區148；記憶胞114的結構與記憶胞116的結構相同，且記憶胞114與記憶胞116成鏡像配置，共用源極區146或汲極區148。其中，記憶胞110與記憶胞112分別具有控制閘極150，且插塞162設置於記憶胞110的控制閘極150與記憶胞112的控制閘極150之間。記憶胞114與記憶胞116分別具有控制閘極150，且插塞162設置於記憶胞110的控制閘極150與記憶胞112的控制閘極150之間。

在Y方向(列方向)上，多個記憶胞MC由源極區146、閘極(字元線)124以及控制閘極150串接在一起。亦即，在列方向上，多個記憶胞MC共用同一個源極區146、閘極(字元線)124以及控制閘極150。舉例來說，記憶胞110的結構與記憶胞114的結構相同，記憶胞112的結構與記憶胞116的結構相同。記憶胞110與記憶胞114共用的控制閘極150會填入記憶胞110與記憶胞114之間；記憶胞112與記憶胞116共用的控制閘極150會填入記憶胞112與記憶胞116之間。同一列的記憶胞114與第一記憶胞110共用同一源極區146、閘極(字元線)124以及控制閘極150。

如圖1C所示，在X方向(行方向)上，位元線BL0~BL2分別連接同一行的記憶胞的汲極區。在Y方向(列方向)上，字元線WL0~WL3分別連接同一列記憶胞的閘極。控制閘極線CG0~CG3分別連接同一列記憶胞的控制閘極。埋入式摻雜區CS0~CS2分別連接同一列記憶胞的源極區。

在上述的P型非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞MC結構相同且例如是成鏡像配置，共用源極區146或汲極區148。而在Y方向(列方向)相鄰的兩記憶胞MC結構相同，共用源極區146、閘極(字元線)124以及控制閘極150。因此能提高元件的積集度。

在上述的P型非揮發性記憶體中，在程式化操作時，閘極(字元線)124作為輔助閘極；在抹除操作時，閘極(字元線)124則作為抹除閘極。亦即，閘極(字元線)124兼具輔助閘極以及抹除閘極的功能，因此能提高元件的積集度。

在上述的P型非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉閘極124下方的通道區，亦即可以降低操作電壓。控制閘極150包覆浮置閘極140，能夠增加控制閘極150與浮置閘極140(1之間所夾的面積，而提高了記憶體元件的的耦合率。抹除介電層130的第一部分132a的高度為浮置閘極140的高度的0.8倍至小於1倍。浮置閘極140設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140拉出，提高抹除資料的速度。而且，此轉角部141鄰近抹除介電層130的第二部分132b，抹除介電層130的第二部分132b的厚度較薄也可以提高抹除速率。

接著，說明本發明的P型的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖2A為對記憶胞進行程式化操作之一實例的示意圖。圖2B為對記憶胞進行抹除操作之一實例的示意圖。圖2C為對記憶胞進行讀取操作之一實例的示意圖。

請參照圖2A，在進行程式化操作時，於N型井區NW施加電壓Vcc，電壓Vcc例如是電源電壓；埋入式摻雜區(源極區)為浮置。於選定記憶胞的閘極WL0施加電壓2倍Vcc；於控制閘極CG0施加電壓Vcgp；於位元線BL0(汲極區)施加電壓Vblp。電壓Vcgp例如是5~9伏特；電壓Vblp例如是-9~-5伏特。於非選定記憶胞的閘極WL1、位元線BL1 (汲極區)施加電壓Vcc；於控制閘極CG1施加0伏特之電壓。在此種偏壓下，即可以在記憶胞的浮置閘極FG0下靠近汲極區處引發頻帶間穿隧熱電子注入效應(Band-to-Band tunneling induced hot carrier injection)，並將熱電子吸引到浮置閘極FG0中。由於非選定記憶胞的控制閘極CG1施加0伏特之電壓，電子無法注入非選定記憶胞的浮置閘極FG1，因此非選定記憶胞不會被程式化。

請參照圖2B，在進行抹除操作時，於N型井區NW施加電壓Vcc，電壓Vcc例如是電源電壓；埋入式摻雜區(源極區)為浮置。於選定記憶胞的閘極WL0施加電壓2倍Vcc；於控制閘極CG0施加電壓Vcge；於位元線BL0(汲極區)施加電壓Vcc。電壓Vcge例如是-8~-12伏特。於非選定記憶胞的閘極WL1、位元線BL1(汲極區)、控制閘極CG1施加電壓Vcc。利用控制閘極CG0與閘極WL0的電壓差，引發FN穿隧效應，將儲存於記憶胞的浮置閘極FG0電子拉出並移除。

請參照圖2C，在進行讀取操作時，於N型井區NW施加電壓Vcc，電壓Vcc例如是電源電壓；埋入式摻雜區(源極區)施加電壓Vcc。於選定記憶胞的閘極WL0施加0伏特之電壓；於控制閘極CG0施加電壓Vcgr；於位元線BL0(汲極區)施加電壓Vblr。電壓Vcgr例如是0-Vcc伏特；電壓Vblr例如是0.6~0.9伏特。在上述偏壓的情況下，可藉由偵測記憶胞之通道電流大小，來判斷儲存於記憶胞中的數位資訊。

在本發明的P型非揮發性記憶體的操作方法中，在進行程式化操作時，在記憶胞的浮置閘極下靠近汲極區處引發頻帶間穿隧熱電子注入效應(Band-to-Band tunneling induced hot carrier injection)，並將熱電子吸引到浮置閘極中。在進行抹除操作時，利用閘極來抹除資料，使電子經由抹除介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，抹除介電層的第一部分的高度為浮置閘極的高度的0.8倍至小於1倍。浮置閘極設置有轉角部，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底
102‧‧‧隔離結構
104‧‧‧主動區
110、112、114、116、MC‧‧‧記憶胞
120‧‧‧堆疊結構
122‧‧‧閘介電層
124‧‧‧閘極
126‧‧‧絕緣層
128、NW‧‧‧井區
130‧‧‧抹除介電層
132a‧‧‧第一部分
132b‧‧‧第二部分
140、FG0、FG1‧‧‧浮置閘極
141‧‧‧轉角部
142‧‧‧穿隧介電層
146‧‧‧源極區
148‧‧‧汲極區
149‧‧‧淡摻雜區
150‧‧‧控制閘極
152‧‧‧閘間介電層
160‧‧‧層間絕緣層
162‧‧‧插塞
164、BL0~BL3‧‧‧位元線
CG0～CG5‧‧‧控制閘極線
CS0~CS2‧‧‧埋入式摻雜區
WL0～WL3‧‧‧字元線

圖1A為依照本發明之實施例所繪示的一種P型非揮發性記憶體的上視圖。圖1B為依照本發明之實施例所繪示的一種P型非揮發性記憶體的剖面示意圖。圖1C為依照本發明之實施例所繪示的一種P型非揮發性記憶體的電路簡圖。圖2A為對記憶胞進行程式化操作之一實例的示意圖。圖2B為對記憶胞進行抹除操作之一實例的示意圖。圖2C為對記憶胞進行讀取操作之一實例的示意圖。

100‧‧‧基底

120‧‧‧堆疊結構

122‧‧‧閘介電層

124‧‧‧閘極

126‧‧‧絕緣層

128‧‧‧井區

130‧‧‧抹除介電層

132a‧‧‧第一部分

132b‧‧‧第二部分

140‧‧‧浮置閘極

141‧‧‧轉角部

142‧‧‧穿隧介電層

146‧‧‧源極區

148‧‧‧汲極區

149‧‧‧淡摻雜區

150‧‧‧控制閘極

152‧‧‧閘間介電層

160‧‧‧層間絕緣層

162‧‧‧插塞

164‧‧‧位元線

MC‧‧‧記憶胞

Claims

一種P型非揮發性記憶體，包括：第一記憶胞，設置於具有N型的井區的P型的基底上，所述第一記憶胞，包括：堆疊結構，包括依序設置於所述基底上的閘介電層、閘極以及絕緣層；浮置閘極，設置於所述堆疊結構的第一側的側壁，且所述浮置閘極的頂部具有轉角部；穿隧介電層，設置於所述浮置閘極與所述基底之間；抹除介電層，設置於所述閘極與所述浮置閘極之間，所述抹除介電層包括第一部分以及位於所述第一部分上的第二部分，其中所述第二部分的厚度小於或等於所述第一部分，且所述轉角部鄰近所述抹除介電層的所述第二部分；P型的源極區與P型的汲極區，分別設置於所述堆疊結構與所述浮置閘極兩側的所述基底中，其中所述汲極區鄰接所述浮置閘極，所述源極區鄰接所述堆疊結構的第二側，所述第一側與所述第二側相對；P型的淡摻雜汲極區，設置於所述汲極區與所述閘極之間以及所述源極區與所述閘極之間，其中在所述汲極區與所述閘極之間的所述淡摻雜汲極區位於所述浮置閘極下方；控制閘極，設置於所述浮置閘極上；以及閘間介電層，設置於所述控制閘極與所述浮置閘極之間。
如申請專利範圍第1項所述的P型非揮發性記憶體，更包括：第二記憶胞，設置於所述基底上，所述第二記憶胞的結構與所述第一記憶胞的結構相同，且所述第二記憶胞與所述第一記憶胞成鏡像配置，共用所述源極區或所述汲極區。
如申請專利範圍第2項所述的P型非揮發性記憶體，其中所述第一記憶胞與所述第二記憶胞共用所述汲極區，且所述第一記憶胞與所述第二記憶胞共用位元線。
如申請專利範圍第1項所述的P型非揮發性記憶體，更包括：第三記憶胞，設置於所述基底上，所述第三記憶胞的結構與所述第一記憶胞的結構相同，共用所述源極區、所述閘極以及所述控制閘極，且所述控制閘極填滿所述第一記憶胞與所述第三記憶胞之間。
如申請專利範圍第1項所述的P型非揮發性記憶體，更包括：插塞，電性連接所述汲極區；以及層間絕緣層，設置於所述插塞與所述控制閘極之間。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述抹除介電層的所述第一部分的高度為所述浮置閘極的高度的0.8倍至小於1倍。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述抹除介電層的所述第一部分的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述絕緣層的材質包括氧化矽。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述穿隧介電層的材質包括氧化矽，所述穿隧介電層的厚度介於60埃至200埃之間。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述閘介電層的材質包括氧化矽，所述閘介電層的厚度小於或等於所述穿隧介電層的厚度。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述抹除介電層的所述第二部分的材質包括氧化矽，所述第二部分的厚度介於100埃至150埃之間。
如申請專利範圍第1項所述的P型非揮發性記憶體，其中所述浮置閘極的所述轉角部的角度小於或等於90度。