TWI559309B - 非揮發性記憶胞及其控制方法 - Google Patents

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TWI559309B
TWI559309B TW104108237A TW104108237A TWI559309B TW I559309 B TWI559309 B TW I559309B TW 104108237 A TW104108237 A TW 104108237A TW 104108237 A TW104108237 A TW 104108237A TW I559309 B TWI559309 B TW I559309B
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程政憲
蔡文哲
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旺宏電子股份有限公司
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Description

非揮發性記憶胞及其控制方法 【0001】
本發明是有關於一種非揮發性記憶體元件(non-volatile memory devices)。特別是有關於一種快閃記憶體元件，以及快閃記憶體元件的製作。
 【0002】
在使用介電電荷捕捉結構(dielectric charge trapping structures)的記憶胞中，因為沒有將電容耦合係數工程(coupling ratio engineering)納入設計之中，所以元件可以是平面結構(planar)的。因為元件是平面結構，所以相鄰記憶胞之間的連接相當小。隨著製程特的徵尺寸微小化的程度超過(小於)45奈米，使用介電電荷捕捉結構的記憶胞，預計將會超越浮閘(floating gate)記憶胞的重要性。
【0003】
在一些平面記憶胞(planar memory cells)中，浮閘係與位於控制閘和浮閘之間的介電電荷捕捉結構相互結合。在這種案例中，由於很難在介電電荷捕捉結構中進行抹除(erase)，使這種元件被認為難以抹除而不具實用性。雖然增加額外材質層會增加額外的製程步驟成本，有一種平面記憶胞可以使用ONONO結構作為介電電荷捕捉結構。在這些使用ONONO結構來作為介電電荷捕捉結構的實例中，電荷主要是在介電電荷捕捉結構上被寫入或抹除，而不是在浮閘上。
【0004】
平面浮閘元件(planar floating gate devices)所面臨的問題之一，是在寫入過程中因為產生較大的電場，導致電荷容易注入多晶矽層間介電層(interpoly dielectric，IPD)。然而，由於位於多晶矽層間介電層中的電荷相當難以移除，導致元件很難抹除，結果是使其不能用於快閃記憶體元件的應用。
【0005】
因此，有需要製作出一種具有簡單介電電荷捕捉結構的平面記憶胞，並且使其在用來滿足寫入抹除操作時，能具有實用性。
 【0006】
本技術的一個面向是在提供一種方法，其包括：
【0007】
藉由比位於非揮發性記憶胞之電荷捕捉介電層上的第二電荷密度大的電荷密度來改變非揮發性記憶胞之浮閘的第一電荷密度，藉以控制非揮發性記憶胞的寫入與抹除。其中，浮閘和非揮發性記憶胞皆係平面結構。
【0008】
本技術的一實施例更包括：上述寫入操作會藉由改變第一電荷密度，使其從一個淨正電荷密度值(net positive charge density value)變成一個更負值(more negative)，來增加非揮發性記憶胞的臨界電壓(threshold voltage)。
【0009】
本技術的一實施例更包括：上述抹除操作會藉由改變第一電荷密度，使其變成一個具有更正值(more positive)的淨正電荷密度值，來降低非揮發性記憶胞的臨界電壓。
【0010】
本技術的一實施例更包括：在抹除操作和寫入操作任一者之前，以一初始寫入操作(initial program operation)改變非揮發性記憶胞的初始狀態(initial state)，使得電荷捕捉介電層具有第二電荷密度。
【0011】
本技術的一實施例更包括：在抹除操作和寫入操作任一者之前，以一初始抹除操作(initial erase operation)改變非揮發性記憶胞的初始狀態，使得電荷捕捉介電層具有第二電荷密度。
【0012】
本技術的一實施例更包括：在抹除操作和寫入操作任一者之前，在非揮發性記憶胞上進行一初始寫入操作，使電荷捕捉介電層具有負值電荷密(negative charge density)，並使浮閘具有非負值電荷密度(nonnegative charge density)。
【0013】
本技術說明書的一實施例更包括：在抹除操作和寫入操作任一者之前，在非揮發性記憶胞上進行一初始抹除操作，使電荷捕捉介電層具有負值電荷密，並使浮閘具有正值電荷密度(positive charge density)。
【0014】
本技術的一實施例更包括：此非揮發性記憶胞包括：
【0015】
一半導體基材，具有一表面與位於基材中，該表面具有被通道區所分離的源極區和汲極區。
【0016】
位於通道區上方的多層堆疊結構(multilayer stack)，其包括基材表面上之通道區上方的第一穿隧阻障結構(tunneling barrier)；位於隧穿阻障結構上方，且位於通道區上方的浮閘；以及位於浮閘的上方，且位於通道區上方的電荷捕捉介電層；以及
【0017】
一上方導體層，位於多層堆疊結構上方，且位於通道區的上方。
【0018】
在本技術的一實施例中，電荷捕捉介電層是多層堆疊結構中唯一的一層電荷捕捉層。
【0019】
在本技術的一實施例中，在非揮發性記憶胞上的寫入和抹除操作，改變非揮發性記憶胞之電荷捕捉介電層的第二電荷密度不超過50%。
【0020】
本技術的一實施例更包括，在非揮發性記憶胞上進行一額外的-寫入或抹除-操作，藉由施加一第二偏壓安排(bias arrangement)以改變電荷捕捉介電層的第二電荷密度，其中第二偏壓安排具有一個比寫入操作或抹除操作的第一電壓幅度(voltage magnitude)或第一持續時間(duration)還大的電壓強度。
【0021】
本技術的一個面向是在提供一種非揮發性記憶胞，包括一半導體基材、一多層堆疊結構、一上方導體層和一控制電路。半導體基材具有一表面與位於基材中且被通道區所分離的源極區和汲極區。多層堆疊結構位於通道區上方，其包括位於通道區上方之基材表面上方的第一穿隧阻障結構；位於隧穿阻障結構上方且位於通道區的上方的浮閘；以及位於浮閘的上方，且位於通道區的上方的電荷捕捉介電層。其中，浮閘和電荷捕捉介電層係平面結構。上方導體層位於多層堆疊結構上方，且位於通道區的上方。控制電路，藉由於電荷捕捉介電層上施加比第二電荷密度還大的電荷密度，使寫入與抹除操作改變浮閘的第一電荷密度，進而控制非揮發性記憶胞上的寫入和抹除操作。
【0022】
在本技術的一實施例中，被此控制電路所控制的寫入操作，藉由改變第一電荷密度，使其從一個淨正電荷密度值變成更負值，來增加非揮發性記憶胞的臨界電壓。
【0023】
在本技術的一實施例中，被此控制電路所控制的抹除操作，藉由改變第一電荷密度，使其變成一個具有更正值的一個淨正電荷密度值，來降低非揮發性記憶胞的臨界電壓。
【0024】
在本技術的一實施例中，非揮發性記憶胞在抹除操作和寫入操作任一者之前，具有一初始狀態；且此一控制電路在抹除操作和寫入操作任一者之前，控制一初始操作，以改變非揮發性記憶胞初始狀態，使得電荷捕捉介電層具有第二電荷密度。此初始操作可以是寫入操作或抹除操作。此初始操作可以使電荷捕捉介電層具有負值電荷密度，並使浮閘具有非負值電荷密度。
【0025】
在本技術的一實施例中，控制電路控制寫入操作以施加具有第一寫入電壓值的第一寫入偏壓安排。控制電路控制位於非揮發性記憶胞上的一個額外寫入操作，藉由施加具有第二寫入電壓值的第二寫入偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。其中，第二寫入電壓值大於第一寫入電壓值。
【0026】
在本技術的一實施例中，控制電路控制寫入操作以施加具有第一寫入持續時間的第一寫入偏壓安排。控制電路控制位於非揮發性記憶胞上的一個額外寫入操作，藉由施加具有一個大於第一寫入持續時間之第二寫入持續時間的第二寫入偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。
【0027】
在本技術的一實施例中，控制電路控制寫入操作以施加具有第一抹除電壓值的第一抹除偏壓安排。控制電路控制位於非揮發性記憶胞上的一個額外抹除操作，藉由施加具有一個大於第一抹除電壓值之第二抹除電壓值的第二抹除偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。
【0028】
在本技術的一實施例中，控制電路控制寫入操作以施加具有第一抹除持續時間的第一抹除偏壓安排。控制電路控制位於非揮發性記憶胞上的一個額外抹除操作，藉由施加具有一個大於第一抹除持續時間之第二抹除持續時間的第二抹除偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。
【0029】
在本技術的一實施例中，電荷捕捉介電層是多層堆疊結構中唯一的一層電荷捕捉層。
【0030】
本技術的另一個面向是在提供一種製作記憶胞的方法，其包括：
【0031】
提供一半導體基材，此半導體基材具有一表面與位於基材中且被通道區所分離的源極區和汲極區；
【0032】
提供位於通道區上方的一多層堆疊結構，其包括位於通道區上方之基材表面上的第一穿隧阻障結構；位於第一穿隧阻障結構上方，且位於通道區上方的一浮閘；以及位於浮閘的上方，且位於通道區上方的一電荷捕捉介電層，其中浮閘和電荷捕捉介電層都是平面結構；以及
【0033】
提供一上方導體層，位於多層堆疊結構上方，且位於通道區的上方。
【0034】
提供一控制電路，控制非揮發性記憶胞上的寫入和抹除操作。藉由施加比位於電荷捕捉介電層上的第二電荷密度還大的電荷密度，使寫入與抹除操作改變浮閘的第一電荷密度。本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
 【0144】
1‧‧‧通道
2‧‧‧介電溝渠
3‧‧‧穿隧阻障結構
4‧‧‧浮閘
5‧‧‧氧化矽層
6‧‧‧氮化矽層
7‧‧‧氧化矽層
8‧‧‧字元線
9‧‧‧字元線
10‧‧‧字元線
11‧‧‧通道
12‧‧‧介電溝渠
13‧‧‧穿隧阻障結構
14‧‧‧浮閘
15‧‧‧介電層
16‧‧‧電荷捕捉結構
17‧‧‧介電層
20‧‧‧介電電荷捕捉結構
35‧‧‧電場
36‧‧‧電場
112‧‧‧反向記憶窗
117‧‧‧區域
135‧‧‧電場
136‧‧‧電場
22、23、25、26、28、29、30、32、33、38、39、40、41、45、45、47、48、50、51、52、53、54、56、57、59、60、62、63、64、65、79、80、81、83、84、85、87、88、89、90、91、93、94、95、96、97、99、100、102’103、105、106、107、108、109、111、114、115、116、121、119、123、125、127、129、130、131、135、133、137、139、141，143，145、147，149、151、153、154、156、157、159、160、162、163‧‧‧跡線
1900‧‧‧高密度快閃陣列具有/浮閘/電荷捕捉記憶胞電荷捕捉層充電後，電荷密度實質保持恆定
1901‧‧‧行解碼器
1902‧‧‧字元線
1903‧‧‧列解碼器
1904‧‧‧位元線
1905‧‧‧匯流排
1906‧‧‧偵測放大器以及資料輸入結構
1907‧‧‧資料匯流排
1908‧‧‧偏壓安排供應電壓
1909‧‧‧寫入、抹除及讀取的偏壓安排狀態機
19111‧‧‧資料輸入線
1915‧‧‧資料輸入出線
1950‧‧‧積體電路
STI‧‧‧介電溝渠
CHANNEL/BL‧‧‧通道/位元線
FG‧‧‧浮閘
W‧‧‧記憶胞間距
JO1‧‧‧流入電流密度
JO2‧‧‧外流電流密度
JTUNOX‧‧‧穿隧氧化層電流密度
JONO‧‧‧ONO電流密度
Jin‧‧‧流入電流密度
Jout‧‧‧流出電流密度
O2‧‧‧氧化物層
O1‧‧‧氧化物層
Tun Ox‧‧‧穿隧氧化層
TOX‧‧‧穿隧氧化層
Sub‧‧‧基材
IGD‧‧‧閘極層間介電層
Figd‧‧‧電場
Ftunox‧‧‧電場
Fblkox‧‧‧電場
FIL‧‧‧電場
FN‧‧‧ FN穿隧
DT‧‧‧直接穿隧
CG‧‧‧控制閘
PGM‧‧‧寫入
ERS‧‧‧抹除
Qfg_ini‧‧‧浮閘初始電荷密度
Qfg‧‧‧浮閘電荷密度
Qipd‧‧‧閘極層間介電層電荷密度
QIL‧‧‧中間層電荷密度
WL‧‧‧字元線
【0035】

第1圖係沿著一習知浮閘記憶胞的字元線方向所繪示的結構剖面示意圖。
第2圖係沿著一習知具有平面記憶胞結構和連續電荷捕捉架構之浮閘記憶胞的字元線方向所繪示的結構剖面示意圖。
第3圖係沿著一習知具有平面記憶胞結構和塊狀(lumped)電荷捕捉架構浮閘記憶胞的字元線方向所繪示的結構剖面示意圖。
第4圖係繪示一種包含記憶胞之記憶體陣列的結構透視圖，其具有浮閘結構和介電電荷捕捉結構之組合，且介電電荷捕捉結構在充電之後，其電荷密度實值保持恆定。
第5圖係繪示正和負閘極電壓在有和沒有電荷捕捉的情形下，其臨界電壓的漂移圖。
第6圖係繪示有電荷捕捉之不同氧化物層中的電流密度圖。
第7圖係繪示沒有電荷捕捉之不同氧化物層中的電流密度圖。
第8圖係繪示沒有電荷捕捉之寫入操作的能帶圖(band diagram)。
第9圖係繪示沒有電荷捕捉之抹除操作的能帶圖。
第10圖係繪示浮閘具有和不具有初始電荷密度時，寫入和抹除操作的臨界電壓漂移圖。
第11圖係繪示穿隧氧化物層(tunnel oxide)在不同穿隧氧化物層厚度與不同電流機制(current mechanisms)中的電流密度-電場關係圖。
第12圖係繪示寫入操作對於位於氮化物層和浮閘之間不同厚度之O1氧化物層的電流密度圖。
第13圖係繪示在位於氮化物層和浮閘之間具有不同厚度的O1氧化物層中進行寫入操作的臨界電壓漂移圖。
第14圖係繪示在位於氮化物層和浮閘之間具有不同厚度的O1氧化物層中進行抹除操作的臨界電壓漂移圖。
第15圖係繪示在具有不同厚度之穿隧氧化物層中進行寫入操作的電流密度圖。
第16圖係繪示具有不同固定電荷密度之電荷捕捉層的寫入和抹除操作臨界電壓圖。
第17圖係繪示具有不同固定電荷密度之電荷捕捉層的電壓-電流關係圖。
第18圖係繪示具有不同固定電荷密度之電荷捕捉層的浮閘電壓-控制閘電壓關係圖。
第19圖係繪示具有不同固定電荷密度之電荷捕捉層的寫入操作臨界電壓偏移圖。
第20圖係繪示具有電荷捕捉之寫入操作的能帶圖。
第21圖係繪示具有不同固定電荷密度之電荷捕捉層的抹除操作臨界電壓偏移圖。
第22圖係繪示具有電荷捕捉之抹除操作的能帶圖。
第23圖係繪示寫入操作動態地將電荷加入電荷捕捉層時的臨界電壓偏移圖。
第24圖係繪示寫入操作在不同氧化物層上的電流密度圖。
第25圖係繪示寫入操作動態地將電荷加入電荷捕捉層時浮閘上的電壓偏移圖。
第26圖係繪示寫入操作動態地將電荷加入電荷捕捉層時浮閘上的電荷密度圖。
第27圖係繪示寫入操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。
第28圖係繪示寫入操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。
第29圖係繪示抹除操作動態地將電荷加入電荷捕捉層時的臨界電壓偏移圖。
第30圖係繪示抹除入操作在不同氧化物層上的電荷密度圖。
第31圖係繪示抹除操作動態地將電荷加入電荷捕捉層時浮閘上的臨界電壓偏移圖。
第32圖係繪示抹除操作動態地將電荷加入電荷捕捉層時浮閘上的電荷密度圖。
第33圖係繪示抹除操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。
第34圖係繪示抹除操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。
第35圖至第37圖係繪示顯示寫入與抹除循環動作的臨界電壓圖，其分別依序繪示一初始寫入操作、後續抹除操作以及另一個寫入操作。
第38圖至第40圖係繪示顯示寫入與抹除循環動作的臨界電壓圖，其分別依序繪示一初始抹除操作、後續寫入操作以及另一個抹除操作。
第41圖至第43圖係繪示顯示寫入與抹除循環動作的浮閘和電荷捕捉層電荷密度圖，其分別依序繪示一初始寫入操作、後續抹除操作以及另一個寫入操作。
第44圖至第46圖係繪示顯示寫入與抹除循環動作的浮閘和電荷捕捉層電荷密度圖，其分別依序繪示一初始抹除操作、後續寫入操作以及另一個抹除操作。
第47圖係繪示具有電荷捕捉之寫入操作的另一種能帶圖。
第48圖係繪示具有電荷捕捉之抹除操作的另一種能帶圖。
第49圖係根據本發明的一實施例繪示一具有電荷捕捉浮閘(charge trapping floating gate，CTFG)記憶胞陣列和控制電路之積體電路的簡化圖，其中電荷捕捉層在充電之後，其電荷密度在正常操作(regular operation)中實質保持恆定。
 【0036】
第1圖係沿著一傳統浮閘元件的字元線8所繪示的結構剖面示意圖。記憶胞的通道1形成在半導體本體(semiconductor body)上，並沿著垂直分頁(page)的方向延伸，用以作為位元線(bit line，CHANNEL/BL)。半導體本體中的每一條位元線係藉由使用，例如淺溝隔離(shallow trench isolation，STI)技術或其他方法，所形成的介電溝渠(dielectric trench)2來和另一條位元線彼此隔離。穿隧阻障結構3，例如穿隧氧化物層，形成在通道1上方。多晶矽浮閘4形成在穿隧阻障結構3上方。多晶矽層間介電層，在本實施例中，包含氧化矽層(silicon oxide)5、氮化矽層6和氧化矽層7，形成在多晶矽浮閘(FG)4上方。這些非平面的(nonplanar)多晶矽層間介電層(5-7)係設計來阻擋字元線(WL)8和多晶矽浮閘4之間的電荷洩漏(charge leakage)。同時，多晶矽浮閘4必須相對較厚(在本技術中，必需大於100奈米(nanometers))，藉以提供較大的表面積，以連接字元線8和多晶矽浮閘4。這個較大的表面積可以增加浮閘元件的電容耦合係數(coupling ratio)，在寫入和抹除其間，由字元線8傳輸較大的電壓至浮閘4。然而，這個較厚的浮閘構件，會在相鄰導線之相鄰浮閘之間形成嚴重的干擾。在圖式中，電子散佈在圖式左邊之記憶胞的浮閘表面。圖式右邊之記憶胞中的任何電子，會在相鄰的浮閘之間形成不希望產生的電場，進而造成電荷洩漏，例如通過逸散(de-trapping)而進入淺溝隔離結構中的週邊缺陷(surrounding defects)或氧化物層陷阱(oxide traps)中。相鄰記憶胞之間的干擾問題，一直是促使SONOS-型介電電荷捕捉元件之研究與實施的顯著動機。在SONOS-型介電電荷捕捉元件中，電荷被網羅於深層陷阱(deep traps)中，而較不會裸露干擾鄰接的記憶胞，進而造成電荷洩漏。
【0037】
再加上，隨著記憶體胞的製造技術可用來製作30奈米的元件，儲存在記憶胞中的電子變得非常少。例如一般相信，在較小記憶胞中用來形成記憶狀態的電子數目可能小於100個。隨著形成記憶狀態的電子數目越來越少，相鄰記憶胞間的干擾及其他形式的電荷洩漏，對於記憶胞結構的設計變得更加關鍵。
【0038】
第2圖係沿著字元線(WL)10所繪示之浮閘元件的結構剖面示意圖。在第2圖所繪示的結構中，記憶胞的通道11形成在半導體本體上，並沿著垂直分頁的方向延伸，用以作為位元線(bit line)。半導體本體中的每一條位元線係藉由使用介電溝渠12來和另一條位元線彼此隔離。穿隧阻障結構13形成在通道11上方。浮閘14形成在穿隧阻障結構13上方。一種平面或近似平面的多晶矽層間介電層，也稱作閘極間介電層(intergate dielectric，IGD)，在本實施例中包括介電層15、電荷捕捉結構16和介電層17，沿著字元線10延伸跨過浮閘結構的上表面。在將於下文詳述的初始寫入或抹除操作之後，氮化矽層16繪示為被電子所填充。用來加入或從閘極間介電層移除電子的寫入或抹除操作，可以在電荷捕捉結構16中儲存或從移除電荷。
【0039】
在一些實施例之中，穿隧阻障結構13可以包括二氧化矽(silicon dioxide)或氮氧化矽(silicon oxynitride)。在一些實施例之中，穿隧阻障結構13包括厚度在4奈米到6奈米之間的二氧化矽。在一些實施例之中，電荷捕捉結構16包括氮化矽、富矽氮化矽(silicon rich nitride)、奈米粒子嵌入介電層(nano-particle embedded dielectrics)或其他電荷捕捉材料。在一些實施例之中，電荷捕捉結構16包括厚度在3奈米到7奈米之間的氮化矽。在一些實施例之中，介電層15和17(具有2奈米到5奈米之間的等效氧化層厚度(equivalent oxide thickness, EOT))包括二氧化矽或其他介電材料，例如高介電係數(high-k)金屬氧化物，像氧化鋁(Al2 O3 )或氧化鋡(Hf2 O3 )等…。在一些實施例之中，浮閘14可以包括p型多晶矽、n型多晶矽或無摻雜多晶矽。在一些實施例之中，字元線10(也稱作上方導體層、閘極或控制閘)可以包括p型多晶矽、n型多晶矽或其他摻雜的半導體材質。其他實施例則使用金屬、金屬複合物或金屬和金屬複合物之組合來作為閘極，例如使用鉑(platinum)、氮化鉭(tantalum nitride,)、金屬矽化物(metal silicides)、鋁或其他金屬或其他金屬複合物的閘極材料(例如，鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、釕(Ru)、銥(Ir)、氧化釕(RuO2 )、氧化銥(IrO2 )、鎢(W)、氮化鎢(WN)以及其他)。這些實施例中所選用的材料，都僅係例示容易製造的材料。其它各種材料及其組合也可用於記憶胞的各層和其結構之中。
【0040】
在一個代表性的實施例之中，介電層15、電荷捕捉結構16和介電層17可以稱為O1/N/O2。因此，多晶矽層間介電層/閘極間介電層包含氮化物層；且穿隧阻障結構13可以稱為穿隧氧化物結構。
【0041】
第3圖係沿著字元線10所繪示之浮閘元件的結構剖面示意圖。第3圖所繪示的結構與第2圖所繪示的結構類似。差別在第3圖繪示的電荷捕捉結構16為塊體而非連續的結構。因此相鄰通道11之間的電荷捕捉結構16為非連續結構。在將於下文詳述的初始寫入或抹除操作之後， 電荷捕捉結構16繪示為被電子所填充。
【0042】
第4圖係繪示位於具有第一字元線10和第二字元線9之基材上的一部分陣列結構的簡化透視圖。其中第一字元線10和第二字元線90係沿著記憶胞行(row)排列。源極區和汲極區係藉由在字元線之間植入摻質(implant dopants)的方式，定義在字元線的相反兩側。介電材料(為了便於觀察，在第4圖中被移除)填充在字元線之間。溝渠隔離結構12電性隔離相鄰的浮閘和相鄰的位元線。在第4圖中，此結構被簡化以繪示位於浮閘14上方的介電電荷捕捉結構20為一單獨組件，並認知到介電電荷捕捉結構20可以藉由塊狀或連續的結構，以及不同材質及不同厚度的組合來製作。所形成之元件的近似平面結構，可以使記憶胞間距(pitch)W的尺寸，隨著製程的最小特徵尺寸的縮小而縮小。
【0043】
此處所述的記憶胞也可以適用於其他陣列結構。例如此處所述用於電荷捕捉/浮閘記憶胞的陣列結構，可以在NOR快閃記憶體結構及NAND快閃記憶體結構中實施。另外，此處所述用於電荷捕捉/浮閘記憶胞的陣列結構，也可以使用薄膜電晶體(thin-film transistor，TFT)技術和絕緣層上覆矽(silicon-on-insulator)技術來加以實現。電荷捕捉/浮閘記憶元件可以在n-型通道和p-型通道技術中實施。
【0044】
第5圖係繪示正和負閘極電壓在有和沒有電荷捕捉的情形下，其臨界電壓的漂移圖。第5圖係繪示以18V的控制閘電壓在閘極層間介電層上所作的寫入跡線(program traces)，其中閘極層間介電層僅捕捉電荷22而不捕捉電荷23。第5圖也繪示以-18V的控制閘電壓在閘極層間介電層上所作的抹除跡線。其中閘極層間介電層僅捕捉電荷25而不捕捉電荷26。
【0045】
在一個實際的非揮發性記憶體元件中，寫入和抹除操作，會在執行寫入和抹除操作之後，形成足夠的寫入和抹除記憶窗(program and erase window)或臨界電壓差。閘極層間介電層缺乏捕捉電荷23和26的能力，所以並沒有寫入和抹除記憶窗形成。閘極層間介電層具有捕捉電荷22和25的能力，所以有寫入和抹除記憶窗形成。
【0046】
第6圖係繪示有電荷捕捉之不同氧化物層中的電流密度圖。第6圖係繪示以18V的控制閘電壓6所作的寫入跡線，並繪示在O1氧化物層、O2氧化物層和穿隧氧化物結構中的電流密度圖。在曲線的早期部分，O2氧化物層的電流密度跡線28因為閘極層間介電層捕捉電荷，與O1氧化物層的電流密度跡線29和穿隧氧化物結構的電流密度跡線30相比，顯得非常低。這樣的電流密度差異顯示，在曲線的早期部分，流入的電流密度(current density-in)遠高於流出的電流密度(current density-out)，因此寫入和抹除記憶窗被打開。O1氧化物層的電流密度跡線29和穿隧氧化物結構的電流密度跡線30相等。
【0047】
第7圖至第10圖係有關在不具有介電電荷捕捉結構之狀況下的寫入和抹除記憶窗。
【0048】
第7圖係繪示在沒有電荷捕捉之不同氧化物層中的電流密度曲線。第7圖繪示具有18V控制閘電壓的寫入跡線，繪示在ONO 32和穿隧氧化物結構33中的電流密度跡線。僅管為氮化物，在此一模擬中，閘極層間介電層並不捕捉電荷。ONO 32中的電流密度JONO跡線等於穿隧氧化物結構33中的電流密度JTUNOX跡線。相等的電流密度顯示，流入的電流密度JO1實質等於流出的電流密度JO2，寫入和抹除記憶窗並未被打開。流入的電流密度實質等於流出的電流密度，是因為相同的電場跨越了ONO和穿隧氧化物結構。而相同的電場是起因於非揮發性記憶胞的平面結構。
【0049】
按照閘極層間介電結構(igd)和穿隧氧化物結構(tunox)之面積(A)和電容(C)的關係，閘極耦合率(gate coupling ratio，GCR)的公式如下，其中有效氧化物厚度(EOT)被代入作為電容值，具體公式如下：
【0050】
GCR = Aigd *Cigd / (Aigd *Cigd + Atunox *Ctunox )
【0051】
= Aigd *EOTtunox / (Aigd *EOTtunox + Atunox *EOTigd )
【0052】
在上述的GCR公式中，具有較高Aigd 和較薄EOTigd 者，其GCR較高。
【0053】
在平面記憶胞構造中，因為Aigd =Atunox 使得GCR公式簡化如下：
【0054】
GCR = EOTtunox / (EOTtunox +EOTigd )
【0055】
在前述的GCR公式中，具有較薄EOTigd 者，其GCR較高。EOT可被定義為等於介電層厚度乘以二氧化矽介之電常數和該材質層之介電係數的比值。然而，較薄EOTigd 會減損可靠度，且可能會影響寫入和抹除記憶窗。一種解決方式是採用具有高介電係數的閘極層間介電層，使其厚度夠薄或電容值足夠，且厚度足以被穿隧。
【0056】
在一個實施例中，閘極層間介電層的結構可以是O1/N/O2，其中O1氧化物層和O2氧化物層是氧化矽，N層是氮化矽。O1氧化物層位於浮閘和氮化矽層之間。O2氧化物層位於氮化矽層和控制閘之間。在一些實施例中，為了元件可靠度(reliability)，O1氧化物層和O2氧化物層二者介面氧化物(interfacial oxide)的厚度大於40Å。在這個厚度範圍中，寫入和抹除操作會產生強度約為10-12 MV/cm的電場。在此一模擬中，閘極層間介電層並不會捕捉電荷，而是以FN注入(FN injection)為主。不論GCR大或小，流入浮閘14中的注入電流(injection current)等於流出浮閘14的排出電流(ejection current)。如第7圖至第10圖的連續繪示，當流入的電流密度實質等於流出的電流密度時，寫入和抹除記憶窗不會被打開。
【0057】
第8圖係繪示沒有電荷捕捉之寫入操作的能帶圖。此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、閘極層間介電層(IGD)16、O1氧化物層15、浮閘(FG)14、穿隧氧化層(Tun ox)13和基材(Sub)11。第8圖繪示兩個相等的電場Figd 35 和 Ftunox 36。
【0058】
第9圖係繪示沒有電荷捕捉之抹除操作的能帶圖。此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、閘極層間介電層16、O1氧化物層15、浮閘14、穿隧氧化層(Tun ox)13和基材(Sub)11。第9圖繪示兩個相等的電場Figd 35 和 Ftunox 36。
【0059】
在第8圖和第9圖之中，閘極層間介電層16不會捕捉電荷。應用高斯定律(Gauss’s Law)，電場的發散程度(divergence)代表電荷密度，由於個相等的電場Figd 35 和 Ftunox 36，在靜止狀態下(steady state,)，浮閘14的電荷密度為零(且閘極層間介電層16中的電荷密度也為零)。
【0060】
第10圖係繪示浮閘具有和不具有初始電荷密度時，寫入和抹除操作的臨界電壓漂移圖。第10圖繪示以18V的控制閘電壓，在不會捕捉電荷的閘極層間介電層上所作的寫入跡線，其在浮閘39上具有起始電荷密度(Wi Qfg_ini)，在浮閘38上則不具有起始電荷密度(Wo Qfg_ini)。第10圖同時繪示以-18V的控制閘電壓，在不會捕捉電荷的閘極層間介電層上所作的抹除跡線，其在浮閘41上具有起始電荷密度，在浮閘40上則不具有起始電荷密度。所有的跡線合壟於曲線圖的右側43。這表示，無論浮閘上的起始電荷密度為何，在穩定狀態下浮閘的電荷密度為零(且閘極層間介電層中的電荷密度也為零)。
【0061】
第11圖至第15圖係有關於具有直接穿隧的寫入和抹除記憶窗。
【0062】
第11圖係繪示穿隧氧化物層在不同穿隧氧化物層厚度與不同電流機制中的電流密度-電場關係圖。
【0063】
施加於厚度為20Å的穿隧氧化物層(TOX=20A)，跡線45和46分別代表藉由FN穿隧和直接穿隧所形成的電流密度分量(current density component)。施加於厚度為40Å的穿隧氧化物層(TOX=40A)，跡線50和51分別代表藉由FN穿隧和直接穿隧所形成的電流密度分量。施加於厚度為60Å的穿隧氧化物層(TOX=60A)，跡線47和48分別代表藉由FN穿隧和直接穿隧所形成的電流密度分量。施加於厚度為100Å的穿隧氧化物層(TOX=100A)，跡線53和54分別代表藉由FN穿隧和直接穿隧所形成的電流密度分量。此圖顯示在整個電場範圍中，厚度為20Å的穿隧氧化物層以直接穿隧為主。當氮化矽的導帶邊緣(conduction band edge)Ec(SiN)由氧化矽的導帶邊緣Ec(SiO)偏移1.2eV時，厚度為20Å的O1氧化物層，在電場強度＞10MV/cm下，只有O1氧化物層被測繪出產生穿隧現象。此圖也顯示，較厚的穿隧氧化層，在較高的電場強度下，FN穿隧凌駕於直接穿隧之上。此圖也顯示，當穿隧氧化層的厚度增加，以FN穿隧為主的電場範圍延伸至較低的電場值。由於將氮化矽排除於模擬之外，此模擬過分誇大厚度小於60Å之穿隧氧化物層的電流。
【0064】
第12圖係繪示寫入操作對於位於氮化物層和浮閘之間不同厚度之O1氧化物層的電流密度圖。
【0065】
具有厚度分別為20Å/ 100Å/60 Å之O1/N/O2的閘極層間介電結構，跡線56和57分別顯示流出的電流密度Jout 和流入的電流密度Jin 。二者間巨大的差異表示，跡線56中的直接穿隧電流分量居主導地位，而凌駕於跡線57中的FN穿隧電流分量。其中跡線56代表從浮閘穿過O1氧化物層往控制閘流出的電流密度；跡線57代表由通道往浮閘流出的電流密度。由於流出的電流密度大於流出的電流密度，因此打開寫入記憶窗。具有厚度分別為60Å/ 20Å/60 Å之O1/N/O2的閘極層間介電結構，跡線59和60分別顯示流出的電流密度和流入的電流密度。跡線57、59和60顯示FN穿隧電流分量居於主導地位。
【0066】
第13圖係繪示在位於氮化物層和浮閘之間具有不同厚度的O1氧化物層中進行寫入操作的臨界電壓漂移圖。
【0067】
當控制閘施加18V的寫入電壓時，跡線62和63分別代表具有厚度分別為20Å/ 100Å/60 Å之O1/N/O2的閘極層間介電結構與具有厚度分別為60Å/ 20Å/60 Å之O1/N/O2的閘極層間介電結構的電壓漂移。其中具有厚度分別為20Å/ 100Å/60 Å之O1/N/O2的閘極層間介電結構的跡線62顯示，因為負向電壓偏移，使寫入記憶窗反向打開。具有厚度分別為60Å/ 20Å/60 Å之O1/N/O2的閘極層間介電結構的跡線63顯示極小的寫入記憶窗。對寫入操作而言，O1氧化物層的厚度決定了電壓偏移的行為。
【0068】
第14圖係繪示在位於氮化物層和浮閘之間具有不同厚度的O1氧化物層中進行抹除操作的臨界電壓漂移圖。
【0069】
當控制閘施加-18V的寫入電壓時，跡線64和65分別代表具有厚度分別為20Å/ 100Å/60 Å之O1/N/O2的閘極層間介電結構與具有厚度分別為60Å/ 20Å/60 Å之O1/N/O2的閘極層間介電結構的電壓漂移。由於跡線64和65顯示流入浮閘的電流等於流出符閘的電流，跡線64和65都未顯示出抹除記憶記憶窗。對抹除操作而言，O2氧化物層的厚度決定了電壓偏移的行為。
【0070】
第15圖係繪示在具有不同厚度之穿隧氧化物層中進行寫入操作的電流密度圖。如第11圖所繪示，並補充方框66以標示出和第13圖及第14圖之寫入及抹除操作相關的電場強度範圍。
【0071】
第16圖至第21圖是有關於固定捕捉電荷的閘極層間介電結構，其中電荷並非在寫入或抹除過程中被捕捉，而是在寫入或抹除之前，被放置於閘極層間介電結構上。
【0072】
第16圖係繪示具有不同固定電荷密度之電荷捕捉層的寫入和抹除操作臨界電壓圖。當閘極層間介電結構O1/N/O2的O1氧化層和O2氧化層具有至少40Å的厚度時，FN穿隧為主要的電流機制。固定於電荷捕捉層中的電荷數量並不應響GCR。其中，被模擬的元件具有厚度為60Å/40Å/60 Å的O1/N/O2以及厚度為100 Å的穿隧氧化層。
【0073】
當控制閘施加18V的寫入電壓時，跡線79、80和81顯示臨界電壓以及位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)，在未充電的狀況下分別為2×1019 和 -2×1019 。沒有一條跡線顯示出臨界電壓偏移。
【0074】
當控制閘施加-18V的抹除電壓時，跡線83、84和85顯示臨界電壓和位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)之間的關係。其中閘極層間介電結構的電荷密度(C/um)在未充電的狀況下分別為2×1019 和 -2×1019 。不像所有寫入跡線，跡線84顯示出「反向」記憶窗，其中抹除導致了正向臨界電壓偏移；跡線85顯示出一般的記憶窗，其中抹除導致了負向臨界電壓偏移。固定在閘極層間介電結構上的負電荷密度(-Qigd)和正電荷密度(-Qigd)分別造成一般和反向的寫入和抹除暫態(transient)。
【0075】
第17圖係繪示具有不同固定電荷密度之電荷捕捉層的電壓-電流關係圖。跡線87、88、89、90和91顯示電壓-電流和位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)之間的關係，其中閘極層間介電結構的電荷密度(C/um)在未充電的狀況下分別為1×1019 、2×1019 、-1×1019 和 -2×1019 。這個趨勢顯示，更多的正電荷密度會導致較高的電流，並在較低的閘極電壓下達到電流飽和；更多的負電荷密度會導致較低的電流，並在較高的閘極電壓下達到電流飽和。
【0076】
第18圖係繪示具有不同固定電荷密度之電荷捕捉層的浮閘電壓-控制閘電壓關係圖。跡線93、94、95、96和97顯示浮閘電壓-控制閘和位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)之間的關係，其中閘極層間介電結構的電荷密度(C/um)在未充電的狀況下分別為1×1019 、2×1019 、-1×1019 和 -2×1019 。所有跡線的GCR都同為0.434。這表示閘極層間介電結構上不同的電荷密度，並不會改變GCR。
【0077】
第19圖係繪示具有不同固定電荷密度之電荷捕捉層的寫入操作臨界電壓偏移圖。當控制閘施加18V的寫入電壓時，跡線99、100、101、102和103顯示臨界電壓的改變和位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)之間的關係。其中閘極層間介電結構的電荷密度(C/um)在未充電的狀況下分別為1×1019 、2×1019 、-1×1019 和-2×1019 。所有跡線都等於0。
【0078】
第20圖係繪示具有電荷捕捉之寫入操作的能帶圖。
【0079】
此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、閘極層間介電層(IGD)16、O1氧化物層15、浮閘(FG)14、穿隧氧化層(Tun ox)13和基材(Sub)11。第20圖繪示兩個相等的電場Figd 35 和 Ftunox 36，以及兩個相等的電流密度Jigd 和Jtunox 分別穿過兩氧化物層。
【0080】
應用高斯定律，電場的發散程度代表電荷密度，由於個相等的電場Figd 35 和 Ftunox 36，在靜止狀態下，無論閘極層間介電結構上的電荷密度為何，浮閘14的電荷密度為0。來自於寫入操作的臨界電壓變化量也為0。寫入操作之後的臨界電壓偏移為-Qigd x/Cigd ，其中X表示浮閘之電荷密度Qfg 電容值與閘極層間介電結構之電荷密度Qigd x 電容值的比例。
【0081】
第21圖係繪示具有不同固定電荷密度之電荷捕捉層的抹除操作臨界電壓偏移圖。跡線105、106、107、108和109顯示臨界電壓的改變和位於電荷捕捉層上之閘極層間介電結構的電荷密度(C/um)之間的關係。其中閘極層間介電結構的電荷密度(C/um)在未充電的狀況下分別為1×1019 、2×1019 、-1×1019 和-2×1019 。只有跡線105沒有電荷密度，其值為0。這個趨勢顯示，更多的正電荷密度會導致更多正向的臨界電壓變化量；更多的負電荷密度會導致更多負向的臨界電壓變化量。
【0082】
第22圖係繪示具有電荷捕捉之抹除操作的能帶圖。
【0083】
此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、閘極層間介電層(IGD)16、O1氧化物層15、浮閘(FG)14、穿隧氧化層(Tun ox)13和基材(Sub)11。第21圖繪示兩個相等的電場Figd 35 和 Ftunox 36，以及兩個相等的電流密度Jigd 和Jtunox 分別穿過兩氧化物層。
【0084】
應用高斯定律，電場的發散程度代表電荷密度，由於個相等的電場Figd 35 和 Ftunox 36，在靜止狀態下，浮閘14和閘極層間介電結構上電荷密度的總和為0。浮閘14和閘極層間介電結構上的電荷密度數值相等，但正負相反。來自於抹除操作的臨界電壓變化為– Qfg /Cigd = Qigd /Cigd 。抹除操作後的臨界電壓偏移(1–x)/Cigd ，其中X表示浮閘之電荷密度Qfg 電容值與閘極層間介電結構之電荷密度Qigd x 電容值的比例。
【0085】
綜合寫入與抹除操作的結果，寫入與抹除操作記憶窗為– Qigd /Cigd ，因此抹除操作記憶窗的存在與大小可藉由閘極層間介電結構之電荷密度來決定，在穩定狀態下，寫入與抹除操作記憶窗在寫入和抹除操作過程中會保持固定或實質不變。
【0086】
第23圖至第28圖是有關閘極層間介電結構的動態電荷捕捉，其中電荷是在寫入或抹除操作期間，例如是在早於正常寫入和抹除操作的起始寫入和抹除操作期間，被捕捉的。閘極層間介電結構具有厚度分別為20Å/ 40Å/60 Å的O1/N/O2。穿隧氧化層的厚度為70Å。在寫入操作中控制閘施加18V的電壓。
【0087】
第23圖係繪示寫入操作動態地將電荷加入電荷捕捉層時的臨界電壓偏移圖。
【0088】
電壓變化跡線111從0V開始，然後稍微降低至負電壓區域112(「反向記憶窗」)，逐漸上升至正電壓。此時寫入(PGM)記憶窗打開且越來越寬。
【0089】
第24圖係繪示寫入操作在不同氧化物層上的電流密度圖。
【0090】
外流電流密度JO2 的電流密度跡線114為0。在區域117中，流入電流密度JO1 的跡線115，起始於比流入電流密度JTUNOX 跡線116還高的值。這個電流密度的差異造成第23圖所繪示的「反向記憶窗」112。在通過區域117之後，外流電流密度JO2 的跡線115等於流入電流密度JTUNOX 跡線116，並且緩步下降。
【0091】
第25圖係繪示寫入操作動態地將電荷加入電荷捕捉層時浮閘上的電壓偏移圖。
【0092】
浮閘上的電壓偏移119稍微往負向偏移，然後部分地返回0。
【0093】
第26圖係繪示寫入操作動態地將電荷加入電荷捕捉層時浮閘上的電荷密度圖。
【0094】
當按照第24圖外流電流密度JO1 等於流入電流密度JTUNOX 時，浮閘上的電荷密度120稍微往正向偏移，然後偏移方向基本上保持不變。
【0095】
第27圖係繪示寫入操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。
【0096】
在多晶矽層間介電層上的電壓偏移123，逐漸朝向正電壓偏移。
【0097】
第28圖係繪示寫入操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。
【0098】
當按外流電流密度JO2 等於0，流入電流密度JO1 不等於0時，多晶矽層間介電層上的電荷密度125，逐漸變為正電荷。
【0099】
第29圖至第34圖是有關閘極層間介電結構的動態電荷捕捉，其中電荷是在寫入或抹除操作期間，例如是在早於正常寫入和抹除操作的起始寫入和抹除操作期間，被捕捉的。閘極層間介電結構具有厚度分別為20Å/ 40Å/60Å的O1/N/O2。穿隧氧化層的厚度為70Å。在抹除操作中控制閘施加-18V的電壓。
【0100】
第29圖係繪示抹除操作動態地將電荷加入電荷捕捉層時的臨界電壓偏移圖。
【0101】
電壓變化跡線127從0V開始，然後逐漸降至負電壓。此時抹除(ERS)記憶窗打開且越來越寬。
【0102】
第30圖係繪示抹除入操作在不同氧化物層上的電荷密度圖。
【0103】
流入電流密度JO1 的跡線130為0。外流電流密度JO2 的跡線129等於穿隧氧化層電流密度JTUNOX 的跡線131。O2氧化物層和穿隧氧化層的厚度皆至少為60Å。因此二者的載子注入機制(carrier injection mechanism)皆為FN穿隧。
【0104】
第31圖係繪示抹除操作動態地將電荷加入電荷捕捉層時浮閘上的電壓偏移圖。
【0105】
浮閘上的電壓偏移133從0開始，然後逐漸變成負電壓。
【0106】
第32圖係繪示抹除操作動態地將電荷加入電荷捕捉層時浮閘上的電荷密度圖。
【0107】
浮閘上的電荷密度135從0開始，然後逐漸變成正電荷。
【0108】
第33圖係繪示抹除操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。
【0109】
多晶矽層間介電層上的電壓偏移137由0開始逐漸變為正壓。多晶矽層間介電層到控制閘的距離，小於浮閘到控制閘的距離，導致浮閘上的負壓偏移量大於多晶矽層間介電層的正壓偏移量。
【0110】
第34圖係繪示抹除操作動態地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。
【0111】
多晶矽層間介電層上的電荷密度139由0開始逐漸變為負電荷。的電荷密度135和139數值相等，但正負相反。
【0112】
第35圖至第37圖係繪示顯示寫入與抹除循環動作的臨界電壓圖，其分別依序繪示一初始寫入操作、後續抹除操作以及另一個寫入操作。因為這些操作是連續不斷的，所以上一個圖式中的最終臨界電壓，是下一個圖式的起始臨界電壓。
【0113】
在第35圖中，跡線141代表在尚未進行其他寫入操作或抹除操作之前所進行的起始寫入操作的臨界電壓。閘極層間介電結構具有厚度分別為20Å/ 40Å/60Å的O1/N/O2。穿隧氧化層的厚度為70Å。控制閘施加-18V的抹除電壓。跡線141顯示臨界電壓因為多晶矽層間介電層上的負電荷密度Qipd 增加而增加。
【0114】
在第36圖中，跡線143代表緊接在第35圖所繪示之寫入操作之後所進行之抹除操作的臨界電壓。控制閘施加-18V的抹除電壓。跡線143顯示臨界電壓因為浮閘上的正電荷密度Qfg 增加而降低。抹除操作結束於實心三角形結束的地方。
【0115】
在另一個抹除操作的實施例中，抹除操作繼續執行，如空心三角形所示，超過實心三角形結束的地方。在此實施例中，臨界電壓因為浮閘上的正電荷密度Qfg 的增加，伴隨多晶矽層間介電層上的負電荷密度Qipd 的增加，而繼續降低至負電壓。
【0116】
在第37圖中，跡線145代表緊接在第36圖所繪示之抹除操作之後所進行之寫入操作的臨界電壓。控制閘施加18V的寫入電壓。跡線145顯示臨界電壓因為浮閘上的正電荷密度Qfg 的減少而增加。寫入操作結束於實心三角形結束的地方。
【0117】
在另一個寫入操作的實施例中，寫入操作繼續執行，如空心三角形所示，超過實心三角形結束的地方，並且超過第35圖所繪示的最終臨界電壓。在此實施例中，臨界電壓因為多晶矽層間介電層上的負電荷密度Qipd 的增加，繼續增加而超過第35圖的最終臨界電壓。
【0118】
第38圖至第40圖係繪示顯示寫入與抹除循環動作的臨界電壓圖，其分別依序繪示一初始抹除操作、後續寫入操作以及另一個抹除操作。因為這些操作是連續不斷的，所以上一個圖式中的最終臨界電壓，是下一個圖式的起始臨界電壓。
【0119】
在第38圖中，跡線147代表在尚未進行其他寫入操作或抹除操作之前所進行的起始抹除操作的臨界電壓。閘極層間介電結構具有厚度分別為20Å/ 40Å/60Å的O1/N/O2。穿隧氧化層的厚度為70Å。控制閘施加18V的寫入電壓。跡線147顯示臨界電壓因為浮閘上正電荷密度Qfg 的增加，伴隨多晶矽層間介電層上負電荷密度Qipd 的增加，而降低。
【0120】
在第39圖中，跡線149代表緊接在第38圖所繪示之抹除操作之後所進行之寫入操作的臨界電壓。控制閘施加18V的寫入電壓。跡線149顯示臨界電壓因為浮閘上的正電荷密度Qfg 降低而增加。寫入操作結束於實心三角形結束的地方。
【0121】
在另一個寫入操作的實施例中，寫入操作繼續執行，如空心三角形所示，超過實心三角形結束的地方，並且超過第39圖所繪示的最終臨界電壓。在此實施例中，臨界電壓因為多晶矽層間介電層上的負電荷密度Qipd 的增加而繼續增加。
【0122】
在第40圖中，跡線151代表緊接在第39圖所繪示之寫入操作之後所進行之抹除操作的臨界電壓。控制閘施加-18V的抹除電壓。跡線151顯示臨界電壓因為浮閘上的正電荷密度Qfg 增加而降低。抹除操作結束於實心三角形結束的地方。
【0123】
在另一個抹除操作的實施例中，抹除操作繼續執行，如空心三角形所示，超過實心三角形結束的地方，並且超過第38圖所繪示的最終臨界電壓。在此實施例中，臨界電壓因為浮閘上的正電荷密度Qfg 的增加，伴隨多晶矽層間介電層上的負電荷密度Qipd 的增加，繼續降低而超過第38圖的最終臨界電壓。
【0124】
寫入與抹除循環動作顯示起始寫入操作或起始抹除操作決定了後續進行之寫入操作或抹除操作在多晶矽層間介電層上的電荷密度。而緊接在起始寫入操作或起始抹除操作之後的另一個寫入操作或抹除操作，也可以增加緊接其後之寫入操作或抹除操作在多晶矽層間介電層上的電荷密度。這種狀況會出現在，當抹除操作的偏壓值或/和偏壓持續時間超過起始抹除操作時，或發生在當寫入操作的偏壓值或/和偏壓持續時間超過起始寫入操作時。新的偏壓值或/和偏壓持續時間，變成後續寫入操作或抹除操作所要超越的新基準，藉以更增加多晶矽層間介電層上的電荷密度值。在沒有超越此依基準的後續寫入操作或抹除操作中，多晶矽層間介電層上的電荷密度值維持實質不變。
【0125】
第41圖至第43圖係繪示顯示寫入與抹除循環動作的浮閘和電荷捕捉層電荷密度圖，其分別依序繪示一初始寫入操作、後續抹除操作以及另一個寫入操作。因為這些操作是連續不斷的，所以上一個圖式中的最終電荷密度，是下一個圖式的起始電荷密度。
【0126】
在第41圖中，跡線153和154分別代表在尚未進行其他寫入操作或抹除操作之前所進行的起始寫入操作，浮閘和多晶矽層間介電層上的電荷密度。閘極層間介電結構具有厚度分別為20Å/ 40Å/60Å的O1/N/O2。穿隧氧化層的厚度為70Å。控制閘施加18V的寫入電壓。跡線154顯示多晶矽層間介電層上的負電荷密度Qipd 的增加導致臨界電壓的增加。跡線153顯示浮閘上的正電荷密度Qfg 有些微的增加。
【0127】
在第42圖中，跡線156和157分別代表緊接在第41圖所繪示之寫入操作之後所進行之抹除操作，浮閘和多晶矽層間介電層上的電荷密度。控制閘施加-18V的抹除電壓。跡線156顯示浮閘上的正電荷密度Qfg 的增加導致臨界電壓降低。跡線157顯示多晶矽層間介電層上的負電荷密度Qipd 實質不變。
【0128】
在第43圖中，跡線159和160分別代表緊接在第42圖所繪示之抹除操作之後所進行之寫入操作，浮閘和多晶矽層間介電層上的電荷密度。控制閘施加18V的寫入電壓。跡線159顯示浮閘上的正電荷密度Qfg 的減少導致臨界電壓增加。跡線160顯示多晶矽層間介電層上的負電荷密度Qipd 實質不變。
【0129】
第44圖至第46圖係繪示顯示寫入與抹除循環動作的浮閘和電荷捕捉層電荷密度圖，其分別依序繪示一初始抹除操作、後續寫入操作以及另一個抹除操作。因為這些操作是連續不斷的，所以上一個圖式中的最終電荷密度，是下一個圖式的起始電荷密度。
【0130】
在第44圖中，跡線162和163分別代表在尚未進行其他寫入操作或抹除操作之前所進行的起始抹除操作，浮閘和多晶矽層間介電層上的電荷密度。閘極層間介電結構具有厚度分別為20Å/ 40Å/60Å的O1/N/O2。穿隧氧化層的厚度為70Å。控制閘施加-18V的抹除電壓。跡線162顯示浮閘上的正電荷密度Qfg 的增加導致臨界電壓的降低。跡線163顯示多晶矽層間介電層上的負電荷密度Qipd 有增加。
【0131】
在第45圖中，跡線165和166分別代表緊接在第44圖所繪示之抹除操作之後所進行之寫入操作，浮閘和多晶矽層間介電層上的電荷密度。控制閘施加18V的寫入電壓。跡線165顯示浮閘上的正電荷密度Qfg 的減少導致臨界電壓增加。跡線166顯示多晶矽層間介電層上的負電荷密度Qipd 實質不變。
【0132】
在第46圖中，跡線168和169分別代表緊接在第45圖所繪示之寫入操作之後所進行之抹除操作，浮閘和多晶矽層間介電層上的電荷密度。控制閘施加-18V的抹除電壓。跡線168顯示浮閘上的正電荷密度Qfg 的增加導致臨界電壓降低。跡線169顯示多晶矽層間介電層上的負電荷密度Qipd 實質不變。
【0133】
寫入與抹除循環動作再次顯示起始寫入操作或起始抹除操作決定了後續進行之寫入操作或抹除操作在多晶矽層間介電層上的電荷密度。
【0134】
第47圖係繪示具有電荷捕捉層之寫入操作的另一種能帶圖。
【0135】
此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、浮閘(FG)114、O1氧化物層15、中間層 (intermediate layer，IL)116、穿隧氧化層(Tun ox)13和基材(Sub)11。第47圖繪示兩個相等的電場FIL 135 和 Fblkox 136，以及兩個相等的電流密度JIL 和Jblkox 分別穿過兩氧化物層。中間層116可以用和製作電荷捕捉層相同的材質和其他不同材質來製成，而且可以有相同的厚度範圍。
【0136】
應用高斯定律，電場的發散程度代表電荷密度，由於兩個相等的電場FIL 136 和 Fblkox 135，在穩定狀態下，浮閘(FG)114和中間層(IL)116上電荷密度的總和為0。因此浮閘(FG)114和中間層(IL)116上的電荷密度QIL數值相等，但正負相反。來自於抹除操作的臨界電壓變化量為– Qfg /Cblkox = QIL/Cblkox 。寫入操作後的臨界電壓偏移為QIL ( x/CIL + 1/Cblkox ) – ( QIL /Cblkox ) = QIL ( x/CIL )，其中X表示CIL 和QIL 之有效電容值的比例。
【0137】
第48圖係繪示具有電荷捕捉之抹除操作的另一種能帶圖。
【0138】
此能帶圖，由左至右，包括控制閘(CG)10、O2氧化物層17、浮閘(FG)114、O1氧化物層15、中間層 (intermediate layer，IL)116、穿隧氧化層(Tun ox)13和基材(Sub)11。第48圖繪示兩個相等的電場FIL 136 和 Fblkox 135，以及兩個相等的電流密度JIL 和Jblkox 分別穿過兩氧化物層。
【0139】
應用高斯定律，電場的發散程度代表電荷密度，由於兩個相等的電場FIL 136 和 Fblkox 135，在靜止狀態下，不論中間層(IL)116上的電荷密度為何，浮閘(FG)114上的電荷密度為0。來自於抹除操作的臨界電壓變化量為0。抹除操作後的臨界電壓偏移為QIL ( x/CIL +1/Cblkox )，其中X表示CIL 和QIL 之有效電容值的比例。綜合寫入與抹除操作的結果，寫入與抹除操作記憶窗為– QIL /Cblkox ，因此抹除操作記憶窗的存在與大小可藉由中間層(IL)116之電荷密度來決定，在穩定狀態下，寫入與抹除操作記憶窗在寫入和抹除稍作過程中會保持固定或實質不變。
【0140】
第47圖和第48圖所繪示之記憶胞的結構，除了閘極層間介電結構/多晶矽層間介電層和浮閘開關部分外，大致與第22圖和第23圖所繪示之記憶胞的結構相似。
【0141】
第49圖係根據本發明的一實施例繪示一具有電荷捕捉浮閘記憶胞陣列和控制電路之積體電路的簡化圖，其中電荷捕捉層在充電之後，其電荷密度在正常操作中實質保持恆定。
【0142】
積體電路1950包括記憶體陣列1900，如此處所述，是使用非揮發性電荷捕捉浮閘記憶胞在半導體基材上加以實現。記憶體陣列1900中的記憶胞可以平行內連(interconnected in parallel)、串接或位於一虛擬接地陣列中(virtual ground array)。行解碼器(row decoder)1901連接至複數條字元線1902，沿著記憶體陣列1900中的行排列。此處所述的記憶胞可以建構為NAND陣列、NOR陣列或其他形式的陣列結構。列解碼器(column decoder)1903連接至複數條位元線1904，沿著記憶體陣列1900中的列排列。位址由匯流排(bus)1905提供至行解碼器1901和列解碼器1903。在方塊1906中的偵測放大器(sense amplifiers)以及資料輸入結構(data-in structures)經由資料匯流排(data bus)1907連接至列解碼器1903。資料係經由資料輸入線(data-in line)1911，從積體電路1950上的輸入/輸出端口(input/output ports)所提供；或者是由積體電路1950內部或外部的其他資料來源，提供至方塊1906中的資料輸入結構。資料係經由資料輸入出線(data-out line)1915，從方塊1906中的偵測放大器提供至積體電路1950的其他資料目的地(data destinations)。偏壓安排狀態機(bias arrangement state machine)1909控制偏壓安排供應電壓(bias arrangement supply voltages) 1908，例如抹除驗證及寫入驗證電壓(erase verify and program verify voltages)，的應用，以及寫入、抹除及讀取記憶胞的安排。這些陣列可以藉由其他模組，例如處理器(processer)、其他記憶體陣列、可程式邏輯陣列( programmable logic)、專用邏輯(dedicated logic)等，來與積體電路合併。
【0143】
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。必須注意的是，此處所述的製程步驟和結構並未涵蓋製作整體積體電路的完整製造過程。本發明可以和許多目前已知或未來被發展出來的不同積體電路製作技術合併實施。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧字元線
11‧‧‧通道
12‧‧‧介電溝渠
13‧‧‧穿隧阻障結構
14‧‧‧浮閘
15‧‧‧介電層
16‧‧‧電荷捕捉結構
17‧‧‧介電層
STI‧‧‧介電溝渠
CHANNEL/BL‧‧‧通道/位元線
FG‧‧‧浮閘
WL‧‧‧字元線

Claims (22)

  1. 一種非揮發性記憶胞的控制方法，包括：於一非揮發性記憶胞之一電荷捕捉介電層上施加一電荷密度來改變該非揮發性記憶胞之一浮閘的一第一電荷密度，藉以控制該非揮發性記憶胞的一寫入操作與一抹除操作；其中，該電荷密度比位於該電荷捕捉介電層的一第二電荷密度還大，且該浮閘和該非揮發性記憶胞皆係平面結構。
  2. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括以該寫入操作藉由改變該第一電荷密度，使其從一淨正電荷密度值(net positive charge density value)變成一更負值(more negative)，來增加該非揮發性記憶胞的一臨界電壓(threshold voltage)。
  3. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括該抹除操作藉由改變該第一電荷密度，使其變成具有更正值(more positive)的一淨正電荷密度值，來降低該非揮發性記憶胞的一臨界電壓。
  4. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方 法，更包括：在該抹除操作和該寫入操作任一者之前，以一初始寫入操作(initial program operation)改變該非揮發性記憶胞的一初始狀態(initial state)，使該電荷捕捉介電層具有該第二電荷密度。
  5. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該抹除操作和該寫入操作任一者之前，以一初始抹除操作(initial erase operation)改變該非揮發性記憶胞的一初始狀態，使該電荷捕捉介電層具有該第二電荷密度。
  6. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該抹除操作和該寫入操作任一者之前，在該非揮發性記憶胞上進行一初始寫入操作，使該電荷捕捉介電層具有一負值電荷密(negative charge density)，並使該浮閘具有一非負值電荷密度(nonnegative charge density)。
  7. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該非揮發性記憶胞上進行一初始抹除操作，使該電荷捕捉介電層具有一負值電荷密，並使該浮閘具有一正值電荷密度(positive charge density)。
  8. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，其中該非揮發性記憶胞包括：一半導體基材，具有位於該半導體基材中具有一源極區和一汲極區的一表面，其中該源極區和該汲極區被一通道區所分離；多層堆疊結構(multilayer stack)，位於通道區上方，且該多層堆疊結構包括位於該半導體基材之該表面上方，且位於該通道區上方的一第一穿隧阻障結構(tunneling barrier)；位於該隧穿阻障結構上方，且位於該通道區上方的一浮閘；以及一電荷捕捉介電層，位於該浮閘的上方，且位於通道區上方；以及一上方導體層，位於該多層堆疊結構上方，且位於該通道區上方。
  9. 如申請專利範圍第8項所述之非揮發性記憶胞的控制方法，其中該電荷捕捉介電層是該多層堆疊結構中唯一的一電荷捕捉層。
  10. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，其中該非揮發性記憶胞上的該寫入操作和該抹除操作，改變該非揮發性記憶胞之該電荷捕捉介電層的該第二電 荷密度不超過50%。
  11. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該非揮發性記憶胞上進行一額外的寫入操作，藉由施加具有一第二寫入電壓強度(voltage magnitude)的一第二寫入偏壓安排(bias arrangement)來改變該電荷捕捉介電層的該第二電荷密度，其中該第二寫入電壓強度大於該寫入操作的一第一寫入電壓強度。
  12. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該非揮發性記憶胞上進行一額外的寫入操作，藉由施加具有一第二寫入持續時間(program duration)的一第二寫入偏壓安排來改變該電荷捕捉介電層的該第二電荷密度，其中該第二寫入持續時間大於該寫入操作的一第一寫入持續時間。
  13. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該非揮發性記憶胞上進行一額外的抹除操作，藉由施加具有一第二抹除電壓強度的一第二抹除偏壓安排來改變該電荷捕捉介電層的該第二電荷密度，其中該第二抹除電壓強度大於該抹除操作的一第一抹除電壓強度。
  14. 如申請專利範圍第1項所述之非揮發性記憶胞的控制方法，更包括：在該非揮發性記憶胞上進行一額外的抹除操作，藉由施加具有一第二抹除持續時間(program duration)的一第二抹除偏壓安排來改變該電荷捕捉介電層的該第二電荷密度，其中該第二抹除持續時間大於該抹除操作的一第一抹除持續時間。
  15. 一種非揮發性記憶胞，包括：一半導體基材，具有一表面與位於該半導體基材中且被一通道區所分離的一源極區和一汲極區；一多層堆疊結構，位於該通道區上方，該多層堆疊結構包括位於該半導體基材之該表面上方，且位於該通道區上方的一第一穿隧阻障結構；位於該隧穿阻障結構上方且位於該通道區的上方的一浮閘；以及位於該浮閘上方，且位於該通道區的上方的一電荷捕捉介電層；其中，該浮閘和該電荷捕捉介電層係平面結構；一上方導體層，位於該多層堆疊結構上方，且位於該通道區的上方；以及控制電路，藉由於該電荷捕捉介電層上施加比一第二電荷密度還大的一電荷密度，來使一寫入操作與一抹除操作改變該浮閘的一第一電荷密度，進而控制該非揮發性 記憶胞上的該寫入操作和該抹除操作。
  16. 如申請專利範圍第15項所述之非揮發性記憶胞，其中被該控制電路所控制的該寫入操作，係藉由改變該第一電荷密度，使其從一淨正電荷密度值變成一更負值，來增加該非揮發性記憶胞的一臨界電壓。
  17. 如申請專利範圍第15項所述之非揮發性記憶胞，其中被該控制電路所控制的該抹除操作，係藉由改變該第一電荷密度，使其變成具有更正值的一淨正電荷密度值，來降低該非揮發性記憶胞的一臨界電壓。
  18. 如申請專利範圍第15項所述之非揮發性記憶胞，其中該非揮發性記憶胞在該抹除操作和該寫入操作任一者之前，具有一初始狀態；且此一控制電路在該抹除操作和該寫入操作任一者之前，控制一初始寫入操作以改變該非揮發性記憶胞之該初始狀態，使得該電荷捕捉介電層具有該第二電荷密度。
  19. 如申請專利範圍第15項所述之非揮發性記憶胞，其中該非揮發性記憶胞在該抹除操作和該寫入操作任一者之前，具有一初始狀態；且此一控制電路在該抹除操作和該寫入 操作任一者之前，控制一初始抹除操作以改變該非揮發性記憶胞之該初始狀態，使得該電荷捕捉介電層具有該第二電荷密度。
  20. 如申請專利範圍第15項所述之非揮發性記憶胞，其中該非揮發性記憶胞在該抹除操作和該寫入操作任一者之前，具有一初始狀態；且此一控制電路在該抹除操作和該寫入操作任一者之前，控制一初始寫入操作，使該電荷捕捉介電層具有一負值電荷密度，並使該浮閘具有一非負值電荷密度。
  21. 如申請專利範圍第15項所述之非揮發性記憶胞，其中該非揮發性記憶胞在該抹除操作和該寫入操作任一者之前，具有一初始狀態；且此一控制電路在該抹除操作和該寫入操作任一者之前，控制一初始抹除操作，使該電荷捕捉介電層具有一負值電荷密度，並使該浮閘具有一正值電荷密度。
  22. 如申請專利範圍第15項所述之非揮發性記憶胞，其中該電荷捕捉介電層是該多層堆疊結構中唯一的一電荷捕捉層。
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