TW201707049A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置及其製造方法，其課題為謀求半導體裝置之性能提升。 解決手段為加以形成於記憶體單元(MC1)之偏移間隔件(OS1)係自氧化矽膜(OXF1)與氮化矽膜(SNF1)之層積膜加以形成，特別是，呈與記憶體閘極電極(MG)之側壁及電荷積蓄膜(ECF)之側面端部直接接觸地，加以形成氧化矽膜(OXF1)。另一方面，加以形成於MISFET(Q1)之偏移間隔件(OS2)係自氮化矽膜(SNF1)加以形成。特別是在MISFET(Q1)中，氮化矽膜(SNF1)係與閘極電極(G1)之側壁及高電介率膜(HK)之側面端部直接接觸。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造技術，例如，有關具有可電性改寫之非揮發性記憶體之半導體裝置及適用於其製造技術而為有效之技術。
作為可電性寫入．消除之非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory)或快閃記憶體則被廣泛使用。由目前被廣泛加以使用之EEPROM或快閃記憶體所代表之此等之非揮發性半導體記憶裝置(非揮發性記憶體)係於MOS(Metal Oxide Semiconductor)電晶體之閘極電極下，具有由氧化矽膜所圍繞之導電性之浮游閘極電極或捕集性絕緣膜等電荷積蓄膜。並且，非揮發性記憶體係利用經由在浮游閘極電極或捕集性絕緣膜之電荷積蓄狀態而電晶體之臨界值為不同者而記憶資訊。
此捕集性絕緣膜係指具有可積蓄電荷之捕集位準的絕緣膜，作為一例，可舉出氮化矽膜等。在具有捕 集性絕緣膜之非揮發性半導體記憶裝置中，經由對於捕集性絕緣膜之電荷的注入．釋放而使MOS電晶體之臨界值位移而作為記憶元件而使其動作。將如此之捕集性絕緣膜作為電荷積蓄膜之非揮發性半導體記憶裝置，稱作MONOS(Metal Oxide Nitride Oxide Semiconductor)型電晶體，而比較於對於電荷積蓄膜使用導電性之浮游閘極電極之情況，為了積蓄電荷於離散性之捕集位準而對於資料保持之信賴性為優越。
例如，對於日本特開2014-154790號公報(專利文獻1)，係加以記載有混載MONOS型電晶體所成之記憶體單元，和構成由邏輯電路所代表之周邊電路的MOS電晶體之技術。
對於日本特開2013-026494號公報(專利文獻2)係加以記載有關於偏移間隔件之技術，而作為偏移間隔件而適用氧化矽膜之情況，加以記載有特別是在對於閘極絕緣膜，使用高電介率膜之MISFET中，產生有閘極絕緣膜之特性變動者。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2014-154790號公報
[專利文獻2]日本特開2013-026494號公報
對於閘極絕緣膜使用包含金屬化合物之高電介率膜，且對於閘極電極使用金屬膜之MISFET(Metal Insulator Semiconductor Field Effect Transistor)(以下、稱為HKMG-MISFET)則加以使用於尺度化進展之32nm交點之後的CMOS電路。例如，在加以形成包含非揮發性記憶體之系統的半導體裝置中，加以進行於同一的半導體基板上，混載MONOS型電晶體與HKMG-MISFET者。在此，對於形成MONOS型電晶體或HKMG-MISFET之擴展範圍時，從確保實效性的通道長度，抑制短通道效果之觀點，在形成偏移間隔件於閘極電極之側壁的狀態，加以實施離子注入。此時，從工程之簡略化的觀點，考慮自同一材料而形成使用於MONOS型電晶體之偏移間隔件，和使用於HKMG-MISFET之偏移間隔件者。
但例如，自同一材料之氧化矽膜而形成偏移間隔件之情況，在HKMG-MISFET中，為了不純物活性化之熱處理等時，擔心來自構成之偏移間隔件之氧化矽膜的氧則侵入至閘極絕緣膜，而產生有閘極絕緣膜的特性變動者。特別是在對於閘極絕緣膜使用包含金屬化合物之高電介率膜之HKMG-MISFET中，因自偏移間隔件對於閘極絕緣膜之氧的侵入引起之特性變動則明顯化。從此情況，對於HKMG-MISFET之偏移間隔件，係成為未使用氧化矽膜者為佳者。
另一方面，例如，自同一材料之氮化矽膜而 形成偏移間隔件之情況，在MONOS型電晶體中，成為呈接觸於閘極電極之側壁地加以形成自氮化矽膜所成之偏移間隔件者。此情況，氮化矽膜係從有電荷積蓄機能之情況，在寫入動作時所產生的熱電子則在閘極電極之端部附近，有著由氮化矽膜所成之偏移間隔件所捕獲之可能性。並且，擔心在重複寫入動作之中，又加以積蓄電子於偏移間隔件，而閘極電極之端部附近之臨界值電壓產生上升者。如此之臨界值電壓的上升，係成為招致對於閘極電壓之變化而言之汲極電流之變化分的比之相互傳導率(gm)之劣化及讀出電流之減少者。從此情況，對於MONOS型電晶體之偏移間隔件，係成為未使用氮化矽膜者為佳者。
從此情況，從謀求MONOS型電晶體及HKMG-MISFET雙方特性之提升的觀點，實施對於偏移間隔件而言之方法者為佳。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
在一實施形態之半導體裝置中，MONOS型電晶體之偏移間隔件係自氧化矽膜之單層膜，或者包含氧化矽膜之層積膜加以形成，而HKMG-MISFET之偏移間隔件係自氮化矽膜加以形成。
另外，在一實施形態之半導體裝置之製造方法係在記憶體單元形成範圍中，具備形成接觸於電荷積蓄 膜之側面端部的氧化矽膜之工程，和在周邊電路形成範圍中，形成接觸於閘極絕緣膜之側面端部之氮化矽膜之工程。
如根據一實施形態，可謀求半導體裝置之性能提升者。
1S‧‧‧半導體基板
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
ECF‧‧‧電荷積蓄膜
G1‧‧‧閘極電極
HK‧‧‧高電介率膜
MC1‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
OS1‧‧‧偏移間隔件
OS2‧‧‧偏移間隔件
OXF1‧‧‧氧化矽膜
Q1‧‧‧MISFET
SNF1‧‧‧氮化矽膜
圖1係顯示在實施形態1之半導體晶片之布局構成例的圖。
圖2係說明在實施形態1之半導體裝置之裝置構造例的剖面圖。
圖3係顯示在實施形態1之記憶體單元之模式性的電路構成的圖。
圖4係顯示在實施形態1之「寫入」、「消除」及「讀出」時，對於選擇記憶體單元之各部位之電壓的施加條件的一例表。
圖5係顯示在實施形態1之半導體裝置之製造工程的剖面圖。
圖6係顯示持續於圖5之半導體裝置之製造工程之剖面圖。
圖7係顯示持續於圖6之半導體裝置之製造工程之剖 面圖。
圖8係顯示持續於圖7之半導體裝置之製造工程之剖面圖。
圖9係顯示持續於圖8之半導體裝置之製造工程之剖面圖。
圖10係顯示持續於圖9之半導體裝置之製造工程之剖面圖。
圖11係顯示持續於圖10之半導體裝置之製造工程之剖面圖。
圖12係顯示持續於圖11之半導體裝置之製造工程之剖面圖。
圖13係顯示持續於圖12之半導體裝置之製造工程之剖面圖。
圖14係顯示持續於圖13之半導體裝置之製造工程之剖面圖。
圖15係顯示持續於圖14之半導體裝置之製造工程之剖面圖。
圖16係顯示持續於圖15之半導體裝置之製造工程之剖面圖。
圖17係顯示持續於圖16之半導體裝置之製造工程之剖面圖。
圖18係顯示在實施形態2之半導體裝置之製造工程的剖面圖。
圖19係顯示持續於圖18之半導體裝置之製造工程之 剖面圖。
圖20係顯示持續於圖19之半導體裝置之製造工程之剖面圖。
圖21係顯示持續於圖20之半導體裝置之製造工程之剖面圖。
圖22係顯示在實施形態3之半導體裝置之製造工程的剖面圖。
圖23係顯示持續於圖22之半導體裝置之製造工程之剖面圖。
圖24係顯示持續於圖23之半導體裝置之製造工程之剖面圖。
圖25係顯示持續於圖24之半導體裝置之製造工程之剖面圖。
圖26係顯示持續於圖25之半導體裝置之製造工程之剖面圖。
圖27係顯示在變形例之半導體裝置之製造工程的剖面圖。
圖28係顯示持續於圖27之半導體裝置之製造工程之剖面圖。
圖29係顯示持續於圖28之半導體裝置之製造工程之剖面圖。
圖30係顯示實施形態4之半導體裝置之構成的剖面圖。
在以下的實施形態中，方便上其必要時，係分割成複數之部分或實施形態加以說明，但除了特別明示之情況，此等並非互相無關之構成，而一方係有著對於另一方之一部分或全部的變形例，詳細，補足說明等之關係。
另外，在以下的實施形態中，提及要素的數等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及限定於原理上明確特定的數之情況等，而並非限定於其特定的數者，特定的數以上及以下亦可。
更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況及原理上認為明確必須之情況等，當然未必必須者。
同樣地，在以下之實施形態中，提及構成要素等之形狀，位置關係等時，除了特別明示之情況及原理上認為並非明確之情況等，作為實質上包含近似或類似於其形狀等之構成等者。此情況係對於上述數值及範圍亦為同樣。
另外，在為了說明實施形態之全圖中，原則上對於同一之構件係附上同一的符號，其反覆之說明係省略之。然而，為了容易了解圖面，即使在平面圖亦有附上陰影之情況。
(實施形態1) <半導體晶片之布局構成例>
對於具有在本實施形態1之非揮發性記憶體的半導體裝置，參照圖面之同時加以說明。首先，對於加以形成包含非揮發性記憶體的系統之半導體裝置(半導體晶片)之布局構成加以說明。圖1係顯示在本實施形態1之半導體晶片CHP之布局構成例的圖。半導體晶片CHP係具有：CPU(Central Processing Unit)1、RAM(Random Access Memory)2、類比電路3、EEPROM(Electrically Erasable Programmable Read Only Memory)4、快閃記憶體5及I/O(Input/Output)電路6。
CPU(電路)1係亦稱為中央演算處理裝置，相當於電腦等之心臟部。此CPU1係自記憶裝置讀出命令而解讀，依據此等而進行多種多樣的演算或控制者。
RAM(電路)2係可將記憶資訊，隨機地，即讀出加以隨時記憶之記憶資訊，以及重新寫入記憶資訊之記憶體，而亦有稱呼可隨時寫入讀出之記憶體。對於作為IC記憶體之RAM係有使用動態電路之DRAM(Dynamic RAM)，和使用靜態電路之SRAM(Static RAM)的2種類。DRAM係記憶保持動作則為必要之隨時寫入讀出記憶體，而SRAM係記憶保持動作則為無須之隨時寫入讀出記憶體。
類比電路3係處理時間性地連續產生變化之電壓或電流之信號，即類比信號之電路，例如，自放大電路，變換電路，調制電路，振盪電路，電源電路等加以構 成。
EEPROM4及快閃記憶體5係寫入動作及消除動作均可電性改寫之非揮發性記憶體的一種，亦稱為可電性消除之可程式化讀出專用記憶體。此EEPROM4及快閃記憶體5之記憶體單元係自記憶(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor)型電晶體或MNOS(Metal Nitride Oxide Semiconductor)型電晶體加以構成。對於EEPROM4及快閃記憶體5之寫入動作及消除動作，係例如，利用記憶窗口型穿隧現象。然而，亦可利用熱電子或熱電洞而進行寫入動作或消除動作。EEPROM4與快閃記憶體5之不同點係對於EEPROM4則例如可以位元單位消除之非揮發性記憶體而言，快閃記憶體5則例如為可以字位線單位消除之非揮發性記憶體的點。一般而言，對於快閃記憶體5，係加以記憶為了以CPU1執行種種處理之程式等。對於此而言，對於EEPROM4係加以記憶改寫頻度高之各種資料。
I/O電路6係輸出入電路，而為了進行自半導體晶片CHP內對於連接於半導體晶片CHP外部之機器的資料之輸出，或自連接於半導體晶片CHP外部之機器對於半導體晶片內之資料的輸入的電路。
<半導體裝置之裝置構造>
圖2係說明在本實施形態1之半導體裝置之裝置構造例的剖面圖。在圖2中，加以圖示有形成於記憶體單元形 成範圍MCR之記憶體單元MC1，和加以形成於周邊電路形成範圍PER之MISFETQ1。
在本實施形態1之半導體裝置係加以形成於圖1所示之半導體晶片CHP，而圖2之記憶體單元MC1係例如，構成圖1所示之EEPROM4或快閃記憶體5之記憶體單元。另一方面，圖2所示之MISFETQ1係加以形成於周邊電路形成範圍PER之MISFET。周邊電路形成範圍PER係指顯示加以形成有周邊電路之範圍。具體而言，非揮發性記憶體係自記憶體單元則加以形成為陣列狀(行列狀)之記憶體單元形成範圍MCR，和加以形成控制形成於此記憶體單元形成範圍MCR之記憶體單元MC1之周邊電路的周邊電路形成範圍PER加以構成。並且，對於加以形成於此周邊電路形成範圍PER之周邊電路，係自控制施加於記憶體單元MC1之控制閘極電極等之電壓之字驅動器，或放大來自記憶體單元MC1之輸出之感測放大器，或控制字驅動器或感測放大器之控制電路等而加以構成。隨之，對於圖2所示之周邊電路形成範圍PER，係例如，加以圖示有構成字驅動器，感測放大器或者控制電路等之MISFETQ1。
然而，在本實施形態1中，舉例說明n通道型MISFET，但亦可加以形成p通道型MISFET。但p通道型MISFET之裝置構造係基本上，考慮將n通道型MISFET之構成要素(半導體範圍等)之導電型作為相反之裝置構造的點等，其說明係省略之。
首先，在圖2中，對於形成於記憶體單元形成範圍MCR之記憶體單元MC1的構成加以說明。如圖2所示，於半導體基板1S上加以形成p型阱型PWL1。並且，於此p型阱型PWL1上，加以形成有記憶體單元MC1。此記憶體單元MC1係自選擇記憶體單元MC1之選擇部與記憶資訊的記憶部而加以構成。
首先，對於選擇記憶體單元MC1之選擇部的構成加以說明。記憶體單元MC1係具有加以形成於半導體基板1S(p型阱型PWL1)上之閘極絕緣膜GOX1，而於此閘極絕緣膜GOX1上，加以形成有控制閘極電極(控制電極)CG。
閘極絕緣膜GOX1係例如，自氧化矽膜而加以形成，而控制閘極電極CG係例如，自多晶矽膜，及加以形成於多晶矽膜表面之金屬矽化物膜而加以形成。
上述之控制閘極電極CG係具有選擇記憶體單元MC1之機能。也就是，經由控制閘極電極CG而選擇特定的記憶體單元MC1，呈成為對於選擇之記憶體單元MC1而言進行寫入動作或消除動作或者讀出動作。
接著，對於記憶體單元MC1之記憶部的構成加以說明。對於閘極絕緣膜GOX1與控制閘極電極CG所成之層積構造體的單側之側壁(右側的側壁)，係藉由層積絕緣膜而加以形成記憶體閘極電極MG。記憶體閘極電極MG係作為加以形成於層積構造體之單側的側壁之側壁狀的形狀，而自多晶矽膜與加以形成於多晶矽膜上之金屬 矽化物膜而加以形成。金屬矽化物膜係為了記憶體閘極電極MG之低阻抗化而加以形成，例如，由鎳鉑矽化物膜(NiPtSi膜)而加以構成，但並不限定於此，而亦可自鈷矽化物膜或鎳矽化物膜而構成者。
加以形成具有形成於層積構造體之單側的側壁與記憶體閘極電極MG之間的第1部分，和加以形成於記憶體閘極電極MG與半導體基板1S之間的第2部分之層積絕緣膜。此層積絕緣膜之第1部分係自與控制閘極電極CG接觸之絕緣膜BIF，和與記憶體閘極電極MG接觸之絕緣膜TIF，和夾持於絕緣膜BIF與絕緣膜TIF之電荷積蓄膜ECF而加以形成。另外，層積絕緣膜之第2部分係自形成於半導體基板1S上之絕緣膜BIF，和形成於記憶體閘極電極MG下層之絕緣膜TIF，和夾持於絕緣膜BIF與絕緣膜TIF之電荷積蓄膜ECF而加以形成。也就是，層積絕緣膜的第1部分與第2部分係成為同時，自絕緣膜BIF與絕緣膜TIF與電荷積蓄膜ECF而加以形成者。
絕緣膜BIF係例如，自氧化矽膜或氧氮化矽膜等之絕緣膜而加以形成，作為形成於記憶體閘極電極MG與半導體基板1S之間的閘極絕緣膜而發揮機能。此氧化矽膜所成之絕緣膜BIF係亦具有作為隧道絕緣膜之機能。例如，記憶體單元MC1之記憶部係自半導體基板1S，藉由絕緣膜BIF而注入電子於電荷積蓄膜ECF，以及注入電洞於電荷積蓄膜ECF而進行資訊的記憶或消除之 故，而絕緣膜BIF係亦作為隧道絕緣膜而發揮機能。
並且，形成於此絕緣膜BIF上之電荷積蓄膜ECF係具有積蓄電荷之機能。具體而言，在本實施形態1中，自氮化矽膜而形成電荷積蓄膜ECF。在本實施形態1之記憶體單元MC1的記憶部係成為呈根據經由積蓄於電荷積蓄膜ECF之電荷的有無，而控制流動在記憶體閘極電極MG下之半導體基板1S內的電流之時，記憶資訊。也就是，利用經由積蓄於電荷積蓄膜ECF之電荷的有無，而流動在記憶體閘極電極MG下之半導體基板1S內的電流之臨界值電壓產生變化者而記憶資訊。
在本實施形態1中，作為電荷積蓄膜ECF而使用具有補集位準之絕緣膜。作為具有此捕集位準之絕緣膜的一例，可舉出氮化矽膜，但並不限定於氮化矽膜，而例如，亦可使用氧化鋁膜(氧化鋁)，氧化鉿膜或氧化鉭膜等，具有較氮化矽膜為高電介率之高電介率膜。另外，電荷積蓄膜ECF係自矽奈米點而構成亦可。作為電荷積蓄膜ECF而使用具有補集位準之絕緣膜的情況，電荷係由形成於絕緣膜之補集位準所捕獲。經由如此由補集位準捕獲電荷之時，成為呈積蓄電荷於絕緣膜中。
以往，作為電荷積蓄膜ECF而主要加以使用多晶矽膜，但作為電荷積蓄膜ECF而使用多晶矽膜之情況，當於圍繞電荷積蓄膜ECF之絕緣膜BIF或者絕緣膜TIF之哪一部分有缺陷時，電荷積蓄膜ECF則為導體膜之故，而有引起經由異常洩漏而積蓄於電荷積蓄膜ECF之 電荷則完全消失之可能性。
因此，作為電荷積蓄膜ECF，而加以使用絕緣體之氮化矽膜。此情況，貢獻於資料記憶之電荷係由存在於氮化矽膜中之離散性的捕集位準(捕獲位準)所積蓄。隨之，即使於圍繞電荷積蓄膜ECF之絕緣膜BIF或絕緣膜TIF中之一部分產生缺陷，電荷係加以積蓄於電荷積蓄膜ECF之離散性的捕集位準之故，而所有的電荷則亦未有自電荷積蓄膜ECF脫出者。因此，可謀求資料保持之信賴性提升者。
自如此之理由，作為電荷積蓄膜ECF，未限定為氮化矽膜，而經由使用如包含離散性的捕集位準的膜之時，可提升資料保持之信賴性者。更且，在本實施形態1中，作為電荷積蓄膜ECF而使用對於資料保持特性優越之氮化矽膜。因此，可薄化為了防止自電荷積蓄膜ECF之電荷的流出而加以設置之絕緣膜BIF及絕緣膜TIF的膜厚者。經由此，成為亦具有可將驅動記憶體單元MC1之電壓作為低電壓化之利點者。
另外，絕緣膜TIF係為了確保電荷積蓄膜ECF與記憶體閘極電極MG之間的絕緣性的絕緣膜。此絕緣膜TIF係例如，由如氧化矽膜或氧氮化矽膜之絕緣膜而加以形成。隨之，絕緣膜BIF與絕緣膜TIF係成為自同種類的膜而加以構成者。例如，可將絕緣膜BIF與絕緣膜TIF，同時自氧化矽膜而形成者。
接著，層積構造體之側壁之中，對於一方的 單側(右側)係加以形成有記憶體閘極電極MG，但對於另一方的單側(左側)，係加以形成有偏移間隔件OS1，而對於此偏移間隔件OS1之外側，加以形成有側壁墊片SW。同樣地，記憶體閘極電極MG之側壁之中，對於一方的單側(左側)係藉由層積絕緣膜而加以形成有層積構造體，但對於另一方的單側(右側)，係加以形成有偏移間隔件OS1，而對於此偏移間隔件OS1之外側，加以形成有側壁墊片SW。此時，在本實施形態1中，加以形成於記憶體閘極電極MG之右側的偏移間隔件OS1係自與記憶體閘極電極MG之側壁及電荷積蓄膜ECF之側面端部直接接觸之氧化矽膜OXF1，和形成於此氧化矽膜OXF1之外側的氮化矽膜SNF1而加以構成。另外，側壁墊片SW係例如，自氮化矽膜SNF2而加以構成。
對於位於偏移間隔件OS1及側壁墊片SW之正下方的半導體基板1S內，係加以形成有n型半導體範圍之一對淺的低濃度不純物擴散範圍EX1，而於接觸於此一對淺的低濃度不純物擴散範圍EX1之外側的範圍，加以形成有一對深的高濃度不純物擴散範圍NR1。此深的高濃度不純物擴散範圍NR1亦為n型半導體範圍，而對於深的高濃度不純物擴散範圍NR1表面係加以形成有金屬矽化物膜SL1。經由一對淺的低濃度不純物擴散範圍EX1與一對深的高濃度不純物擴散範圍NR1與金屬矽化物膜SL1，加以形成有記憶體單元之源極範圍SR1及汲極範圍DR1。
經由將源極範圍SR1與汲極範圍DR1，以淺的低濃度不純物擴散範圍EX1與深的高濃度不純物擴散範圍NR1而形成之時，可將源極範圍SR1與汲極範圍DR1，作為LDD(Lightly Doped Drain)構造者。
在此，作為將閘極絕緣膜GOX1及加以形成於閘極絕緣膜GOX1上之控制閘極電極CG及經由上述之源極範圍SR1與汲極範圍DR1所構成之電晶體，稱為選擇電晶體者。另一方面，作為將絕緣膜BIF，電荷積蓄膜ECF及絕緣膜TIF所成之層積絕緣膜，和形成於此層積絕緣膜上之記憶體閘極電極MG，和經由上述之源極範圍SR1與汲極範圍DR1所構成之電晶體，稱作記憶體電晶體者。經由此，記憶體單元MC1之選擇部係可自選擇電晶體所構成，而記憶體單元MC1之記憶部係可自記憶體電晶體所構成者。如此作為，加以構成記憶體單元MC1。
接著，對於與記憶體單元MC1連接之配線構造而加以說明。在圖2中，於與記憶體單元MC1同層，例如，加以形成氧化矽膜所成之層間絕緣膜IL1，而於此層間絕緣膜IL1上，加以形成氧化矽膜所成之層間絕緣膜IL2。然而，在本說明書中，作為一起將層間絕緣膜IL1與層間絕緣膜IL2而稱作接觸層間絕緣膜者。
對於此接觸層間絕緣膜，係加以形成到達至貫通接觸層間絕緣膜而構成汲極範圍DR1之金屬矽化物膜SL1之連接孔。同樣地，對於接觸層間絕緣膜，係亦加以形成有到達至構成源極範圍SR1之金屬矽化物膜SL1 之連接孔。
對於連接孔的內部係加以形成有阻障導體膜之鈦/氮化鈦膜，呈埋入連接孔地加以形成有鎢膜。如此，經由埋入鈦/氮化鈦膜及鎢膜於連接孔之時，加以形成導電性之插塞PLG1。並且，對於接觸層間絕緣膜上係例如，加以形成有氧化矽膜與SiOC膜所成之層間絕緣膜IL3，而於此層間絕緣膜IL3加以形成有配線溝。呈埋入此配線溝地加以形成配線L1。配線L1係例如，自鉭/氮化鉭膜與銅膜之層積膜而加以形成，而與形成於接觸層間絕緣膜之插塞PLG1加以電性連接。
接著，參照圖2同時，對於形成於周邊電路形成範圍PER之MISFETQ1的構成加以說明。
如圖2所示，在周邊電路形成範圍PER中，於半導體基板1S上加以形成p型阱型PWL2。p型阱型PWL2係自導入硼(B)等之p型不純物於半導體基板1S之p型半導體範圍加以形成。
接著，對於p型阱型PWL2(半導體基板1S)上係加以形成有閘極絕緣膜GOX2，而於此閘極絕緣膜GOX2上加以形成有閘極電極G1。閘極絕緣膜GOX2係例如，自絕緣膜IF1(氧化矽膜)所成之界面層，和加以形成於界面層上之高電介率膜HK而加以構成。並且，閘極電極G1係例如，自形成於閘極絕緣膜GOX2上之阻障金屬膜BMF，和例如，由鋁膜所代表之低阻抗的金屬膜而加以形成。
在此，構成閘極絕緣膜GOX2之一部分的高電介率膜HK係包含金屬化合物膜。例如，高電介率膜HK係作為較氮化矽膜，電介率高的膜而加以定義，自包含由金屬氧化物所代表之金屬化合物的膜而加以構成。例如，作為高電介率膜HK，加以使用鉿氧化物之一的氧化鉿膜(HfO2膜)。但，亦可取代氧化鉿膜，而使用如HfAlO膜(鉿鋁酸鹽膜)，HfON膜(氮氧化鉿)、HfSiO膜(鉿矽酸鹽膜)、HfSiON膜(鉿金屬矽化物膜)之其他的鉿系絕緣膜。更且，亦可使用對於此等鉿系絕緣膜，導入氧化鉭，氧化鈮，氧化鈦，氧化鋯，氧化鑭，氧化釔等之氧化物的鉿系絕緣膜者。
從以上情況，在本實施形態1之MISFETQ1係成為自HKMG-MISFET而加以構成者。
對於閘極電極G1之兩側的側壁，係例如，加以形成有氮化矽膜SNF1所成之偏移間隔件OS2，而於此偏移間隔件OS2之外側，加以形成氮化矽膜SNF2所成之側壁墊片SW。並且，對於偏移間隔件OS2正下方之半導體基板1S(p型阱型PWL2)內，係加以形成淺的低濃度不純物擴散範圍EX2。此淺的低濃度不純物擴散範圍EX2係為n型半導體範圍，整合於閘極電極G1而加以形成。並且，對於此淺的低濃度不純物擴散範圍EX2外側係加以形成有深的高濃度不純物擴散範圍NR2。此深的高濃度不純物擴散範圍NR2亦為n型半導體範圍，整合於側壁墊片SW而加以形成。對於深的高濃度不純物擴散範圍 NR2表面係加以形成有為了低阻抗化之金屬矽化物膜SL1。經由一方之淺的低濃度不純物擴散範圍EX2與一方之深的高濃度不純物擴散範圍NR2與金屬矽化物膜SL1而加以形成源極範圍SR2，而經由另一方之淺的低濃度不純物擴散範圍EX2與另一方之深的高濃度不純物擴散範圍NR2與金屬矽化物膜SL1而加以形成汲極範圍DR2。由如此作為，於周邊電路形成範圍PER加以形成MISFETQ1。
接著，對於與形成於周邊電路形成範圍PER之MISFETQ1連接之配線構造加以說明。對於MISFETQ1上係呈被覆MISFETQ1地，加以形成層間絕緣膜IL1與保護膜PRF與層間絕緣膜IL2所成之接觸層間絕緣膜。
對於此接觸層間絕緣膜，係加以形成到達至貫通接觸層間絕緣膜而構成源極範圍SR2或汲極範圍DR2之金屬矽化物膜SL1之連接孔。對於連接孔的內部係加以形成有阻障導體膜之鈦/氮化鈦膜，呈埋入連接孔地加以形成有鎢膜。如此，經由埋入鈦/氮化鈦膜及鎢膜於連接孔之時，加以形成導電性之插塞PLG1。並且，對於接觸層間絕緣膜上係例如，加以形成有氧化矽膜與SiOC膜所成之層間絕緣膜IL3，而於此層間絕緣膜IL3加以形成有配線溝。並且，呈埋入此配線溝地加以形成配線L1。配線L1係例如，自鉭/氮化鉭膜與銅膜之層積膜而加以形成，而與形成於接觸層間絕緣膜之插塞PLG1加以電性連接。
<非揮發性記憶體的動作>
接著，對於在本實施形態1之非揮發性記憶體的動作例加以說明。圖3係顯示在本實施形態1之記憶體單元MC1之模式性的電路構成的圖。另外，圖4係顯示在本實施形態1之「寫入」、「消除」及「讀出」時，對於選擇記憶體單元之各部位之電壓的施加條件的一例表。對於圖4所示的表係在各「寫入」、「消除」及「讀出」時，加以記載有施加於圖3所示之記憶體單元MC1之記憶體閘極電極MG的電壓Vmg、施加於源極範圍的電壓Vs、施加於控制閘極電極CG之電壓Vcg、施加於汲極範圍之電壓Vd、及施加於p型阱型PWL1之基極電壓Vb。
然而，圖4的表所示之條件係電壓之施加條件之最佳的一例，而並非限定於此者，而可因應必要而做種種變更。另外，在本實施形態1中，將對於記憶體電晶體之電荷積蓄膜ECF的電子的注入，定義為「寫入」而將電洞(hole：正孔)之注入，定義為「消除」。
在圖4所示的表中，A的欄係寫入方法為SSI方式，且消除方法則對應於BTBT方式之情況，而B的欄係寫入方法為SSI方式，且消除方法則對應於FN方式之情況。另外，C的欄係寫入方法為FN方式，且消除方法則對應於BTBT方式之情況，而D的欄係寫入方法為FN方式，且消除方法則對應於FN方式之情況。
SSI方式係可看作經由注入熱電子於電荷積蓄 膜ECF之時而進行記憶體單元MC1之寫入的動作方式，而BTBT方式係可看作經由注入熱電洞於電荷積蓄膜ECF之時而進行記憶體單元MC1之消除的動作方式。另外，FN方式係可看作經由電子或電洞之穿隧之時而進行寫入或消除之動作方式者。對於FN方式，以另外的表現而說時，FN方式之寫入係可看作經由FN穿隧效果而注入電子於電荷積蓄膜ECF之時而進行記憶體單元MC1之寫入的動作方式者，而FN方式之消除係可看作經由FN穿隧效果而注入電洞於電荷積蓄膜ECF之時而進行記憶體單元MC1之消除的動作方式者。以下，具體地加以說明。
寫入方式係有以經由稱作所謂SSI(Source Side Injection：源極側注入)方式之源極側注入的熱電子注入，進行寫入的寫入方式(熱電子注入寫入方式)，和經由稱作所謂FN方式之FN穿隧而進行寫入的方式(穿隧寫入方式)。
在SSI方式之寫入中，係將在例如圖4所示的表之A欄或B欄之「寫入動作電壓」所表示之電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)，施加於進行寫入之選擇記憶體單元之各部位，再以注入電子於選擇記憶體單元之電荷積蓄膜ECF中者，進行寫入。此時，熱電子係在記憶體閘極電極MG及控制閘極電極CG間的下方之通道範圍而產生，再加以注入熱電子於記憶體閘極電極MG之下方的電荷積蓄膜ECF。所注入之熱電子係由電荷積蓄膜ECF中之捕集位準所捕獲，經由 此，記憶體電晶體之臨界值電壓則上升。即，記憶體電晶體係成為寫入狀態。
在FN方式之寫入中，係將在例如圖4所示的表之C欄或D欄之「寫入動作電壓」所表示之電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，施加於進行寫入之選擇記憶體單元之各部位，在選擇記憶體單元中，以自記憶體閘極電極MG，使電子穿隧而注入於電荷積蓄膜ECF者，進行寫入。此時，電子係自記憶體閘極電極MG，經由FN穿隧現象而穿隧在絕緣膜TIF而加以注入至電荷積蓄膜ECF。並且，電子係由電荷積蓄膜ECF中之捕集位準所捕獲，經由此，記憶體電晶體之臨界值電壓則上升。即，記憶體電晶體係成為寫入狀態。
然而，在FN方式之寫入中，亦可由自半導體基板1S使電子穿隧而注入至電荷積蓄膜ECF者，進行寫入，此情況，寫入動作電壓係例如，可作為使圖4所示的表之C欄或D欄之「寫入動作電壓」之正負反轉之構成。
消除方法係有著經由稱為所謂BTBT方式之BTBT(Band-To-Band Tunneling：能帶間穿隧現象)之熱電洞注入而進行消除之消除方式(熱電洞注入消除方式)，和經由稱作所謂FN方式之FN穿隧而進行消除之消除方式(穿隧消除方式)。
在BTBT方式之消除中，經由將經由BTBT而產生之電洞(正孔)注入至電荷積蓄膜ECF之時而進 行消除。例如，將表示於圖4所示的表之A欄或C欄之、「消除動作電壓」之電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)，施加於進行消除之選擇記憶體單元之各部位。經由此，以經由BTBT現象而使電洞產生而進行電場加速者，注入電洞於選擇記憶體單元之電荷積蓄膜ECF，再經由此，使記憶體電晶體之臨界值電壓下降。即，記憶體電晶體係成為消除狀態。
在FN方式之消除中，係將在例如圖4所示的表之B欄或D欄之「消除動作電壓」所表示之電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，施加於進行消除之選擇記憶體單元之各部位，在選擇記憶體單元中，以自記憶體閘極電極MG，使電洞穿隧而注入於電荷積蓄膜ECF者，進行消除。此時，電洞係自記憶體閘極電極MG，經由FN穿隧而穿隧在絕緣膜TIF而加以注入至電荷積蓄膜ECF中。並且，電洞係由電荷積蓄膜ECF中之捕集位準所捕獲，經由此，記憶體電晶體之臨界值電壓則下降。即，記憶體電晶體係成為消除狀態。
然而，在FN方式之消除中，亦可由自半導體基板1S使電洞穿隧而注入至電荷積蓄膜ECF者，進行消除，此情況，消除動作電壓係例如，可作為使圖4所示的表之B欄或D欄之「消除動作電壓」之正負反轉之構成。
另外，對於在以FN方式進行寫入或消除之情況(即，動作方式B、C、D之情況)，自記憶體閘極電 極MG，使電荷穿隧而注入於電荷積蓄膜ECF之情況，將絕緣膜TIF之膜厚作為較絕緣膜BIF之膜厚為薄者為佳。另一方面，對於在以FN方式進行寫入或消除之情況(即，動作方式B、C、D之情況)，自半導體基板1S，使電荷穿隧而注入於電荷積蓄膜ECF之情況，將絕緣膜BIF之膜厚作為較絕緣膜TIF膜厚為薄者為佳。另外，寫入為SSI方式，且消除為BTBT方式之情況(即，動作方式A之情況)係將絕緣膜TIF之膜厚作為絕緣膜BIF之膜厚以上者為佳。
對於讀出時係例如，將表示於圖4所示之表的A欄，B欄，C欄或D欄之「讀出動作電壓」之電壓，施加於進行讀出之選擇記憶體單元之各部位。由將施加於讀出時之記憶體閘極電極MG之電壓Vmg，作為在寫入狀態之記憶體電晶體之臨界值電壓與在消除狀態之臨界值電壓之間的值者，可判別寫入狀態與消除狀態者。
<在實施形態1之特徵>
接著，對於本實施形態1之特徵點加以說明。在本實施形態1之特徵點係例如，如圖2所示，位在加以形成於記憶體單元MC1之偏移間隔件OS1，和加以形成於MISFETQ1之偏移間隔件OS2則自不同的材料而加以構成的點。
具體而言，係如圖2所示，加以形成於記憶體單元MC1之偏移間隔件OS1係自氧化矽膜OXF1與氮 化矽膜SNF1之層積膜加以形成，特別是，呈與記憶體閘極電極MG之側壁及電荷積蓄膜ECF之側面端部直接接觸地，加以形成氧化矽膜OXF1。另一方面，加以形成於MISFETQ1之偏移間隔件OS2係自氮化矽膜SNF1加以形成。特別是在MISFETQ1中，氮化矽膜SNF1係與閘極電極G1之側壁及高電介率膜HK之側面端部直接接觸。
經由此，可得到以下所示之效果者。即，在記憶體單元MC1中，係呈與記憶體閘極電極MG之側壁及電荷積蓄膜ECF之側面端部直接接觸地，加以形成氧化矽膜OXF1。換言之，呈直接接觸於電荷積蓄膜ECF之側面端部地，未加以形成有氮化矽膜SNF1。
在此，例如，氮化矽膜則直接接觸於電荷積蓄膜ECF之側面端部的情況，氮化矽膜係從有著電荷積蓄機能之情況，在寫入動作時產生之熱電子則在記憶體閘極電極MG之端部附近中，有著由氮化矽膜所捕獲之可能性。並且，擔心在重複寫入動作之中，又加以積蓄電子於氮化矽膜，而記憶體閘極電極MG之端部附近之臨界值電壓產生上升者。如此之臨界值電壓的上升，係成為招致對於閘極電壓之變化而言之汲極電流之變化分的比之相互傳導率(gm)之劣化及讀出電流之減少者。也就是，氮化矽膜則直接接觸於電荷積蓄膜ECF之側面端部之情況，有著加以積蓄未意圖之電荷於氮化矽膜之虞，經由此，而有招致非揮發性記憶體之性能降低之虞。
對此，在本實施形態1中，呈與記憶體閘極 電極MG之側壁及電荷積蓄膜ECF之側面端部直接接觸地，並非氮化矽膜，而加以形成氧化矽膜OXF1。此情況，氧化矽膜OXF1係未具有如氮化矽膜之電荷積蓄機能之故，而可抑制因電荷的積蓄引起，記憶體閘極電極MG之端部附近的臨界值電壓則上升之情況。隨之，如為在本實施形態1之非揮發性記憶體，可抑制對於閘極電壓之變化而言之汲極電流之變化分的比之相互傳導率(gm)之劣化及讀出電流之減少，其結果，可謀求非揮發性記憶體之性能提升者。
另一方面，在MISFETQ1中，呈與閘極電極G1之側壁及高電介率膜HK之側面端部直接接觸地，加以形成氮化矽膜SNF1。換言之，呈直接接觸於高電介率膜HK之側面端部地，未加以形成有氧化矽膜OXF1。也就是，在HKMG-MISFET(MISFETQ1)中，呈與高電介率膜HK之側面端部直接接觸地，加以形成氮化矽膜SNF1。
在此，在HKMG-MISFET中，對於偏移間隔件使用氧化矽膜之情況，經由為了不純物活性化之熱處理等，有著來自於構成偏移間隔件之氧化矽膜的氧則侵入至閘極絕緣膜，而產生有閘極絕緣膜之特性變動之虞。特別是在對於閘極絕緣膜使用包含金屬化合物之高電介率膜HK之HKMG-MISFET中，擔心有因自偏移間隔件對於閘極絕緣膜之氧的侵入引起之特性變動則明顯化之情況。
關於此點，在本實施形態1中，如圖2所 示，HKMG-MISFET(MISFETQ1、低耐壓MISFET)之偏移間隔件OS2係自氮化矽膜SNF1而加以形成。即，在HKMG-MISFET中，呈與高電介率膜HK之側面端部直接接觸地，加以形成氮化矽膜SNF1。經由此，根據本實施形態1，氧化矽膜則未直接接觸於高電介率膜HK之側面端部之故，而可抑制自偏移間隔件OS2對於高電介率膜HK之氧的侵入，其結果，可抑制因對於高電介率膜HK之氧的侵入引起之特性變動者。隨之，如根據本實施形態1，可謀求HKMG-MISFET之性能提升者。
從以上的情況，在本實施形態1中，在記憶體單元MC1中，呈與電荷積蓄膜ECF之側面端部直接接觸地，形成氧化矽膜OXF1之另一方面，在HKMG-MISFET中，呈與包含金屬化合物之高電介率膜HK之側面端部直接接觸地，形成氮化矽膜SNF1。其結果，如根據本實施形態1，可謀求非揮發性記憶體及HKMG-MISFET雙方之性能提升者。
<半導體裝置之製造方法>(閘極後製程+HK最初)
接著，對於本實施形態1之半導體裝置之製造方法加以說明。首先，於半導體基板1S上形成元件分離範圍(未圖示)。並且，經由光微影技術及離子注入法，而於記憶體單元形成範圍MCR之半導體基板1S內形成p型阱型PWL1，而於周邊電路形成範圍PER之半導體基板1S內形成p型阱型PWL2。之後，實施通道注入之後，於半 導體基板1S上之記憶體單元形成範圍MCR形成閘極絕緣膜GOX1，而於半導體基板1S上之周邊電路形成範圍PER形成絕緣膜IF1。閘極絕緣膜GOX1及絕緣膜IF1係例如，可自氧化矽膜而形成者。接著，於半導體基板1S之主面的全面形成多晶矽膜PF1，再於多晶矽膜PF1上，例如，形成氮化矽膜所成之間隙絕緣膜CAP。並且，經由使用光微影技術及乾蝕刻技術之時，於記憶體單元形成範圍MCR，形成控制閘極電極CG(參照圖5)。
接著，於半導體基板1S上形成層積絕緣膜。此層積絕緣膜係例如，自氧化矽膜所成之絕緣膜BIF，和加以形成於絕緣膜BIF上之氮化矽膜所成之電荷積蓄膜ECF，和加以形成於電荷積蓄膜ECF上之氧化矽膜或氧氮化矽膜所成之絕緣膜TIF而加以形成。此層積絕緣膜係可看作ONO膜者。之後，將多晶矽膜形成於半導體基板1S上。並且，經由向異性乾蝕刻，而將多晶矽膜加工成側壁狀。此時，加以形成於周邊電路形成範圍PER之多晶矽膜係被除去。接著，經由光微影技術，在保護位置於源極側之側壁形狀的多晶矽膜之狀態，經由等向性乾蝕刻，而除去位置於汲極側之側壁狀的多晶矽膜。經由此，加以形成位置於源極側之側壁形狀的多晶矽膜所成之記憶體閘極電極MG。之後，經由濕蝕刻而除去自記憶體閘極電極MG露出之ONO膜之上層的絕緣膜TIF，和ONO膜之中間層的電荷積蓄膜ECF。此時，對於周邊電路形成範圍PER之間隙絕緣膜CAP上，係僅殘存有ONO膜之下層之 絕緣膜BIF(參照圖6)。
接著，經由光微影技術及乾蝕刻技術，除去加以形成於周邊電路形成範圍PER之絕緣膜BIF，和加以形成於其下層之間隙絕緣膜CAP及多晶矽膜PF1(參照圖7)。此時，在記憶體單元形成範圍MCR中，亦加以除去露出之絕緣膜BIF。
接著，對於半導體基板1S之全面形成高電介率膜HK，阻障金屬膜BMF、多晶矽膜PF2及氮化矽膜所成之間隙絕緣膜CAP2。在此，一端，經由氟酸(HF)等而除去絕緣膜IF1之後，再次形成新的氧化矽膜所成之界面層之後，形成高電介率膜HK亦可。接著，經由光微影技術及乾蝕刻技術，完全地除去加以形成於記憶體單元形成範圍MCR之高電介率膜HK，阻障金屬膜BMF、多晶矽膜PF2及氮化矽膜所成之間隙絕緣膜CAP2(參照圖8)。
之後，經由使用光微影技術及乾蝕刻技術而進行圖案化之時，於周邊電路形成範圍PER形成虛擬閘極電極DG1，和絕緣膜IF1及高電介率膜HK所成之閘極絕緣膜GOX2(參照圖9)。
接著，將氧化矽膜OXF1形成於半導體基板1S上，經由光微影技術及濕蝕刻，經由僅於記憶體單元形成範圍MCR，使氧化矽膜OXF1殘存之時，形成被覆控制閘極電極CG及記憶體閘極電極MG之氧化矽膜OXF1(參照圖10)。此時，加以形成於周邊電路形成範 圍PER之氧化矽膜OXF1係被除去。
接著，形成氮化矽膜SNF1於半導體基板1S上之後，進行向異性乾蝕刻，回蝕氮化矽膜SNF1。經由此，於控制閘極電極CG之汲極側，記憶體閘極電極MG之源極側，形成氧化矽膜OXF1與氮化矽膜SNF1所成之偏移間隔件OS1，而於加以形成於周邊電路形成範圍PER之虛擬閘極電極DG1之兩側的側壁，形成氮化矽膜SNF1所成之偏移間隔件OS2(參照圖11)。
在此係對於實施氮化矽膜SNF1之回蝕的例加以說明過，但未實施回蝕，而形成後述之低濃度不純物擴散範圍(擴展範圍)時，亦可藉由此氮化矽膜SNF1而進行離子注入者。
如以上作為，成為加以形成於周邊電路形成範圍PER之偏移間隔件OS2係自氮化矽膜SNF1之單層構造而加以構成，而加以形成於記憶體單元形成範圍MCR之偏移間隔件OS1係自加以層積氮化矽膜於氧化矽膜上之層積構造而加以構成者。此時，對於加以形成於記憶體單元形成範圍MCR之偏移間隔件OS1，係加以形成有氮化矽膜SNF1於氧化矽膜OXF1上，但除去此氮化矽膜SNF1，而將偏移間隔件OS1作為氧化矽膜OXF1之單層構造亦可。但此情況，為了除去氮化矽膜SNF1之光罩則成為必要。
接著，經由使用光微影技術及離子注入法之時，於記憶體單元形成範圍MCR形成低濃度不純物擴散 範圍EX1，而於周邊電路形成範圍PER形成低濃度不純物擴散範圍EX2(參照圖12)。在此，加以形成於記憶體單元形成範圍MCR之低濃度不純物擴散範圍EX1，和加以形成於周邊電路形成範圍PER之低濃度不純物擴散範圍EX2係各為不同之注入剖面即可。另外，加以形成於記憶體單元形成範圍MCR之汲極側的低濃度不純物擴散範圍EX1與源極側之低濃度不純物擴散範圍EX1係亦可為不同之注入剖面。更且，為了抑制短通道效果，而成圍繞各低濃度不純物擴散範圍EX1或者低濃度不純物擴散範圍EX2地，形成口袋注入範圍或暈圈注入範圍亦可。
接著，於半導體基板1S上形成氮化矽膜SNF2，經由向異性蝕刻而實施回蝕之時，形成側壁墊片SW(圖13)。在此，例如，加以形成於記憶體單元形成範圍MCR之側壁墊片SW的寬度係寬廣地形成，而加以形成於周邊電路形成範圍PER之側壁墊片SW的寬度係窄幅地形成。
接著，經由光微影技術及離子注入法，於記憶體單元形成範圍MCR形成高濃度不純物擴散範圍NR1，而於周邊電路形成範圍PER形成高濃度不純物擴散範圍NR2。在此，加以形成於記憶體單元形成範圍MCR之高濃度不純物擴散範圍NR1，和加以形成於周邊電路形成範圍PER之高濃度不純物擴散範圍NR2係各為不同之注入剖面即可。之後，加以實施為了不純物活性化之高溫 短時間退火。接著，於半導體基板1S上，形成金屬矽化物膜(金屬矽化物膜SL1)。此時，對於記憶體閘極電極MG上亦加以形成金屬矽化物膜SL1(參照圖14)。金屬矽化物膜SL1係例如，可作為鈷矽化物膜，鎳矽化物膜，或鎳鉑矽化物膜者。
接著，將成為連接孔加工時之蝕刻停止之氮化矽膜(未圖示)與層間絕緣膜(氧化矽膜)IL1，形成於半導體基板1S上之後，經由CMP法而作為平坦化之時，使周邊電路形成範圍PER之虛擬閘極電極DG1露出(圖15)。此時，記憶體單元形成範圍MCR之控制閘極電極CG及記憶體閘極電極MG亦同時被加以研磨。然而，有形成於記憶體閘極電極MG上面之金屬矽化物膜SL1亦被加以研磨之情況。
接著，於半導體基板1S上，例如，形成氧化矽膜所成之保護膜。並且，經由光微影技術及乾蝕刻技術，除去加以形成於周邊電路形成範圍PER之保護膜。並且，將形成於記憶體單元形成範圍MCR之保護膜作為光罩，而除去形成於周邊電路形成範圍之虛擬閘極電極DG1。之後，於經由除去虛擬閘極電極DG1而加以形成之溝部，埋入功函數調整用金屬膜(未圖示)，和，例如，鋁膜等之低阻抗的金屬膜之後，經由CMP法而實施平坦化。經由此，成為僅於溝內，殘存有金屬膜，經由此，加以形成閘極電極(金屬閘極電極)G1。此時，加以形成於記憶體單元形成範圍MCR之保護膜亦被加以研磨而除去 (參照圖16)。
接著，於半導體基板1S上，例如，形成氧化矽膜所成之保護絕緣膜PRF。並且，除去形成於記憶體單元形成範圍MCR之保護絕緣膜PRF。經由此，在記憶體單元形成範圍MCR，控制閘極電極CG與記憶體閘極電極MG上面則露出。之後，於控制閘極電極CG與記憶體閘極電極MG上面，形成金屬矽化物膜SL2。金屬矽化物膜SL2係例如，可作為鈷矽化物膜，鎳矽化物膜，或鎳鉑矽化物膜者(參照圖17)。
之後，於半導體基板1S上形成層間絕緣膜IL2，經由使用光微影技術及乾蝕刻技術之時，形成貫通層間絕緣膜IL1及層間絕緣膜IL2之連接孔。並且，於連接孔內，經由埋入鎢膜等之導體膜之時，形成插塞PLG1。接著，於形成插塞PLG1之層間絕緣膜IL2上形成層間絕緣膜IL3，例如，經由使用金屬鑲嵌法之時，形成埋入至層間絕緣膜IL3之銅配線所成之配線L1。如由以上作為，可製造在本實施形態1之半導體裝置。
<在實施形態1之效果>
在本實施形態1中，在記憶體單元MC1中，呈與電荷積蓄膜ECF之側面端部直接接觸地，形成未具有電荷積蓄機能之氧化矽膜OXF1之另一方面，在HKMG-MISFET中，呈與包含金屬化合物之高電介率膜HK之側面端部直接接觸，形成在之後的熱處理未成為氧的供給源 之氮化矽膜SNF1。經由此，在記憶體單元MC1中，係可抑制因對於偏移間隔件OS1之電荷的積蓄而引起，記憶體閘極電極MG之端部附近的臨界值電壓上升者。隨之，如根據在本實施形態1之非揮發性記憶體，可抑制對於閘極電壓之變化而言之汲極電流之變化分的比之相互傳導率(gm)之劣化及讀出電流之減少，其結果，可謀求非揮發性記憶體之性能提升者。
另一方面，在MISFETQ1中，係成為氧的供給源之氧化矽膜則未直接接觸於高電介率膜HK之側面端部之故，經由之後的熱處理，可抑制自偏移間隔件OS2對於高電介率膜HK之氧的侵入，其結果，可抑制因對於高電介率膜HK之氧的侵入而引起之閘極絕緣膜GOX2之特性變動者。隨之，如根據本實施形態1，可謀求HKMG-MISFET之性能提升者。
如此，如根據本實施形態1，經由自適用於各記憶體單元MC1及MISFETQ1之不同材料而形成偏移間隔件之時，可謀求非揮發性記憶體及HKMG-MISFET之性能提升者。
接著，在本實施形態1中，將記憶體單元MC1之側壁墊片SW，和MISFETQ1之側壁墊片SW，自相同的氮化矽膜而形成。此情況，在記憶體單元MC1中，係成為具有電荷積蓄機能之氮化矽膜則加以使用於側壁墊片SW者。在此，重要的點係在將與電荷積蓄膜ECF直接接觸的膜，自未具有電荷積蓄機能的氧化矽膜OXF1 而構成的點，而如加以實現此構成，自氮化矽膜而形成與電荷積蓄膜ECF無直接接觸之側壁墊片SW亦無問題。原因為側壁墊片SW係較偏移間隔件OS1，自記憶體閘極電極MG之端部遠離，在記憶體單元MC1之動作時之電荷則加以積蓄於側壁墊片SW之可能性係認為成為較偏移間隔件OS1為低之故。
另一方面，在MISFETQ1中，作為直接接觸於高電介率膜HK之偏移間隔件OS2，自未成為氧的供給源之氮化矽膜SNF1而形成之情況則為重要之同時，在與高電介率膜HK未直接接觸之側壁墊片SW，亦有成為氧的擴散源之故，而並非為氧化矽膜，自氮化矽膜而形成者為佳。也就是與記憶體單元MC1之狀況不同，在MISFETQ1中，即使未直接接觸於高電介率膜HK，經由氧的擴散，亦因對於高電介率膜HK產生有氧的侵入之可能性為高，而認為將側壁墊片SW，亦成為氧的供給源之氧化矽膜而形成之情況係應避免之故。即，對於在偏移間隔件OS1及偏移間隔件OS2之材料的選定，係有必要考慮各記憶體單元MC1及MISFETQ1之特有的情事之另一方面，對於在側壁墊片SW之材料的選定係有必要較記憶體單元MC1，而優先MISFETQ1之情事者。
考慮此情況，在本實施形態1中，自氮化矽膜SNF2而形成側壁墊片SW。特別是在本實施形態1中，經由將記憶體單元MC1與MISFETQ1雙方之側壁墊片SW，自相同材料之氮化矽膜SNF2而形成之時，可簡 略化側壁墊片SW之形成工程者，經由此，而可削減半導體裝置之製造成本。
(實施形態2)
在前述實施形態1中，於記憶體單元形成範圍MCR形成氧化矽膜OXF1，之後，於周邊電路形成範圍PER形成氮化矽膜SNF1。經由此，在前述實施形態1中，將記憶體單元MC1之偏移間隔件OS1，自直接接觸於電荷積蓄膜ECF之氧化矽膜OXF1與氧化矽膜OXF1上之氮化矽膜SNF1而形成，而將MISFETQ1之偏移間隔件OS2，自氮化矽膜SNF1而形成。對此，在本實施形態2中，對於首先，於周邊電路形成範圍PER形成氮化矽膜SNF1，之後，於記憶體單元形成範圍MCR形成氧化矽膜OXF1的例加以說明。
<半導體裝置之製造方法>
於周邊電路形成範圍PER形成虛擬閘極電極DG1之後，於半導體基板1S上形成氮化矽膜SNF1。並且，經由使用光微影技術及乾蝕刻技術之時，僅於周邊電路形成範圍PER殘留氮化矽膜SNF1之另一方面，除去記憶體單元形成範圍MCR之氮化矽膜SNF1(參照圖18)。
接著，於半導體基板1S上，形成氧化矽膜OXF1，之後，經由向異性乾蝕刻之時，由回蝕氧化矽膜OXF1者，於記憶體單元MC1之兩側的側壁，形成氧化矽 膜OXF1所成之偏移間隔件OS1。另一方面，在周邊電路形成範圍PER中，係於虛擬閘極電極DG1之兩側的側壁，形成氮化矽膜SNF1與氧化矽膜OXF1之層積膜所成之偏移間隔件OS2(參照圖19)。在此，追加除去加以形成於虛擬閘極電極DG1之兩側的側壁之氧化矽膜OXF1的工程亦可，但光罩的追加則成為必要。
之後，經由使用光微影技術及離子注入法之時，於記憶體單元形成範圍MCR形成低濃度不純物擴散範圍EX1，而於周邊電路形成範圍PER形成低濃度不純物擴散範圍EX2(參照圖20)。在此，加以形成於記憶體單元形成範圍MCR之低濃度不純物擴散範圍EX1，和加以形成於周邊電路形成範圍PER之低濃度不純物擴散範圍EX2係各為不同之注入剖面即可。另外，加以形成於記憶體單元形成範圍MCR之汲極側的低濃度不純物擴散範圍EX1與源極側之低濃度不純物擴散範圍EX1係亦可為不同之注入剖面。更且，為了抑制短通道效果，而呈圍繞各低濃度不純物擴散範圍EX1或者低濃度不純物擴散範圍EX2地，形成口袋注入範圍或暈圈注入範圍亦可。
之後，於半導體基板1S上形成氮化矽膜SNF2，經由向異性蝕刻而實施回蝕之時，形成側壁墊片SW(圖21)。在此，例如，加以形成於記憶體單元形成範圍MCR之側壁墊片SW的寬度係寬廣地形成，而加以形成於周邊電路形成範圍PER之側壁墊片SW的寬度係窄 幅地形成。
之後的工程係與前述實施形態1同樣之故，說明係省略之。
在本實施形態2，經由自適用於各記憶體單元MC1及MISFETQ1之不同材料而形成偏移間隔件之時，可謀求非揮發性記憶體及HKMG-MISFET之性能提升者。
但在本實施形態2中，周邊電路形成範圍PER之MISFETQ1的偏移間隔件OS2係成為自氮化矽膜SNF1與氧化矽膜OXF1之層積膜而加以形成者。此時，氧化矽膜OXF1係雖未與高電介率膜HK直接接觸，但成為於偏移間隔件OS2存在有成為氧的供給源之氧化矽膜OXF1者。關於此點，經由此氧化矽膜OXF1之膜厚為小的點，和未與高電介率膜HK直接接觸的點，對於高電介率膜HK之特性變動帶來之影響係認為並非那麼大。但多少氧化矽膜OXF1則有成為氧的擴散源之可能性之故，從抑制形成於周邊電路形成範圍PER之MISFETQ1的特性變動的觀點，係前述實施形態1之偏移間隔件OS2之構成者則為佳。
(實施形態3) <半導體裝置之製造方法>(閘極後製程+HK最後)
在本實施形態3之半導體裝置之製造方法係與在前述實施形態1之半導體裝置之製造方法大致相同之故，將不同點為中心加以說明。
經由使用光微影技術及乾蝕刻技術而進行圖案化之時，於周邊電路形成範圍PER，形成虛擬閘極電極DG1，和例如，氧化矽膜所成之絕緣膜IF1(參照圖22)。
接著，將氧化矽膜OXF1形成於半導體基板1S上，經由光微影技術及濕蝕刻，經由僅於記憶體單元形成範圍MCR，使氧化矽膜OXF1殘存之時，形成被覆控制閘極電極CG及記憶體閘極電極MG之氧化矽膜OXF1(參照圖23)。此時，加以形成於周邊電路形成範圍PER之氧化矽膜OXF1係被除去。
接著，形成氮化矽膜SNF1於半導體基板1S上之後，進行向異性乾蝕刻，回蝕氮化矽膜SNF1。經由此，於控制閘極電極CG之汲極側，記憶體閘極電極MG之源極側，形成氧化矽膜OXF1與氮化矽膜SNF1所成之偏移間隔件OS1，而於加以形成於周邊電路形成範圍PER之虛擬閘極電極DG1之兩側的側壁，形成氮化矽膜SNF1所成之偏移間隔件OS2(參照圖24)。
如以上作為，成為加以形成於周邊電路形成範圍PER之偏移間隔件OS2係自氮化矽膜SNF1之單層構造而加以構成，而加以形成於記憶體單元形成範圍MCR之偏移間隔件OS1係自加以層積氮化矽膜SNF1於氧化矽膜OXF1上之層積構造而加以構成者。此時，對於加以形成於記憶體單元形成範圍MCR之偏移間隔件OS1，係加以形成有氮化矽膜SNF1於氧化矽膜OXF1 上，但除去此氮化矽膜SNF1，而將偏移間隔件OS1作為氧化矽膜OXF1之單層構造亦可。但此情況，為了除去氮化矽膜SNF1之光罩則成為必要。
之後，歷經與在前述實施形態1之半導體裝置之製造方法同樣的工程之後，於半導體基板1S上，形成層間絕緣膜IL1，在以CMP法而研磨此層間絕緣膜IL1的表面。經由此，在周邊電路形成範圍PER中，露出有虛擬閘極電極DG1之上面(參照圖25)。並且，除去加以形成於周邊電路形成範圍PER之虛擬閘極電極DG1之同時，亦除去位於虛擬閘極電極DG1下層之絕緣膜IF1(界面層)。之後，於經由除去虛擬閘極電極DG1而加以形成之溝部底面，再次，形成界面層(氧化矽膜)SF之後，形成高電介率膜HK於溝部的內壁。經由此，加以形成界面層SF與高電介率膜HK所成之閘極絕緣膜GOX3。並且，於溝部埋入功函數調整用金屬膜(未圖示)，和例如，鋁膜等之低阻抗的金屬膜之後，經由CMP法而實施平坦化。經由此，成為僅於溝內，殘存有金屬膜者，經由此，加以形成閘極電極G1(參照圖26)。
之後的工程係與在前述實施形態1之半導體裝置之製造工程相同。如由以上作為，可製造在本實施形態3之半導體裝置。
<在實施形態3之利點>
在本實施形態3中，於除去虛擬閘極電極DG1而加以形成之溝部的內壁，形成高電介率膜HK，例如，在含於源極範圍及汲極範圍之導電型不純物之活性化退火之後加以形成。因此，高電介率膜HK係不易受到因熱處理引起的氧(氧化劑)之擴散的影響，而可得到加以抑制經由氧的侵入之高電介率膜HK之特性變動的利點者。但在本實施形態3中，亦在形成高電介率膜HK之後，存在有形成金屬矽化物膜於記憶體單元MC1之控制閘極電極CG及記憶體閘極電極MG表面的工程。隨之，經由因在此工程所加上之熱負荷而引起之氧的擴散，有著氧侵入至高電介率膜HK之可能性，但在本實施形態3中，自氮化矽膜SNF1而形成MISFETQ1之偏移間隔件OS2之故，呈圍繞高電介率膜HK地加以形成氮化矽膜，加以抑制對於高電介率膜HK之氧的侵入。即，在本實施形態3之半導體裝置之製造工程係形成高電介率膜HK之工程，則成為較在前述實施形態1半導體裝置之製造工程為慢。其結果，經由因熱處理引起之氧的擴散，根據氧侵入至高電介率膜HK之潛在性變低的點，和自氮化矽膜SNF1而形成MISFETQ1之偏移間隔件OS2的點之相乘效果，可有效果地抑制高電介率膜HK之特性變動，經由此，可謀求MISFETQ1之性能提升者。
<變形例>
接著，對於實施形態3之變形例加以說明。例如，在 本變形例中，經由濕蝕刻而除去自記憶體閘極電極MG露出之ONO膜(層積絕緣膜)之上層的絕緣膜TIF，和ONO膜之中間層的電荷積蓄膜ECF，和ONO膜之下層之絕緣膜BIF。此時，ONO膜之側面端部則較記憶體閘極電極MG之側面為後退之結果，於記憶體閘極電極MG之側面下部加以形成有凹陷部HL(參照圖27)。
之後，對於半導體基板1S之全面形成多晶矽膜PF2及氮化矽膜所成之間隙絕緣膜CAP2。接著，經由光微影技術及乾蝕刻技術，完全地除去加以形成於記憶體單元形成範圍MCR之多晶矽膜PF2及氮化矽膜所成之間隙絕緣膜CAP2(參照圖27)。
接著，經由使用光微影技術及乾蝕刻技術而進行圖案化之時，於周邊電路形成範圍PER形成虛擬閘極電極DG1(參照圖28)。
並且，將氧化矽膜OXF1形成於半導體基板1S上，經由光微影技術及濕蝕刻，經由僅於記憶體單元形成範圍MCR，使氧化矽膜OXF1殘存之時，形成被覆控制閘極電極CG及記憶體閘極電極MG之氧化矽膜OXF1(參照圖29)。此時，加以形成於周邊電路形成範圍PER之氧化矽膜OXF1係被除去。
在此，在本變形例中，於凹陷部HL加以埋入氧化矽膜OXF1。經由此，在夾持於記憶體閘極電極MG之端部與半導體基板1S之間的凹陷部HL，ONO膜之端部則直接與氧化矽膜OXF1接觸之故，於記憶體閘極電極 MG之端部與半導體基板1S之間，未形成有多餘之電荷捕集。隨之，在記憶體單元MC1之寫入時，在源極端產生之熱電子則加以積蓄於記憶體閘極電極MG之端部，在記憶體閘極電極MG之端部中，可抑制臨界值電壓上升之情況。其結果，即使為加以形成凹陷部HL於記憶體閘極電極MG之端部與半導體基板1S之間的情況，亦可實現對於改寫特性(持續性)優越之非揮發性記憶體者。
(實施形態4)
在前述實施形態1~3中，對於形成記憶體閘極電極MG於控制閘極電極CG之單側的側壁之分離閘極型之非揮發性記憶體加以說明過，但在前述實施形態之技術的思想係不限於此，而亦可適用於單閘極型之非揮發性記憶體者。
圖30係顯示加以形成於周邊電路形成範圍PER之MISFETQ1同時，加以形成於記憶體單元形成範圍MCR之單閘極型之記憶體單元MC2之構成的剖面圖。在圖30中，在本實施形態4之記憶體單元MC2係具有形成於半導體基板1S上之絕緣膜BIF，和加以形成於此絕緣膜BIF上之電荷積蓄膜ECF，和加以形成於電荷積蓄膜ECF上之絕緣膜TIF。並且，在本實施形態4之記憶體單元MC2係於絕緣膜TIF上具有閘極電極G2，而加以形成有直接接觸於閘極電極G2側壁及電荷積蓄膜ECF之側面端部之氧化矽膜OXF1與加以形成於氧化矽膜OXF1上之 氮化矽膜SNF1所成之偏移間隔件OS1。更且，對於偏移間隔件OS1之外側，加以形成有氮化矽膜SNF2所成之側壁墊片SW。另外，對於半導體基板1S內，係經由一方之淺的低濃度不純物擴散範圍EX1與一方之深的高濃度不純物擴散範圍NR1與金屬矽化物膜SL1而加以形成源極範圍SR1，而經由另一方之淺的低濃度不純物擴散範圍EX1與另一方之深的高濃度不純物擴散範圍NR1與金屬矽化物膜SL1而加以形成汲極範圍DR1。
在如此加以構成之本實施形態4之記憶體單元MC2中，亦呈與電荷積蓄膜ECF之側面端部直接接觸地加以形成未具有電荷積蓄機能之氧化矽膜OXF1。經由此，在記憶體單元MC2中，係可抑制因對於偏移間隔件OS1之電荷的積蓄而引起，記憶體閘極電極MG之端部附近的臨界值電壓上升者。其結果，如根據在本實施形態4之非揮發性記憶體，可抑制對於閘極電壓之變化而言之汲極電流之變化分的比之相互傳導率(gm)之劣化及讀出電流之減少，其結果，可謀求非揮發性記憶體之性能提升者。
以上，依據其實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容的範圍當然可做種種變更者。
1S‧‧‧半導體基板
BIF‧‧‧絕緣膜
BMF‧‧‧阻障金屬膜
CG‧‧‧控制閘極電極
DR1‧‧‧汲極範圍
DR2‧‧‧汲極範圍
ECF‧‧‧電荷積蓄膜
EX1‧‧‧低濃度不純物擴散範圍
EX2‧‧‧低濃度不純物擴散範圍
G1‧‧‧閘極電極
GOX1‧‧‧閘極絕緣膜
GOX2‧‧‧閘極絕緣膜
HK‧‧‧高電介率膜
IF1‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
IL3‧‧‧間絕緣膜
L1‧‧‧配線
MC1‧‧‧記憶體單元
MCR‧‧‧記憶體單元形成範圍
MG‧‧‧記憶體閘極電極
NR1‧‧‧高濃度不純物擴散範圍
NR2‧‧‧高濃度不純物擴散範圍
OS1‧‧‧偏移間隔件
OS2‧‧‧偏移間隔件
OXF1‧‧‧氧化矽膜
PER‧‧‧周邊電路形成範圍
PLG1‧‧‧插塞
PRF‧‧‧保護絕緣膜
PWL1‧‧‧p型阱型
PWL2‧‧‧p型阱型
Q1‧‧‧MISFET
SL1‧‧‧金屬矽化物膜
SNF1‧‧‧氮化矽膜
SNF2‧‧‧氮化矽膜
SR1‧‧‧源極範圍
SR2‧‧‧源極範圍
SW‧‧‧側壁墊片
TIF‧‧‧絕緣膜

Claims (15)

  1. 一種半導體裝置，係具備非揮發性記憶體的記憶體單元，和電場效果電晶體之半導體裝置，其特徵為具有：半導體基板，和加以形成於前述半導體基板上，且包含電荷積蓄膜之絕緣膜，和加以形成於前述絕緣膜上之前述記憶體單元用之第1閘極電極，和加以形成於前述第1閘極電極之側壁，且包含與前述電荷積蓄膜接觸之氧化矽膜之第1偏移間隔件，和加以形成於前述半導體基板上，且包含金屬化合物之閘極絕緣膜，和加以形成於前述閘極絕緣膜上之前述電場效果電晶體用之第2閘極電極，和加以形成於前述第2閘極電極之側壁，且包含與前述閘極絕緣膜接觸之氮化矽膜之第2偏移間隔件。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述電荷積蓄膜係自氮化矽膜而加以形成。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述金屬化合物係金屬氧化物。
  4. 如申請專利範圍第3項記載之半導體裝置，其 中，前述閘極絕緣膜係較氮化矽膜，為電介率高之高電介率膜。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1偏移間隔件係自前述氧化矽膜，和加以形成於前述氧化矽膜上之氮化矽膜而加以形成。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，前述記憶體單元係具有接觸於前述第1偏移間隔件之外側的第1側壁墊片；前述電場效果電晶體係具有接觸於前述第2偏移間隔件之外側的第2側壁墊片；前述第1側壁墊片與前述第2側壁墊片係自相同材料的膜而加以形成。
  7. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1側壁墊片與前述第2側壁墊片係自氮化矽膜而加以形成。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，前述絕緣膜之側面端部則較前述第1閘極電極之側面 為後退之結果，於前述第1閘極電極之側面下部，加以形成有凹陷部；於前述凹陷部，加以埋入前述氧化矽膜。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，前述絕緣膜係自加以形成於前述半導體基板上之下層絕緣膜，和加以形成於前述下層絕緣膜上之前述電荷積蓄膜，和加以形成於前述電荷積蓄膜上之上層絕緣膜而加以形成。
  10. 如申請專利範圍第9項記載之半導體裝置，其中，前述下層絕緣膜係氧化矽膜；前述電荷積蓄膜係氮化矽膜；前述上層絕緣膜係氧化矽膜。
  11. 一種半導體裝置之製造方法，其半導體裝置係包含非揮發性記憶體的記憶體單元，和電場效果電晶體；具有：半導體基板，和加以形成於前述半導體基板上，且包含電荷積蓄膜之絕緣膜，和加以形成於前述絕緣膜上之前述記憶體單元用之第1閘極電極，和加以形成於前述第1閘極電極之側壁，且包含與前 述電荷積蓄膜接觸之氧化矽膜之第1偏移間隔件，和加以形成於前述半導體基板上，且包含金屬化合物之閘極絕緣膜，和加以形成於前述閘極絕緣膜上之前述電場效果電晶體用之第2閘極電極，和加以形成於前述第2閘極電極之側壁，且包含與前述閘極絕緣膜接觸之氮化矽膜之第2偏移間隔件，該半導體裝置之製造方法之特徵為具備：(a)準備具有加以形成有前述記憶體單元之記憶體單元形成範圍，和加以形成有前述電場效果電晶體之周邊電路形成範圍之半導體基板的工程，(b)於前述記憶體單元形成範圍之前述半導體基板上，形成包含前述電荷積蓄膜之前述絕緣膜之工程，(c)在前述記憶體單元形成範圍中，於前述絕緣膜上形成前述第1閘極電極之工程，(d)前述(c)工程之後，於前述周邊電路形成範圍之前述半導體基板上，形成第1絕緣膜之工程，(e)在前述周邊電路形成範圍中，於前述第1絕緣膜上形成虛擬閘極電極之工程，(f)前述(e)工程之後，在前述記憶體單元形成範圍中，形成包含接觸於前述第1閘極電極之側壁與前述電荷積蓄膜之側面端部之前述氧化矽膜的前述第1偏移間隔件之工程，(g)前述(e)工程之後，在前述周邊電路形成範圍 中，形成包含接觸於前述虛擬閘極電極之側壁與前述第1絕緣膜之側面端部之前述氮化矽膜的前述第2偏移間隔件之工程，(h)前述(f)工程及前述(g)工程之後，將前述虛擬閘極電極置換為前述第2閘極電極之工程。
  12. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，在前述(d)工程所形成之前述第1絕緣膜係包含前述金屬化合物之前述閘極絕緣膜；前述(g)工程係在前述(f)工程之後而加以實施；前述第1偏移間隔件係自前述氧化矽膜，和加以形成於前述氧化矽膜上之前述氮化矽膜而加以形成者；前述第2偏移間隔件係自前述氮化矽膜而加以形成。
  13. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，在前述(d)工程所形成之前述第1絕緣膜係包含前述金屬化合物之前述閘極絕緣膜；前述(f)工程係在前述(g)工程之後而加以實施；前述第1偏移間隔件係自前述氧化矽膜而加以形成；前述第2偏移間隔件係自前述氮化矽膜，和加以形成於前述氮化矽膜上之前述氧化矽膜而加以 形成者。
  14. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，在前述(d)工程所形成之前述第1絕緣膜係第1氧化矽膜；前述(h)工程係具有：(h1)形成被覆前述虛擬閘極電極之層間絕緣膜之工程，(h2)經由研磨前述層間絕緣膜之表面，露出前述虛擬閘極電極之上面的工程，(h3)經由除去前述虛擬閘極電極而形成溝之工程，(h4)於前述溝的內壁，形成包含前述金屬化合物之前述閘極絕緣膜之工程，(h5)介隔前述閘極絕緣膜，形成埋入前述溝之前述第2閘極電極之工程。
  15. 如申請專利範圍第11項記載之半導體裝置之製造方法，其中，具有：(i)前述(c)工程之後，除去露出之前述絕緣膜之工程；在前述(i)工程中，前述絕緣膜之側面端部則較前述第1閘極電極之側面為後退之結果，於前述第1閘極電極之側面下部，加以形成有凹陷部；在前述(f)工程中，於前述凹陷部，加以埋入有前述氧化矽膜者。
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