KR20230117545A - 반도체 장치 및 그 제조 방법 - Google Patents

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insulating film
memory
memory cell
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다모쯔 오가따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능 향상을 도모한다.
메모리 셀 MC1에 형성되어 있는 오프셋 스페이서 OS1은, 산화 실리콘막 OXF1과 질화 실리콘막 SNF1의 적층막을 포함하고, 특히, 메모리 게이트 전극 MG의 측벽 및 전하 축적막 ECF의 측면 단부와 직접 접하도록 산화 실리콘막 OXF1이 형성되어 있다. 한편, MISFET Q1에 형성되어 있는 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1로 형성되어 있다. 특히, MISFET Q1에 있어서, 질화 실리콘막 SNF1은, 게이트 전극 G1의 측벽 및 고유전율막 HK의 측면 단부와 직접 접해 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들어 전기적으로 재기입 가능한 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이나 플래시 메모리가 널리 사용되고 있다. 현재 널리 사용되고 있는 EEPROM이나 플래시 메모리로 대표되는 이들 불휘발성 반도체 기억 장치(불휘발성 메모리)는 MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트 전극 아래에, 산화 실리콘막으로 둘러싸인 도전성의 부유 게이트 전극이나 트랩성 절연막 등 전하 축적막을 갖고 있다. 그리고, 불휘발성 메모리는, 부유 게이트 전극이나 트랩성 절연막에서의 전하 축적 상태에 따라 트랜지스터의 역치가 상이한 것을 이용해서 정보를 기억한다.
이 트랩성 절연막이란, 전하의 축적 가능한 트랩 준위를 갖는 절연막을 말하며, 일례로서, 질화 실리콘막 등을 들 수 있다. 트랩성 절연막을 갖는 불휘발성 반도체 기억 장치에서는, 트랩성 절연막에의 전하의 주입·방출에 의해 MOS 트랜지스터의 역치를 시프트시켜 기억 소자로서 동작시킨다. 이러한 트랩성 절연막을 전하 축적막으로 하는 불휘발성 반도체 기억 장치를 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터라 칭하고 있으며, 전하 축적막에 도전성의 부유 게이트 전극을 사용하는 경우에 비해, 이산적인 트랩 준위에 전하를 축적하기 때문에 데이터 유지의 신뢰성이 우수하다.
예를 들어, 일본 특허 공개 제2014-154790호 공보(특허문헌 1)에는, MONOS형 트랜지스터를 포함하는 메모리 셀과, 로직 회로로 대표되는 주변 회로를 구성하는 MOS 트랜지스터를 혼재하는 기술이 기재되어 있다.
일본 특허 공개 제2013-026494호 공보(특허문헌 2)에는, 오프셋 스페이서에 관한 기술이 기재되어 있고, 오프셋 스페이서로서 산화 실리콘막을 적용한 경우, 특히, 게이트 절연막에 고유전율막을 사용한 MISFET에 있어서, 게이트 절연막의 특성 변동이 발생하는 것이 기재되어 있다.
일본 특허 공개 제2014-154790호 공보 일본 특허 공개 제2013-026494호 공보
게이트 절연막에 금속 화합물을 포함하는 고유전율막을 사용하고, 또한 게이트 전극에 금속막을 사용한 MISFET(Metal Insulator Semiconductor Field Effect Transistor)(이하, HKMG-MISFET라고 함)가 스케일링이 진행된 32nm 노드 이후의 CMOS 회로에 사용된다. 예를 들어, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치에서는, 동일한 반도체 기판 위에, MONOS형 트랜지스터와 HKMG-MISFET를 혼재하는 것이 행해진다. 여기서, MONOS형 트랜지스터나 HKMG-MISFET의 익스텐션 영역을 형성할 때에는, 실효적인 채널 길이를 확보하여, 단채널 효과를 억제하는 관점에서, 게이트 전극의 측벽에 오프셋 스페이서를 형성한 상태에서 이온 주입이 실시된다. 이때, 공정의 간략화의 관점에서, MONOS형 트랜지스터에 사용되는 오프셋 스페이서와, HKMG-MISFET에 사용되는 오프셋 스페이서를 동일 재료로 형성하는 것이 생각된다.
그러나, 예를 들어 오프셋 스페이서를 동일 재료의 산화 실리콘막으로 형성하는 경우, HKMG-MISFET에 있어서, 불순물 활성화를 위한 열처리 등의 시에, 오프셋 스페이서를 구성하는 산화 실리콘막에서 유래하는 산소가 게이트 절연막으로 침입하여, 게이트 절연막의 특성 변동이 발생할 것이 우려된다. 특히, 게이트 절연막에 금속 화합물을 포함하는 고유전율막을 사용한 HKMG-MISFET에서는, 오프셋 스페이서로부터 게이트 절연막으로의 산소의 침입에 기인하는 특성 변동이 현재화한다. 이러한 점에서, HKMG-MISFET의 오프셋 스페이서에는, 산화 실리콘막을 사용하지 않는 것이 바람직하게 된다.
한편, 예를 들어 오프셋 스페이서를 동일 재료의 질화 실리콘막으로 형성하는 경우, MONOS형 트랜지스터에 있어서는, 게이트 전극의 측벽에 접하도록 질화 실리콘막을 포함하는 오프셋 스페이서가 형성되게 된다. 이 경우, 질화 실리콘막은, 전하 축적 기능이 있는 점에서, 기입 동작 시에 발생한 핫일렉트론이, 게이트 전극의 단부 근방에 있어서, 질화 실리콘막을 포함하는 오프셋 스페이서에 포획될 가능성이 있다. 그리고, 기입 동작을 반복하는 동안에, 오프셋 스페이서에 전자가 더 축적되어, 게이트 전극의 단부 근방의 역치 전압이 상승할 것이 우려된다. 이러한 역치 전압의 상승은, 게이트 전압의 변화에 대한 드레인 전류의 변화분의 비인 상호 컨덕턴스(gm)의 열화 및 판독 전류의 감소를 초래하게 된다. 이러한 점에서, MONOS형 트랜지스터의 오프셋 스페이서에는, 질화 실리콘막을 사용하지 않는 것이 바람직하게 된다.
이상의 점에서, MONOS형 트랜지스터 및 HKMG-MISFET의 양쪽의 특성 향상을 도모하는 관점에서, 오프셋 스페이서에 대한 고안을 실시하는 것이 요망된다.
그 외의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 있어서의 반도체 장치에서는, MONOS형 트랜지스터의 오프셋 스페이서는, 산화 실리콘막의 단층막, 또는 산화 실리콘막을 포함하는 적층막으로 형성되고, HKMG-MISFET의 오프셋 스페이서는, 질화 실리콘막으로 형성된다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 메모리 셀 형성 영역에 있어서, 전하 축적막의 측면 단부에 접하는 산화 실리콘막을 형성하는 공정과, 주변 회로 형성 영역에 있어서, 게이트 절연막의 측면 단부에 접하는 질화 실리콘막을 형성하는 공정을 구비한다.
일 실시 형태에 의하면, 반도체 장치의 성능 향상을 도모할 수 있다.
도 1은 실시 형태 1에 있어서의 반도체 칩의 레이아웃 구성예를 도시하는 도면이다.
도 2는 실시 형태 1에 있어서의 반도체 장치의 디바이스 구조예를 설명하는 단면도이다.
도 3은 실시 형태 1에 있어서의 메모리 셀의 모식적인 회로 구성을 도시하는 도면이다.
도 4는 실시 형태 1의 「기입」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위에의 전압의 인가 조건의 일례를 나타내는 표이다.
도 5는 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18은 실시 형태 2에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 22는 실시 형태 3에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 27은 변형예에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 30은 실시 형태 4에 있어서의 반도체 장치의 구성을 도시하는 단면도이다.
이하의 실시 형태에 있어서는 편의 상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이든 이하든 상관없다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수가 아니라는 것은 말할 것도 없다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도라도 해칭을 넣는 경우가 있다.
(실시 형태 1)
<반도체 칩의 레이아웃 구성예>
본 실시 형태 1에 있어서의 불휘발성 메모리를 갖는 반도체 장치에 대해서 도면을 참조하면서 설명한다. 먼저, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대해서 설명한다. 도 1은, 본 실시 형태 1에 있어서의 반도체 칩 CHP의 레이아웃 구성예를 도시하는 도면이다. 반도체 칩 CHP는, CPU(Central Processing Unit)(1), RAM(Random Access Memory)(2), 아날로그 회로(3), EEPROM(Electrically Erasable Programmable Read Only Memory)(4), 플래시 메모리(5) 및 I/O(Input/Output) 회로(6)를 갖고 있다.
CPU(회로)(1)는, 중앙 연산 처리 장치라고도 불리며, 컴퓨터 등의 심장부에 해당한다. 이 CPU(1)는, 기억 장치로부터 명령을 판독해서 해독하고, 그에 기초하여 다종다양한 연산이나 제어를 행하는 것이다.
RAM(회로)(2)은, 기억 정보를 랜덤하게, 즉 수시로 기억되어 있는 기억 정보를 판독하거나, 기억 정보를 새롭게 기입하거나 할 수 있는 메모리이며, 수시 기입 판독이 가능한 메모리라고도 불린다. IC 메모리로서의 RAM에는, 다이내믹 회로를 사용한 DRAM(Dynamic RAM)과 스태틱 회로를 사용한 SRAM(Static RAM)의 2종류가 있다. DRAM은, 기억 유지 동작이 필요한 수시 기입 판독 메모리이며, SRAM은, 기억 유지 동작이 불필요한 수시 기입 판독 메모리이다.
아날로그 회로(3)는, 시간적으로 연속해서 변화하는 전압이나 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성되어 있다.
EEPROM(4) 및 플래시 메모리(5)는, 기입 동작 및 소거 동작 모두 전기적으로 재기입 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 이 EEPROM(4) 및 플래시 메모리(5)의 메모리 셀은, 기억(메모리)용의 예를 들어 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터나 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터로 구성된다. EEPROM(4) 및 플래시 메모리(5)의 기입 동작 및 소거 동작에는, 예를 들어 파울러 노드하임형 터널 현상을 이용한다. 또한, 핫일렉트론이나 핫홀을 사용해서 기입 동작이나 소거 동작을 시키는 것도 가능하다. EEPROM(4)과 플래시 메모리(5)의 상위점은, EEPROM(4)이, 예를 들어 바이트 단위로 소거가 가능한 불휘발성 메모리인 데 반해, 플래시 메모리(5)가, 예를 들어 워드선 단위로 소거할 수 있는 불휘발성 메모리인 점이다. 일반적으로, 플래시 메모리(5)에는, CPU(1)에서 다양한 처리를 실행하기 위한 프로그램 등이 기억되어 있다. 이에 비해, EEPROM(4)에는, 재기입 빈도가 높은 각종 데이터가 기억되어 있다.
I/O 회로(6)는, 입출력 회로이며, 반도체 칩 CHP 내로부터 반도체 칩 CHP의 외부에 접속된 기기에의 데이터의 출력이나, 반도체 칩 CHP의 외부에 접속된 기기로부터 반도체 칩 내로의 데이터의 입력을 행하기 위한 회로이다.
<반도체 장치의 디바이스 구조>
도 2는, 본 실시 형태 1에 있어서의 반도체 장치의 디바이스 구조예를 설명하는 단면도이다. 도 2에서는, 메모리 셀 형성 영역 MCR에 형성되어 있는 메모리 셀 MC1과, 주변 회로 형성 영역 PER에 형성되어 있는 MISFET Q1이 도시되어 있다.
본 실시 형태 1에 있어서의 반도체 장치는, 도 1에 도시하는 반도체 칩 CHP에 형성되어 있고, 도 2의 메모리 셀 MC1은, 예를 들어 도 1에 도시하는 EEPROM(4)이나 플래시 메모리(5)를 구성하는 메모리 셀이다. 한편, 도 2에 도시하는 MISFET Q1은, 주변 회로 형성 영역 PER에 형성되어 있는 MISFET이다. 주변 회로 형성 영역 PER이란, 주변 회로가 형성되어 있는 영역을 나타내고 있다. 구체적으로, 불휘발성 메모리는, 메모리 셀이 어레이 형상(행렬 형상)으로 형성된 메모리 셀 형성 영역 MCR과, 이 메모리 셀 형성 영역 MCR에 형성되어 있는 메모리 셀 MC1을 제어하는 주변 회로가 형성된 주변 회로 형성 영역 PER로 구성되어 있다. 그리고, 이 주변 회로 형성 영역 PER에 형성된 주변 회로에는, 메모리 셀 MC1의 컨트롤 게이트 전극 등에 인가하는 전압을 제어하는 워드 드라이버나, 메모리 셀 MC1로부터의 출력을 증폭하는 감지 증폭기나, 워드 드라이버나 감지 증폭기를 제어하는 제어 회로 등으로 구성되어 있다. 따라서, 도 2에 도시하는 주변 회로 형성 영역 PER에는, 예를 들어 워드 드라이버, 감지 증폭기 또는 제어 회로 등을 구성하는 MISFET Q1이 도시되어 있다.
또한, 본 실시 형태 1에서는, ｎ채널형 MISFET를 예로 들어 설명하지만, p 채널형 MISFET도 형성되어 있어도 된다. 단, p채널형 MISFET의 디바이스 구조는, 기본적으로, ｎ채널형 MISFET의 구성 요소(반도체 영역 등)의 도전형을 반대로 한 디바이스 구조인 점 등을 고려하여, 그 설명은 생략하고 있다.
먼저, 도 2에 있어서, 메모리 셀 형성 영역 MCR에 형성되어 있는 메모리 셀 MC1의 구성에 대해서 설명한다. 도 2에 도시한 바와 같이, 반도체 기판(1S) 위에 p형 웰 PWL1이 형성되어 있다. 그리고, 이 p형 웰 PWL1 위에 메모리 셀 MC1이 형성되어 있다. 이 메모리 셀 MC1은, 메모리 셀 MC1을 선택하는 선택부와 정보를 기억하는 기억부로 구성되어 있다.
처음에, 메모리 셀 MC1을 선택하는 선택부의 구성에 대해서 설명한다. 메모리 셀 MC1은, 반도체 기판(1S)(p형 웰 PWL1) 위에 형성된 게이트 절연막 GOX1을 갖고 있으며, 이 게이트 절연막 GOX1 위에 컨트롤 게이트 전극(제어 전극) CG가 형성되어 있다.
게이트 절연막 GOX1은, 예를 들어 산화 실리콘막을 포함하고 있고, 컨트롤 게이트 전극 CG는, 예를 들어 폴리실리콘막, 및 폴리실리콘막의 표면에 형성된 실리사이드막을 포함하고 있다.
상술한 컨트롤 게이트 전극 CG는, 메모리 셀 MC1을 선택하는 기능을 갖고 있다. 즉, 컨트롤 게이트 전극 CG에 의해 특정한 메모리 셀 MC1을 선택하고, 선택한 메모리 셀 MC1에 대하여 기입 동작이나 소거 동작 또는 판독 동작을 하도록 되어 있다.
이어서, 메모리 셀 MC1의 기억부의 구성에 대해서 설명한다. 게이트 절연막 GOX1과 컨트롤 게이트 전극 CG를 포함하는 적층 구조체의 편측의 측벽(우측의 측벽)에는, 적층 절연막을 통해서, 메모리 게이트 전극 MG가 형성되어 있다. 메모리 게이트 전극 MG는, 적층 구조체의 편측의 측벽에 형성된 사이드 월 모양의 형상을 하고 있고, 폴리실리콘막과 폴리실리콘막 위에 형성되어 있는 실리사이드막을 포함하고 있다. 실리사이드막은, 메모리 게이트 전극 MG의 저저항화를 위해서 형성되고, 예를 들어 니켈 플라티나 실리사이드막(NiPtSi막)으로 구성되어 있지만, 이에 한정하지 않고, 코발트 실리사이드막이나 니켈 실리사이드막으로 구성할 수도 있다.
적층 구조체의 편측의 측벽과 메모리 게이트 전극 MG의 사이에 형성된 제1 부분과, 메모리 게이트 전극 MG와 반도체 기판(1S) 사이에 형성된 제2 부분을 갖는 적층 절연막이 형성되어 있다. 이 적층 절연막의 제1 부분은, 컨트롤 게이트 전극 CG와 접하는 절연막 BIF와, 메모리 게이트 전극 MG와 접하는 절연막 TIF와, 절연막 BIF와 절연막 TIF 사이에 끼워지는 전하 축적막 ECF로 형성되어 있다. 또한, 적층 절연막의 제2 부분은, 반도체 기판(1S) 위에 형성된 절연막 BIF와, 메모리 게이트 전극 MG의 하층에 형성된 절연막 TIF와, 절연막 BIF와 절연막 TIF 사이에 끼워진 전하 축적막 ECF로 형성되어 있다. 즉, 적층 절연막의 제1 부분과 제2 부분은, 모두, 절연막 BIF와 절연막 TIF와 전하 축적막 ECF로 형성되어 있게 된다.
절연막 BIF는, 예를 들어 산화 실리콘막이나 산질화 실리콘막 등의 절연막을 포함하고 있고, 메모리 게이트 전극 MG와 반도체 기판(1S) 사이에 형성되는 게이트 절연막으로서 기능한다. 이 산화 실리콘막을 포함하는 절연막 BIF는, 터널 절연막으로서의 기능도 갖는다. 예를 들어, 메모리 셀 MC1의 기억부는, 반도체 기판(1S)으로부터 절연막 BIF를 통해서 전하 축적막 ECF에 전자를 주입하거나, 전하 축적막 ECF에 정공을 주입하거나 해서, 정보의 기억이나 소거를 행하기 때문에, 절연막 BIF는, 터널 절연막으로서도 기능한다.
그리고, 이 절연막 BIF 위에 형성되어 있는 전하 축적막 ECF는, 전하를 축적하는 기능을 갖고 있다. 구체적으로, 본 실시 형태 1에서는, 전하 축적막 ECF를 질화 실리콘막으로 형성하고 있다. 본 실시 형태 1에 있어서의 메모리 셀 MC1의 기억부는, 전하 축적막 ECF에 축적되는 전하의 유무에 따라, 메모리 게이트 전극 MG 아래의 반도체 기판(1S) 내를 흐르는 전류를 제어함으로써, 정보를 기억하도록 되어 있다. 즉, 전하 축적막 ECF에 축적되는 전하의 유무에 따라, 메모리 게이트 전극 MG 아래의 반도체 기판(1S) 내를 흐르는 전류의 역치 전압이 변화하는 것을 이용해서 정보를 기억하고 있다.
본 실시 형태 1에서는, 전하 축적막 ECF로서 트랩 준위를 갖는 절연막을 사용하고 있다. 이 트랩 준위를 갖는 절연막의 일례로서 질화 실리콘막을 들 수 있지만, 질화 실리콘막에 한하지 않고, 예를 들어 산화 알루미늄막(알루미나), 산화하프늄막 또는 산화탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 고유전율막을 사용해도 된다. 또한, 전하 축적막 ECF는, 실리콘 나노 도트로 구성해도 된다. 전하 축적막 ECF로서 트랩 준위를 갖는 절연막을 사용하는 경우, 전하는 절연막에 형성되어 있는 트랩 준위에 포획된다. 이와 같이 트랩 준위에 전하를 포획시킴으로써, 절연막 내에 전하를 축적하도록 되어 있다.
종래, 전하 축적막 ECF로서 폴리실리콘막이 주로 사용되어 왔지만, 전하 축적막 ECF로서 폴리실리콘막을 사용한 경우, 전하 축적막 ECF를 둘러싸는 절연막 BIF 혹은 절연막 TIF의 어딘가 일부에 결함이 있으면, 전하 축적막 ECF가 도체막이기 때문에, 이상 누설에 의해 전하 축적막 ECF에 축적된 전하가 모두 빠져 버리는 일이 일어날 가능성이 있다.
따라서, 전하 축적막 ECF로서, 절연체인 질화 실리콘막이 사용되어 왔다. 이 경우, 데이터 기억에 기여하는 전하는, 질화 실리콘막 내에 존재하는 이산적인 트랩 준위(포획 준위)에 축적된다. 따라서, 전하 축적막 ECF를 둘러싸는 절연막 BIF나 절연막 TIF 내의 일부에 결함이 발생해도, 전하는 전하 축적막 ECF의 이산적인 트랩 준위에 축적되어 있기 때문에, 모든 전하가 전하 축적막 ECF로부터 빠져 나가 버리는 경우가 없다. 이로 인해, 데이터 유지의 신뢰성 향상을 도모할 수 있다.
이러한 이유에서, 전하 축적막 ECF로서, 질화 실리콘막에 한하지 않고, 이산적인 트랩 준위를 포함하는 막을 사용함으로써, 데이터 유지의 신뢰성을 향상시킬 수 있다. 또한, 본 실시 형태 1에서는, 전하 축적막 ECF로서 데이터 유지 특성이 우수한 질화 실리콘막을 사용하고 있다. 이로 인해, 전하 축적막 ECF로부터의 전하의 유출을 방지하기 위해서 설치되어 있는 절연막 BIF 및 절연막 TIF의 막 두께를 얇게 할 수 있다. 이에 의해, 메모리 셀 MC1을 구동하는 전압을 저전압화할 수 있는 이점도 갖고 있게 된다.
또한, 절연막 TIF는, 전하 축적막 ECF와 메모리 게이트 전극 MG 사이의 절연성을 확보하기 위한 절연막이다. 이 절연막 TIF는, 예를 들어 산화 실리콘막이나 산질화 실리콘막과 같은 절연막을 포함하고 있다. 따라서, 절연막 BIF와 절연막 TIF는, 동일 종류의 막으로 구성되어 있게 된다. 예를 들어, 절연막 BIF와 절연막 TIF를, 모두, 산화 실리콘막으로 형성할 수 있다.
이어서, 적층 구조체의 측벽 중, 한쪽의 편측(우측)에는 메모리 게이트 전극 MG가 형성되어 있지만, 다른 한쪽의 편측(좌측)에는, 오프셋 스페이서 OS1이 형성되어 있고, 이 오프셋 스페이서 OS1의 외측에 사이드 월 스페이서 SW가 형성되어 있다. 마찬가지로, 메모리 게이트 전극 MG의 측벽 중, 한쪽의 편측(좌측)에는, 적층 절연막을 통해서, 적층 구조체가 형성되어 있고, 다른 한쪽의 편측(우측)에는, 오프셋 스페이서 OS1이 형성되어 있고, 이 오프셋 스페이서 OS1의 외측에 사이드 월 스페이서 SW가 형성되어 있다. 이때, 본 실시 형태 1에 있어서, 메모리 게이트 전극 MG의 우측에 형성되어 있는 오프셋 스페이서 OS1은, 메모리 게이트 전극 MG의 측벽 및 전하 축적막 ECF의 측면 단부와 직접 접촉하는 산화 실리콘막 OXF1과, 이 산화 실리콘막 OXF1의 외측에 형성된 질화 실리콘막 SNF1로 구성되어 있다. 또한, 사이드 월 스페이서 SW는, 예를 들어 질화 실리콘막 SNF2로 구성된다.
오프셋 스페이서 OS1 및 사이드 월 스페이서 SW의 바로 아래에 있는 반도체 기판(1S) 내에는, n형 반도체 영역인 한 쌍의 얕은 저농도 불순물 확산 영역 EX1이 형성되어 있고, 이 한 쌍의 얕은 저농도 불순물 확산 영역 EX1에 접하는 외측의 영역에 한 쌍의 깊은 고농도 불순물 확산 영역 NR1이 형성되어 있다. 이 깊은 고농도 불순물 확산 영역 NR1도 n형 반도체 영역이며, 깊은 고농도 불순물 확산 영역 NR1의 표면에는 실리사이드막 SL1이 형성되어 있다. 한 쌍의 얕은 저농도 불순물 확산 영역 EX1과 한 쌍의 깊은 고농도 불순물 확산 영역 NR1과 실리사이드막 SL1에 의해, 메모리 셀의 소스 영역 SR1 및 드레인 영역 DR1이 형성된다.
소스 영역 SR1과 드레인 영역 DR1을 얕은 저농도 불순물 확산 영역 EX1과 깊은 고농도 불순물 확산 영역 NR1로 형성함으로써, 소스 영역 SR1과 드레인 영역 DR1을 LDD(Lightly Doped Drain) 구조로 할 수 있다.
여기서, 게이트 절연막 GOX1 및 게이트 절연막 GOX1 위에 형성된 컨트롤 게이트 전극 CG 및 상술한 소스 영역 SR1과 드레인 영역 DR1에 의해 구성되는 트랜지스터를 선택 트랜지스터라 칭하기로 한다. 한편, 절연막 BIF, 전하 축적막 ECF 및 절연막 TIF를 포함하는 적층 절연막과, 이 적층 절연막 위에 형성되어 있는 메모리 게이트 전극 MG와, 상술한 소스 영역 SR1 및 드레인 영역 DR1에 의해 구성되는 트랜지스터를 메모리 트랜지스터라 칭하기로 한다. 이에 의해, 메모리 셀 MC1의 선택부는 선택 트랜지스터로 구성되고, 메모리 셀 MC1의 기억부는 메모리 트랜지스터로 구성되어 있다고 할 수 있다. 이와 같이 하여, 메모리 셀 MC1이 구성되어 있다.
계속해서, 메모리 셀 MC1과 접속하는 배선 구조에 대해서 설명한다. 도 2에 있어서, 메모리 셀 MC1과 동일층에, 예를 들어 산화 실리콘막을 포함하는 층간 절연막 IL1이 형성되고, 이 층간 절연막 IL1 위에 산화 실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있다. 또한, 본 명세서에서는, 층간 절연막 IL1과 층간 절연막 IL2를 합하여 콘택트 층간 절연막이라 칭하기로 한다.
이 콘택트 층간 절연막에는, 콘택트 층간 절연막을 관통해서 드레인 영역 DR1을 구성하는 실리사이드막 SL1에 도달하는 콘택트 홀이 형성되어 있다. 마찬가지로, 콘택트 층간 절연막에는, 소스 영역 SR1을 구성하는 실리사이드막 SL1에 달하는 콘택트 홀도 형성되어 있다.
콘택트 홀의 내부에는, 배리어 도체막인 티타늄/질화티타늄막이 형성되고, 콘택트 홀을 매립하도록 텅스텐막이 형성되어 있다. 이와 같이, 콘택트 홀에 티타늄/질화티타늄막 및 텅스텐막을 매립함으로써, 도전성의 플러그 PLG1이 형성되어 있다. 그리고, 콘택트 층간 절연막 위에는, 예를 들어 산화 실리콘막과 SiOC막을 포함하는 층간 절연막 IL3이 형성되어 있고, 이 층간 절연막 IL3에 배선 홈이 형성되어 있다. 이 배선 홈을 매립하도록 배선 L1이 형성되어 있다. 배선 L1은, 예를 들어 탄탈륨/질화 탄탈막과 구리막의 적층막을 포함하고 있고, 콘택트 층간 절연막에 형성된 플러그 PLG1과 전기적으로 접속된다.
계속해서, 도 2를 참조하면서, 주변 회로 형성 영역 PER에 형성되어 있는 MISFET Q1의 구성에 대해서 설명한다.
도 2에 도시한 바와 같이, 주변 회로 형성 영역 PER에서는, 반도체 기판(1S) 위에 p형 웰 PWL2가 형성되어 있다. p형 웰 PWL2는, 붕소(B) 등의 p형 불순물을 반도체 기판(1S)에 도입한 p형 반도체 영역으로 형성되어 있다.
이어서, p형 웰 PWL2(반도체 기판(1S)) 위에는 게이트 절연막 GOX2가 형성되어 있고, 이 게이트 절연막 GOX2 위에 게이트 전극 G1이 형성되어 있다. 게이트 절연막 GOX2는, 예를 들어 절연막 IF1(산화 실리콘막)을 포함하는 계면층과, 계면층 위에 형성된 고유전율막 HK로 구성되어 있다. 그리고, 게이트 전극 G1은, 예를 들어 게이트 절연막 GOX2 위에 형성된 배리어 금속막 BMF와, 예를 들어 알루미늄막으로 대표되는 저저항의 금속막을 포함하고 있다.
여기서, 게이트 절연막 GOX2의 일부를 구성하는 고유전율막 HK는, 금속 화합물막을 포함한다. 예를 들어, 고유전율막 HK는, 질화 실리콘막보다 유전율이 높은 막으로서 정의되고, 금속 산화물로 대표되는 금속 화합물을 포함하는 막으로 구성된다. 예를 들어, 고유전율막 HK로서, 하프늄 산화물의 하나인 산화하프늄막(HfO2막)이 사용된다. 단, 산화하프늄막 대신에, HfAlO막(하프늄알루미네이트막), HfON막(하프늄옥시나이트라이드막), HfSiO막(하프늄실리케이트막), HfSiON막(하프늄실리콘옥시나이트라이드막)과 같은 다른 하프늄계 절연막을 사용할 수도 있다. 또한, 이들 하프늄계 절연막에 산화탄탈, 산화니오븀, 산화티타늄, 산화지르코늄, 산화란탄, 산화이트륨 등의 산화물을 도입한 하프늄계 절연막을 사용할 수도 있다.
이상으로부터, 본 실시 형태 1에 있어서의 MISFET Q1은, HKMG-MISFET로 구성되어 있게 된다.
게이트 전극 G1의 양측의 측벽에는, 예를 들어 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS2가 형성되어 있고, 이 오프셋 스페이서 OS2의 외측에, 질화 실리콘막 SNF2를 포함하는 사이드 월 스페이서 SW가 형성되어 있다. 그리고, 오프셋 스페이서 OS2 바로 아래의 반도체 기판(1S)(p형 웰 PWL2) 내에는 얕은 저농도 불순물 확산 영역 EX2가 형성되어 있다. 이 얕은 저농도 불순물 확산 영역 EX2는 n형 반도체 영역이며, 게이트 전극 G1에 정합해서 형성되어 있다. 그리고, 이 얕은 저농도 불순물 확산 영역 EX2의 외측에는 깊은 고농도 불순물 확산 영역 NR2가 형성되어 있다. 이 깊은 고농도 불순물 확산 영역 NR2도 n형 반도체 영역이며, 사이드 월 스페이서 SW에 정합해서 형성되어 있다. 깊은 고농도 불순물 확산 영역 NR2의 표면에는 저저항화를 위한 실리사이드막 SL1이 형성되어 있다. 한쪽의 얕은 저농도 불순물 확산 영역 EX2와 한쪽의 깊은 고농도 불순물 확산 영역 NR2와 실리사이드막 SL1에 의해 소스 영역 SR2가 형성되고, 다른 쪽의 얕은 저농도 불순물 확산 영역 EX2와 다른 쪽의 깊은 고농도 불순물 확산 영역 NR2와 실리사이드막 SL1에 의해 드레인 영역 DR2가 형성된다. 이와 같이 하여, 주변 회로 형성 영역 PER에 MISFET Q1이 형성되어 있다.
계속해서, 주변 회로 형성 영역 PER에 형성되어 있는 MISFET Q1과 접속되는 배선 구조에 대해서 설명한다. MISFET Q1 위에는, MISFET Q1을 덮도록, 층간 절연막 IL1과 보호막 PRF와 층간 절연막 IL2를 포함하는 콘택트 층간 절연막이 형성되어 있다.
이 콘택트 층간 절연막에는, 콘택트 층간 절연막을 관통해서 소스 영역 SR2나 드레인 영역 DR2를 구성하는 실리사이드막 SL1에 달하는 콘택트 홀이 형성되어 있다. 콘택트 홀의 내부에는, 배리어 도체막인 티타늄/질화티타늄막이 형성되고, 콘택트 홀을 매립하도록 텅스텐막이 형성되어 있다. 이와 같이, 콘택트 홀에 티타늄/질화티타늄막 및 텅스텐막을 매립함으로써, 도전성의 플러그 PLG1이 형성되어 있다. 그리고, 콘택트 층간 절연막 위에는, 예를 들어 산화 실리콘막과 SiOC막을 포함하는 층간 절연막 IL3이 형성되어 있고, 이 층간 절연막 IL3에 배선 홈이 형성되어 있다. 그리고, 이 배선 홈을 매립하도록 배선 L1이 형성되어 있다. 배선 L1은, 예를 들어 탄탈륨/질화 탄탈막과 구리막의 적층막을 포함하고 있고, 콘택트 층간 절연막에 형성된 플러그 PLG1과 전기적으로 접속된다.
<불휘발성 메모리의 동작>
이어서, 본 실시 형태 1에 있어서의 불휘발성 메모리의 동작예에 대해서 설명한다. 도 3은, 본 실시 형태 1에 있어서의 메모리 셀 MC1의 모식적인 회로 구성을 도시하는 도면이다. 또한, 도 4는, 본 실시 형태 1의 「기입」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위에의 전압의 인가 조건의 일례를 나타내는 표이다. 도 4에 나타내는 표에는, 「기입」, 「소거」 및 「판독」 시의 각각에 있어서, 도 3에 도시하는 메모리 셀 MC1의 메모리 게이트 전극 MG에 인가하는 전압 Vmg, 소스 영역에 인가하는 전압 Vs, 컨트롤 게이트 전극 CG에 인가하는 전압 Vcg, 드레인 영역에 인가하는 전압 Vd, 및 p형 웰 PWL1에 인가하는 베이스 전압 Vb가 기재되어 있다.
또한, 도 4의 표에 나타낸 조건은, 전압의 인가 조건이 적합한 일례이며, 이것에 한정되는 것은 아니고, 필요에 따라서 다양한 변경이 가능이다. 또한, 본 실시 형태 1에서는, 메모리 트랜지스터의 전하 축적막 ECF에의 전자의 주입을 「기입」, 홀(hole: 정공)의 주입을 「소거」라고 정의한다.
도 4에 나타내는 표에 있어서, A의 란은, 기입 방법이 SSI 방식이고, 또한 소거 방법이 BTBT 방식인 경우에 대응하고, B의 란은, 기입 방법이 SSI 방식이고, 또한 소거 방법이 FN 방식인 경우에 대응한다. 또한, C의 란은, 기입 방법이 FN 방식이고, 또한 소거 방법이 BTBT 방식인 경우에 대응하고, D의 란은, 기입 방법이 FN 방식이고, 또한 소거 방법이 FN 방식인 경우에 대응한다.
SSI 방식은, 전하 축적막 ECF에 핫일렉트론을 주입함으로써 메모리 셀 MC1의 기입을 행하는 동작 방식이라 간주할 수 있고, BTBT 방식은, 전하 축적막 ECF에 핫홀을 주입함으로써 메모리 셀 MC1의 소거를 행하는 동작 방식이라 간주할 수 있다. 또한, FN 방식은, 전자 또는 홀의 터널링에 의해 기입 또는 소거를 행하는 동작 방식이라 간주할 수 있다. FN 방식에 대해서, 별도의 표현으로 말하면, FN 방식의 기입은, 전하 축적막 ECF에 FN 터널 효과에 의해 전자를 주입함으로써 메모리 셀 MC1의 기입을 행하는 동작 방식이라 간주할 수 있고, FN 방식의 소거는, 전하 축적막 ECF에 FN 터널 효과에 의해 홀을 주입함으로써 메모리 셀 MC1의 소거를 행하는 동작 방식이라 간주할 수 있다. 이하, 구체적으로 설명한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라고 불리는 소스 사이드 주입에 의한 핫일렉트론 주입으로 기입을 행하는 기입 방식(핫일렉트론 주입 기입 방식)과, 소위 FN 방식이라고 불리는 FN 터널링에 의해 기입을 행하는 기입 방식(터널링 기입 방식)이 있다.
SSI 방식의 기입에서는, 예를 들어 도 4에 나타내는 표의 A의 란 또는 B의 란의 「기입 동작 전압」에서 표현되는 전압(Vmg=10V, Vs=5V, Vcg=1V, Vd=0.5V, Vb=0V)을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하여, 선택 메모리 셀의 전하 축적막 ECF 내에 전자를 주입함으로써 기입을 행한다. 이때, 핫일렉트론은, 메모리 게이트 전극 MG 및 컨트롤 게이트 전극 CG간의 아래의 채널 영역에서 발생하고, 메모리 게이트 전극 MG의 아래의 전하 축적막 ECF에 핫일렉트론이 주입된다. 주입된 핫일렉트론은, 전하 축적막 ECF 내의 트랩 준위에 포획되고, 이에 의해, 메모리 트랜지스터의 역치 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태로 된다.
FN 방식의 기입에서는, 예를 들어 도 4에 나타내는 표의 C의 란 또는 D의 란의 「기입 동작 전압」에서 표현되는 전압(Vmg=-12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG로부터 전자를 터널링시켜서 전하 축적막 ECF에 주입함으로써 기입을 행한다. 이때, 전자는 메모리 게이트 전극 MG로부터 FN 터널링 현상에 의해 절연막 TIF를 터널링해서 전하 축적막 ECF에 주입된다. 그리고, 전자는, 전하 축적막 ECF 중의 트랩 준위에 포획되고, 이에 의해, 메모리 트랜지스터의 역치 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태로 된다.
또한, FN 방식의 기입에 있어서, 반도체 기판(1S)으로부터 전자를 터널링시켜서 전하 축적막 ECF에 주입함으로써 기입을 행할 수도 있고, 이 경우, 기입 동작 전압은, 예를 들어 도 4에 나타내는 표의 C의 란 또는 D의 란의 「기입 동작 전압」의 정부를 반전시킨 것으로 할 수 있다.
소거 방법은, 소위 BTBT 방식이라고 불리는 BTBT(Band-To-Band Tunneling: 밴드간 터널 현상)에 의한 핫홀 주입에 의해 소거를 행하는 소거 방식(핫홀 주입 소거 방식)과, 소위 FN 방식이라고 불리는 FN 터널링에 의해 소거를 행하는 소거 방식(터널링 소거 방식)이 있다.
BTBT 방식의 소거에서는, BTBT에 의해 발생한 홀(정공)을 전하 축적막 ECF에 주입함으로써 소거를 행한다. 예를 들어, 도 4에 나타내는 표의 A의 란 또는 C의 란의 「소거 동작 전압」에서 표현되는 전압(Vmg=-6V, Vs=6V, Vcg=0V, Vd=open, Vb=0V)을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가한다. 이에 의해, BTBT 현상에 의해 홀을 발생시켜 전계 가속함으로써 선택 메모리 셀의 전하 축적막 ECF에 홀을 주입하고, 이에 의해, 메모리 트랜지스터의 역치 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
FN 방식의 소거에서는, 예를 들어 도 4에 나타내는 표의 B의 란 또는 D의 란의 「소거 동작 전압」에서 표현되는 전압(Vmg=12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG로부터 홀을 터널링시켜서, 전하 축적막 ECF에 주입함으로써 소거를 행한다. 이때, 홀은 메모리 게이트 전극 MG로부터 FN 터널링에 의해 절연막 TIF를 터널링해서 전하 축적막 ECF 내에 주입된다. 그리고, 홀은, 전하 축적막 ECF 내의 트랩 준위에 포획되고, 이에 의해, 메모리 트랜지스터의 역치 전압이 저하된다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
또한, FN 방식의 소거에 있어서, 반도체 기판(1S)으로부터 홀을 터널링시켜서 전하 축적막 ECF에 주입함으로써 소거를 행할 수도 있고, 이 경우, 소거 동작 전압은, 예를 들어 도 4에 나타내는 표의 B의 란 또는 D의 란의 「소거 동작 전압」의 정부를 반전시킨 것으로 할 수 있다.
또한, FN 방식으로 기입 또는 소거를 행하는 경우(즉 동작 방식 B, C, D의 경우)에서 메모리 게이트 전극 MG로부터 전하를 터널링시켜서 전하 축적막 ECF에 주입하는 경우에는, 절연막 TIF의 막 두께를 절연막 BIF의 막 두께보다 얇게 해 두는 것이 바람직하다. 한편, FN 방식으로 기입 또는 소거를 행하는 경우(즉 동작 방식 B, C, D의 경우)에서 반도체 기판(1S)으로부터 전하를 터널링시켜서 전하 축적막 ECF에 주입하는 경우에는, 절연막 BIF의 막 두께를 절연막 TIF의 막 두께보다 얇게 해 두는 것이 바람직하다. 또한, 기입이 SSI 방식이고 또한 소거가 BTBT 방식인 경우(즉 동작 방식 A의 경우)는 절연막 TIF의 막 두께를 절연막 BIF의 막 두께 이상으로서 두는 것이 바람직하다.
판독 시에는, 예를 들어 도 4에 나타내는 표의 A의 란, B의 란, C의 란 또는 D의 란의 「판독 동작 전압」에서 표현되는 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를, 기입 상태에 있어서의 메모리 트랜지스터의 역치 전압과 소거 상태에 있어서의 역치 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
<실시 형태 1에 있어서의 특징>
계속해서, 본 실시 형태 1에 있어서의 특징점에 대해서 설명한다. 본 실시 형태 1에 있어서의 특징점은, 예를 들어 도 2에 도시한 바와 같이, 메모리 셀 MC1에 형성되어 있는 오프셋 스페이서 OS1과, MISFET Q1에 형성되어 있는 오프셋 스페이서 OS2가 다른 재료로 구성되어 있는 점에 있다.
구체적으로는, 도 2에 도시한 바와 같이, 메모리 셀 MC1에 형성되어 있는 오프셋 스페이서 OS1은, 산화 실리콘막 OXF1과 질화 실리콘막 SNF1의 적층막을 포함하고, 특히, 메모리 게이트 전극 MG의 측벽 및 전하 축적막 ECF의 측면 단부와 직접 접하도록 산화 실리콘막 OXF1이 형성되어 있다. 한편, MISFET Q1에 형성되어 있는 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1을 포함하고 있다. 특히, MISFET Q1에 있어서, 질화 실리콘막 SNF1은, 게이트 전극 G1의 측벽 및 고유전율막 HK의 측면 단부와 직접 접해 있다.
이에 의해, 이하에 나타내는 효과를 얻을 수 있다. 즉, 메모리 셀 MC1에 있어서는, 메모리 게이트 전극 MG의 측벽 및 전하 축적막 ECF의 측면 단부와 직접 접하도록 산화 실리콘막 OXF1이 형성되어 있다. 바꿔 말하면, 전하 축적막 ECF의 측면 단부에 직접 접하도록 질화 실리콘막 SNF1은 형성되어 있지 않다.
여기서, 예를 들어 전하 축적막 ECF의 측면 단부에 질화 실리콘막이 직접 접해 있는 경우, 질화 실리콘막은, 전하 축적 기능이 있는 점에서, 기입 동작 시에 발생한 핫일렉트론이, 메모리 게이트 전극 MG의 단부 근방에 있어서, 질화 실리콘막에 포획될 가능성이 있다. 그리고, 기입 동작을 반복하는 동안에, 질화 실리콘막에 전자가 더 축적되어, 메모리 게이트 전극 MG의 단부 근방의 역치 전압이 상승할 것이 우려된다. 이러한 역치 전압의 상승은, 게이트 전압의 변화에 대한 드레인 전류의 변화분의 비인 상호 컨덕턴스(gm)의 열화 및 판독 전류의 감소를 초래하게 된다. 즉, 전하 축적막 ECF의 측면 단부에 질화 실리콘막이 직접 접해 있는 경우, 질화 실리콘막에 의도치 않은 전하가 축적될 우려가 있으며, 이에 따라, 불휘발성 메모리의 성능 저하를 초래할 우려가 있는 것이다.
이에 비해, 본 실시 형태 1에서는, 메모리 게이트 전극 MG의 측벽 및 전하 축적막 ECF의 측면 단부와 직접 접하도록, 질화 실리콘막이 아닌, 산화 실리콘막 OXF1이 형성되어 있다. 이 경우, 산화 실리콘막 OXF1은, 질화 실리콘막과 같은 전하 축적 기능을 갖지 않기 때문에, 전하의 축적에 기인하여, 메모리 게이트 전극 MG의 단부 근방의 역치 전압이 상승하는 것을 억제할 수 있다. 따라서, 본 실시 형태 1에 있어서의 불휘발성 메모리에 의하면, 게이트 전압의 변화에 대한 드레인 전류의 변화분의 비인 상호 컨덕턴스(gm)의 열화 및 판독 전류의 감소를 억제할 수 있고, 이 결과, 불휘발성 메모리의 성능 향상을 도모할 수 있다.
한편, MISFET Q1에 있어서는, 게이트 전극 G1의 측벽 및 고유전율막 HK의 측면 단부와 직접 접하도록 질화 실리콘막 SNF1이 형성되어 있다. 바꿔 말하면, 고유전율막 HK의 측면 단부에 직접 접하도록 산화 실리콘막 OXF1은 형성되어 있지 않다. 즉, HKMG-MISFET(MISFET Q1)에 있어서는, 고유전율막 HK의 측면 단부와 직접 접하도록 질화 실리콘막 SNF1이 형성되어 있다.
여기서, HKMG-MISFET에 있어서, 오프셋 스페이서에 산화 실리콘막을 사용하는 경우, 불순물 활성화를 위한 열처리 등에 의해, 오프셋 스페이서를 구성하는 산화 실리콘막에서 유래하는 산소가 게이트 절연막으로 침입하여, 게이트 절연막의 특성 변동이 발생할 우려가 있다. 특히, 게이트 절연막에 금속 화합물을 포함하는 고유전율막 HK를 사용한 HKMG-MISFET에서는, 오프셋 스페이서로부터 게이트 절연막으로의 산소의 침입에 기인하는 특성 변동이 현재화할 것이 우려된다.
이 점에 관해서, 본 실시 형태 1에서는, 도 2에 도시한 바와 같이, HKMG-MISFET(MISFET Q1, 저내압 MISFET)의 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1로 형성되어 있다. 즉, HKMG-MISFET에 있어서는, 고유전율막 HK의 측면 단부와 직접 접하도록 질화 실리콘막 SNF1이 형성되어 있다. 이에 의해, 본 실시 형태 1에 의하면, 고유전율막 HK의 측면 단부에 산화 실리콘막이 직접 접해 있지 않기 때문에, 오프셋 스페이서 OS2로부터 고유전율막 HK로의 산소의 침입을 억제할 수 있고, 이 결과, 고유전율막 HK로의 산소의 침입에 기인하는 특성 변동을 억제할 수 있다. 따라서, 본 실시 형태 1에 의하면, HKMG-MISFET의 성능 향상을 도모할 수 있다.
이상으로부터, 본 실시 형태 1에서는, 메모리 셀 MC1에 있어서, 전하 축적막 ECF의 측면 단부와 직접 접하도록 산화 실리콘막 OXF1을 형성하는 한편, HKMG-MISFET에 있어서, 금속 화합물을 포함하는 고유전율막 HK의 측면 단부와 직접 접하도록 질화 실리콘막 SNF1을 형성하고 있다. 이 결과, 본 실시 형태 1에 의하면, 불휘발성 메모리 및 HKMG-MISFET의 양쪽의 성능 향상을 도모할 수 있다.
<반도체 장치의 제조 방법>(게이트 라스트 + HK 퍼스트)
이어서, 본 실시 형태 1에 있어서의 반도체 장치의 제조 방법에 대해서 설명한다. 먼저, 반도체 기판(1S) 위에 소자 분리 영역(도시하지 않음)을 형성한다. 그리고, 포토리소그래피 기술 및 이온 주입법에 의해, 메모리 셀 형성 영역 MCR의 반도체 기판(1S) 내에 p형 웰 PWL1을 형성하고, 주변 회로 형성 영역 PER의 반도체 기판(1S) 내에 p형 웰 PWL2를 형성한다. 그 후, 채널 주입을 실시한 후, 반도체 기판(1S) 위의 메모리 셀 형성 영역 MCR에 게이트 절연막 GOX1을 형성하고, 반도체 기판(1S) 위의 주변 회로 형성 영역 PER에 절연막 IF1을 형성한다. 게이트 절연막 GOX1 및 절연막 IF1은, 예를 들어 산화 실리콘막을 포함할 수 있다. 계속해서, 반도체 기판(1S)의 주면의 전체면에 폴리실리콘막 PF1을 형성하고, 폴리실리콘막 PF1 위에, 예를 들어 질화 실리콘막을 포함하는 캡 절연막 CAP를 형성한다. 그리고, 포토리소그래피 기술 및 건식 에칭 기술을 사용함으로써, 메모리 셀 형성 영역 MCR에 컨트롤 게이트 전극 CG를 형성한다(도 5 참조).
계속해서, 반도체 기판(1S) 위에 적층 절연막을 형성한다. 이 적층 절연막은, 예를 들어 산화 실리콘막을 포함하는 절연막 BIF와, 절연막 BIF 위에 형성된 질화 실리콘막을 포함하는 전하 축적막 ECF와, 전하 축적막 ECF 위에 형성된 산화 실리콘막 또는 산질화 실리콘막을 포함하는 절연막 TIF로 형성된다. 이 적층 절연막은, ONO막으로 간주할 수 있다. 그 후, 폴리실리콘막을 반도체 기판(1S) 위에 형성한다. 그리고, 이방성 건식 에칭에 의해, 폴리실리콘막을 사이드 월 형상으로 가공한다. 이때, 주변 회로 형성 영역 PER에 형성되어 있는 폴리실리콘막은 제거된다. 이어서, 포토리소그래피 기술에 의해, 소스측에 위치하는 사이드 월 형상의 폴리실리콘막을 보호한 상태에서, 등방성 건식 에칭에 의해, 드레인측에 위치하는 사이드 월 형상의 폴리실리콘막을 제거한다. 이에 의해, 소스측에 위치하는 사이드 월 형상의 폴리실리콘막을 포함하는 메모리 게이트 전극 MG가 형성된다. 그 후, 메모리 게이트 전극 MG로부터 노출되는 ONO막의 상층 절연막 TIF와, ONO막의 중간층의 전하 축적막 ECF를 습식 에칭에 의해 제거한다. 이때, 주변 회로 형성 영역 PER의 캡 절연막 CAP 위에는, 아주 조금 ONO막의 하층 절연막 BIF가 잔존한다(도 6 참조).
이어서, 포토리소그래피 기술 및 건식 에칭 기술에 의해, 주변 회로 형성 영역 PER에 형성되어 있는 절연막 BIF와, 그 하층에 형성되어 있는 캡 절연막 CAP 및 폴리실리콘막 PF1을 제거한다(도 7 참조). 이때, 메모리 셀 형성 영역 MCR에 있어서도, 노출되는 절연막 BIF가 제거된다.
계속해서, 반도체 기판(1S)의 전체면에 고유전율막 HK, 배리어 금속막 BMF, 폴리실리콘막 PF2 및 질화 실리콘막을 포함하는 캡 절연막 CAP2를 형성한다. 여기서, 일단, 불산(HF) 등에 의해, 절연막 IF1을 제거하고 나서, 새로운 산화 실리콘막을 포함하는 계면층을 다시 형성하고 나서, 고유전율막 HK를 형성해도 된다. 이어서, 포토리소그래피 기술 및 건식 에칭 기술에 의해, 메모리 셀 형성 영역 MCR에 형성된 고유전율막 HK, 배리어 금속막 BMF, 폴리실리콘막 PF2 및 질화 실리콘막을 포함하는 캡 절연막 CAP2를 완전히 제거한다(도 8 참조).
그 후, 포토리소그래피 기술 및 건식 에칭 기술을 사용해서 패터닝함으로써, 주변 회로 형성 영역 PER에 더미 게이트 전극 DG1과, 절연막 IF1 및 고유전율막 HK로 이루어지는 게이트 절연막 GOX2를 형성한다(도 9 참조).
이어서, 산화 실리콘막 OXF1을 반도체 기판(1S) 위에 형성하고, 포토리소그래피 기술 및 습식 에칭에 의해, 메모리 셀 형성 영역 MCR에만 산화 실리콘막 OXF1을 잔존시킴으로써, 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG를 덮는 산화 실리콘막 OXF1을 형성한다(도 10 참조). 이때, 주변 회로 형성 영역 PER에 형성되어 있는 산화 실리콘막 OXF1은 제거된다.
계속해서, 반도체 기판(1S) 위에 질화 실리콘막 SNF1을 형성한 후, 이방성 건식 에칭하여, 질화 실리콘막 SNF1을 에치 백한다. 이에 의해, 컨트롤 게이트 전극 CG의 드레인측, 메모리 게이트 전극 MG의 소스측에, 산화 실리콘막 OXF1과 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS1을 형성하고, 주변 회로 형성 영역 PER에 형성되어 있는 더미 게이트 전극 DG1의 양측의 측벽에 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS2를 형성한다(도 11 참조).
여기에서는, 질화 실리콘막 SNF1의 에치 백을 실시하는 예에 대해서 설명했지만, 에치 백을 실시하지 않고, 후술하는 저농도 불순물 확산 영역(익스텐션 영역)을 형성할 때, 이 질화 실리콘막 SNF1을 통해서, 이온 주입하는 것도 가능하다.
이상과 같이 하여, 주변 회로 형성 영역 PER에 형성되는 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1의 단층 구조로 구성되고, 메모리 셀 형성 영역 MCR에 형성되는 오프셋 스페이서 OS1은, 산화 실리콘막 위에 질화 실리콘막이 적층된 적층 구조로 구성되게 된다. 이때, 메모리 셀 형성 영역 MCR에 형성되는 오프셋 스페이서 OS1에는, 산화 실리콘막 OXF1 위에 질화 실리콘막 SNF1이 형성되어 있지만, 이 질화 실리콘막 SNF1을 제거하여, 오프셋 스페이서 OS1을 산화 실리콘막 OXF1의 단층 구조로 해도 된다. 단, 이 경우, 질화 실리콘막 SNF1을 제거하기 위한 마스크가 필요해진다.
이어서, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 메모리 셀 형성 영역 MCR에 저농도 불순물 확산 영역 EX1을 형성하고, 주변 회로 형성 영역 PER에 저농도 불순물 확산 영역 EX2를 형성한다(도 12 참조). 여기서, 메모리 셀 형성 영역 MCR에 형성되는 저농도 불순물 확산 영역 EX1과, 주변 회로 형성 영역 PER에 형성되는 저농도 불순물 확산 영역 EX2는, 각각 다른 주입 프로파일이어도 된다. 또한, 메모리 셀 형성 영역 MCR에 형성되는 드레인측의 저농도 불순물 확산 영역 EX1과 소스측의 저농도 불순물 확산 영역 EX1은, 다른 주입 프로파일이어도 된다. 또한, 단채널 효과를 억제하기 위해서, 저농도 불순물 확산 영역 EX1 또는 저농도 불순물 확산 영역 EX2의 각각을 둘러싸도록 포켓 주입 영역 또는 할로 주입 영역을 형성해도 된다.
계속해서, 반도체 기판(1S) 위에 질화 실리콘막 SNF2를 형성하고, 이방성 에칭에 의해 에치 백을 실시함으로써, 사이드 월 스페이서 SW를 형성한다(도 13). 여기에서는, 예를 들어 메모리 셀 형성 영역 MCR에 형성되는 사이드 월 SW의 폭은 넓게 형성하고, 주변 회로 형성 영역 PER에 형성되는 사이드 월 SW의 폭은 좁게 형성한다.
이어서, 포토리소그래피 기술 및 이온 주입법에 의해, 메모리 셀 형성 영역 MCR에 고농도 불순물 확산 영역 NR1을 형성하고, 주변 회로 형성 영역 PER에 고농도 불순물 확산 영역 NR2를 형성한다. 여기서, 메모리 셀 형성 영역 MCR에 형성되는 고농도 불순물 확산 영역 NR1과, 주변 회로 형성 영역 PER에 형성되는 고농도 불순물 확산 영역 NR2는, 각각 다른 주입 프로파일이어도 된다. 그 후, 불순물 활성화를 위한 고온 단시간 어닐이 실시된다. 계속해서, 반도체 기판(1S) 위에 금속 실리사이드막(실리사이드막 SL1)을 형성한다. 이때, 메모리 게이트 전극 MG 위에도 실리사이드막 SL1이 형성된다(도 14 참조). 실리사이드막 SL1은, 예를 들어 코발트 실리사이드막, 니켈 실리사이드막 또는, 니켈 플라티나 실리사이드막으로 할 수 있다.
계속해서, 콘택트 홀 가공 시의 에칭 스토퍼로 되는 질화 실리콘막(도시하지 않음)과 층간 절연막(산화 실리콘막) IL1을 반도체 기판(1S) 위에 형성한 후, CMP법에 의해 평탄화함으로써, 주변 회로 형성 영역 PER의 더미 게이트 전극 DG1을 노출시킨다(도 15). 이때, 메모리 셀 형성 영역 MCR의 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG도 동시에 연마된다. 또한, 메모리 게이트 전극 MG의 상면에 형성된 실리사이드막 SL1도 연마되는 경우가 있다.
이어서, 반도체 기판(1S) 위에, 예를 들어 산화 실리콘막을 포함하는 보호막을 형성한다. 그리고, 포토리소그래피 기술 및 건식 에칭 기술에 의해, 주변 회로 형성 영역 PER에 형성되어 있는 보호막을 제거한다. 그리고, 메모리 셀 형성 영역 MCR에 형성되어 있는 보호막을 마스크로 하여, 주변 회로 형성 영역에 형성되어 있는 더미 게이트 전극 DG1을 제거한다. 그 후, 더미 게이트 전극 DG1을 제거함으로써 형성된 홈부에 일함수 조정용 메탈막(도시하지 않음)과, 예를 들어 알루미늄막 등의 저저항의 금속막을 매립한 후, CMP법에 의해 평탄화를 실시한다. 이에 의해, 홈 내에만 금속막이 잔존하게 되고, 이에 의해, 게이트 전극(메탈 게이트 전극) G1이 형성된다. 이때, 메모리 셀 형성 영역 MCR에 형성되어 있는 보호막도 연마되어 제거된다(도 16 참조).
계속해서, 반도체 기판(1S) 위에, 예를 들어 산화 실리콘막을 포함하는 보호 절연막 PRF를 형성한다. 그리고, 메모리 셀 형성 영역 MCR에 형성되어 있는 보호 절연막 PRF를 제거한다. 이에 의해, 메모리 셀 형성 영역 MCR에 있어서, 컨트롤 게이트 전극 CG와 메모리 게이트 전극 MG의 상면이 노출된다. 그 후, 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG의 상면에 실리사이드막 SL2를 형성한다. 실리사이드막 SL2는, 예를 들어 코발트 실리사이드막, 니켈 실리사이드막 또는, 니켈 플라티나 실리사이드막으로 할 수 있다(도 17 참조).
그 후, 반도체 기판(1S) 위에 층간 절연막 IL2를 형성하고, 포토리소그래피 기술 및 건식 에칭 기술을 사용함으로써, 층간 절연막 IL1 및 층간 절연막 IL2를 관통하는 콘택트 홀을 형성한다. 그리고, 콘택트 홀 내에, 텅스텐막 등의 도체막을 매립함으로써, 플러그 PLG1을 형성한다. 이어서, 플러그 PLG1을 형성한 층간 절연막 IL2 위에 층간 절연막 IL3을 형성하고, 예를 들어 다마신법을 사용함으로써, 층간 절연막 IL3에 매립된 구리 배선을 포함하는 배선 L1을 형성한다. 이상과 같이 하여, 본 실시 형태 1에 있어서의 반도체 장치를 제조할 수 있다.
<실시 형태 1에 있어서의 효과>
본 실시 형태 1에서는, 메모리 셀 MC1에 있어서, 전하 축적막 ECF의 측면 단부와 직접 접하도록 전하 축적 기능을 갖지 않는 산화 실리콘막 OXF1을 형성하는 한편, HKMG-MISFET에 있어서, 금속 화합물을 포함하는 고유전율막 HK의 측면 단부와 직접 접해서 후의 열처리로 산소의 공급원으로는 되지 않는 질화 실리콘막 SNF1을 형성하고 있다. 이에 의해, 메모리 셀 MC1에 있어서는, 오프셋 스페이서 OS1로의 전하의 축적에 기인하여, 메모리 게이트 전극 MG의 단부 근방의 역치 전압이 상승하는 것을 억제할 수 있다. 따라서, 본 실시 형태 1에 있어서의 불휘발성 메모리에 의하면, 게이트 전압의 변화에 대한 드레인 전류의 변화분의 비인 상호 컨덕턴스(gm)의 열화 및 판독 전류의 감소를 억제할 수 있고, 이 결과, 불휘발성 메모리의 성능 향상을 도모할 수 있다.
한편, MISFET Q1에 있어서는, 고유전율막 HK의 측면 단부에 산소의 공급원으로 되는 산화 실리콘막이 직접 접해 있지 않기 때문에, 후의 열처리에 의해, 오프셋 스페이서 OS2로부터 고유전율막 HK로의 산소의 침입을 억제할 수 있고, 이 결과, 고유전율막 HK로의 산소의 침입에 기인하는 게이트 절연막 GOX2의 특성 변동을 억제할 수 있다. 따라서, 본 실시 형태 1에 의하면, HKMG-MISFET의 성능 향상을 도모할 수 있다.
이와 같이, 본 실시 형태 1에 의하면, 메모리 셀 MC1 및 MISFET Q1의 각각에 적합한 다른 재료로 오프셋 스페이서를 형성함으로써, 불휘발성 메모리 및 HKMG-MISFET의 성능 향상을 도모할 수 있다.
계속해서, 본 실시 형태 1에서는, 메모리 셀 MC1의 사이드 월 스페이서 SW와, MISFET Q1의 사이드 월 스페이서 SW를 동일한 질화 실리콘막으로 형성하고 있다. 이 경우, 메모리 셀 MC1에 있어서는, 전하 축적 기능을 갖는 질화 실리콘막이 사이드 월 스페이서 SW에 사용되게 된다. 여기서, 중요한 점은, 전하 축적막 ECF와 직접 접촉하는 막을, 전하 축적 기능을 갖지 않는 산화 실리콘막 OXF1로 구성하는 점에 있고, 이 구성이 실현되고 있으면, 전하 축적막 ECF와는 직접 접촉하지 않는 사이드 월 스페이서 SW를 질화 실리콘막으로 형성해도 문제없는 것이다. 왜냐하면, 사이드 월 스페이서 SW는, 오프셋 스페이서 OS1보다, 메모리 게이트 전극 MG의 단부로부터 이격되어 있어, 메모리 셀 MC1의 동작 시에 있어서의 전하가 사이드 월 스페이서 SW에 축적될 가능성은, 오프셋 스페이서 OS1보다 낮아질 것으로 생각되기 때문이다.
한편, MISFET Q1에 있어서는, 고유전율막 HK에 직접 접하는 오프셋 스페이서 OS2로서, 산소의 공급원으로 되지 않는 질화 실리콘막 SNF1로 형성하는 것이 중요함과 함께, 고유전율막 HK와 직접 접하지 않는 사이드 월 스페이서 SW에 있어서도, 산소의 확산원으로 될 우려가 있기 때문에, 산화 실리콘막이 아닌, 질화 실리콘막으로 형성하는 것이 바람직하다. 즉, 메모리 셀 MC1의 상황과는 달리, MISFET Q1에 있어서는, 고유전율막 HK에 직접 접해 있지 않더라도, 산소의 확산으로 인해, 고유전율막 HK에 산소의 침입이 발생할 가능성이 높기 때문에, 사이드 월 스페이서 SW를, 산소의 공급원으로 되는 산화 실리콘막으로 형성하는 것은 피해야 한다고 생각되기 때문이다. 즉, 오프셋 스페이서 OS1 및 오프셋 스페이서 OS2의 재료의 선정에 있어서는, 메모리 셀 MC1 및 MISFET Q1 각각의 특유의 사정을 고려할 필요가 있는 반면에, 사이드 월 스페이서 SW의 재료의 선정에 있어서는, 메모리 셀 MC1보다 MISFET Q1의 사정을 우선시킬 필요가 있다.
이것을 고려하여, 본 실시 형태 1에서는, 사이드 월 스페이서 SW를 질화 실리콘막 SNF2로 형성하고 있다. 특히, 본 실시 형태 1에서는, 메모리 셀 MC1과 MISFET Q1의 양쪽 사이드 월 스페이서 SW를 동일한 재료인 질화 실리콘막 SNF2로 형성함으로써, 사이드 월 스페이서 SW의 형성 공정을 간략화할 수 있고, 이에 의해, 반도체 장치의 제조 비용을 삭감할 수 있다.
(실시 형태 2)
상기 실시 형태 1에서는, 먼저, 메모리 셀 형성 영역 MCR에 산화 실리콘막 OXF1을 형성하고, 그 후, 주변 회로 형성 영역 PER에 질화 실리콘막 SNF1을 형성하고 있다. 이에 의해, 상기 실시 형태 1에서는, 메모리 셀 MC1의 오프셋 스페이서 OS1을, 전하 축적막 ECF에 직접 접하는 산화 실리콘막 OXF1과 산화 실리콘막 OXF1 위의 질화 실리콘막 SNF1로 형성하고, MISFET Q1의 오프셋 스페이서 OS2를 질화 실리콘막 SNF1로 형성하고 있다. 이에 비해, 본 실시 형태 2에서는, 먼저, 주변 회로 형성 영역 PER에 질화 실리콘막 SNF1을 형성하고, 그 후, 메모리 셀 형성 영역 MCR에 산화 실리콘막 OXF1을 형성하는 예에 대해서 설명한다.
<반도체 장치의 제조 방법>
주변 회로 형성 영역 PER에 더미 게이트 전극 DG1을 형성한 후, 반도체 기판(1S) 위에 질화 실리콘막 SNF1을 형성한다. 그리고, 포토리소그래피 기술 및 건식 에칭 기술을 사용함으로써, 주변 회로 형성 영역 PER에만 질화 실리콘막 SNF1을 남기는 한편, 메모리 셀 형성 영역 MCR의 질화 실리콘막 SNF1을 제거한다(도 18 참조).
이어서, 반도체 기판(1S) 위에 산화 실리콘막 OXF1을 형성하고, 그 후, 이방성 건식 에칭에 의해, 산화 실리콘막 OXF1을 에치 백함으로써, 메모리 셀 MC1의 양측의 측벽에, 산화 실리콘막 OXF1을 포함하는 오프셋 스페이서 OS1을 형성한다. 한편, 주변 회로 형성 영역 PER에 있어서는, 더미 게이트 전극 DG1의 양측의 측벽에, 질화 실리콘막 SNF1과 산화 실리콘막 OXF1의 적층막을 포함하는 오프셋 스페이서 OS2를 형성한다(도 19 참조). 여기서, 더미 게이트 전극 DG1의 양측의 측벽에 형성되어 있는 산화 실리콘막 OXF1을 제거하는 공정을 추가해도 되지만, 마스크의 추가가 필요해진다.
그 후, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 메모리 셀 형성 영역 MCR에 저농도 불순물 확산 영역 EX1을 형성하고, 주변 회로 형성 영역 PER에 저농도 불순물 확산 영역 EX2를 형성한다(도 20 참조). 여기서, 메모리 셀 형성 영역 MCR에 형성되는 저농도 불순물 확산 영역 EX1과, 주변 회로 형성 영역 PER에 형성되는 저농도 불순물 확산 영역 EX2는, 각각 다른 주입 프로파일이어도 된다. 또한, 메모리 셀 형성 영역 MCR에 형성되는 드레인측의 저농도 불순물 확산 영역 EX1과 소스측의 저농도 불순물 확산 영역 EX1은, 다른 주입 프로파일이어도 된다. 또한, 단채널 효과를 억제하기 위해서, 저농도 불순물 확산 영역 EX1 또는 저농도 불순물 확산 영역 EX2의 각각을 둘러싸도록 포켓 주입 영역 또는 할로 주입 영역을 형성해도 된다.
그 후, 반도체 기판(1S) 위에 질화 실리콘막 SNF2를 형성하고, 이방성 에칭에 의해 에치 백을 실시함으로써, 사이드 월 스페이서 SW를 형성한다(도 21). 여기에서는, 예를 들어 메모리 셀 형성 영역 MCR에 형성되는 사이드 월 SW의 폭은 넓게 형성하고, 주변 회로 형성 영역 PER에 형성되는 사이드 월 SW의 폭은 좁게 형성한다.
그 이후의 공정은, 상기 실시 형태 1과 마찬가지이기 때문에, 설명은 생략한다.
본 실시 형태 2에 있어서도, 메모리 셀 MC1 및 MISFET Q1 각각에 적합한 다른 재료로 오프셋 스페이서를 형성함으로써, 불휘발성 메모리 및 HKMG-MISFET의 성능 향상을 도모할 수 있다.
단, 본 실시 형태 2에서는, 주변 회로 형성 영역 PER의 MISFET Q1의 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1과 산화 실리콘막 OXF1의 적층막으로 형성되게 된다. 이때, 산화 실리콘막 OXF1은, 고유전율막 HK와 직접 접할 일은 없지만, 오프셋 스페이서 OS2에 산소의 공급원으로 되는 산화 실리콘막 OXF1이 존재하게 된다. 이 점에 관해, 이 산화 실리콘막 OXF1의 막 두께가 작은 점과, 고유전율막 HK와 직접 접해 있지 않는 점으로 인해, 고유전율막 HK의 특성 변동에 미치는 영향은, 그다지 크지 않은 것으로 생각된다. 단, 다소, 산화 실리콘막 OXF1이 산소의 확산원으로 될 가능성이 있기 때문에, 주변 회로 형성 영역 PER에 형성되어 있는 MISFET Q1의 특성 변동을 억제하는 관점에서는, 상기 실시 형태 1의 오프셋 스페이서 OS2의 구성쪽이 바람직하다.
(실시 형태 3)
<반도체 장치의 제조 방법>(게이트 라스트 + HK 라스트)
본 실시 형태 3에 있어서의 반도체 장치의 제조 방법은, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법과 거의 마찬가지이기 때문에, 상위점을 중심으로 설명한다.
포토리소그래피 기술 및 건식 에칭 기술을 사용해서 패터닝함으로써, 주변 회로 형성 영역 PER에 더미 게이트 전극 DG1과, 예를 들어 산화 실리콘막을 포함하는 절연막 IF1을 형성한다(도 22 참조).
이어서, 산화 실리콘막 OXF1을 반도체 기판(1S) 위에 형성하고, 포토리소그래피 기술 및 습식 에칭에 의해, 메모리 셀 형성 영역 MCR에만 산화 실리콘막 OXF1을 잔존시킴으로써, 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG를 덮는 산화 실리콘막 OXF1을 형성한다(도 23 참조). 이때, 주변 회로 형성 영역 PER에 형성되어 있는 산화 실리콘막 OXF1은 제거된다.
계속해서, 반도체 기판(1S) 위에 질화 실리콘막 SNF1을 형성한 후, 이방성 건식 에칭을 하고, 질화 실리콘막 SNF1을 에치 백한다. 이에 의해, 컨트롤 게이트 전극 CG의 드레인측, 메모리 게이트 전극 MG의 소스측에, 산화 실리콘막 OXF1과 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS1을 형성하고, 주변 회로 형성 영역 PER에 형성되어 있는 더미 게이트 전극 DG1의 양측의 측벽에 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS2를 형성한다(도 24 참조).
이상과 같이 하여, 주변 회로 형성 영역 PER에 형성되는 오프셋 스페이서 OS2는, 질화 실리콘막 SNF1의 단층 구조로 구성되고, 메모리 셀 형성 영역 MCR에 형성되는 오프셋 스페이서 OS1은, 산화 실리콘막 OXF1 위에 질화 실리콘막 SNF1이 적층된 적층 구조로 구성되게 된다. 이때, 메모리 셀 형성 영역 MCR에 형성되는 오프셋 스페이서 OS1에는, 산화 실리콘막 OXF1 위에 질화 실리콘막 SNF1이 형성되어 있지만, 이 질화 실리콘막 SNF1을 제거하여, 오프셋 스페이서 OS1을 산화 실리콘막 OXF1의 단층 구조로 해도 된다. 단, 이 경우, 질화 실리콘막 SNF1을 제거하기 위한 마스크가 필요해진다.
그 후, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법과 마찬가지의 공정을 거친 후, 반도체 기판(1S) 위에 층간 절연막 IL1을 형성하고, 이 층간 절연막 IL1의 표면을 CMP법으로 연마한다. 이에 의해, 주변 회로 형성 영역 PER에 있어서는, 더미 게이트 전극 DG1의 상면이 노출된다(도 25 참조). 그리고, 주변 회로 형성 영역 PER에 형성되어 있는 더미 게이트 전극 DG1을 제거함과 함께, 더미 게이트 전극 DG1의 하층에 있는 절연막 IF1(계면층)도 제거한다. 그 후, 더미 게이트 전극 DG1을 제거함으로써 형성된 홈부의 저면에, 다시, 계면층(산화 실리콘막) SF를 형성한 후, 홈부의 내벽에 고유전율막 HK를 형성한다. 이에 의해, 계면층 SF와 고유전율막 HK를 포함하는 게이트 절연막 GOX3이 형성된다. 그리고, 홈부에 일함수 조정용 메탈막(도시하지 않음)과, 예를 들어 알루미늄막 등의 저저항의 금속막을 매립한 후, CMP법에 의해 평탄화를 실시한다. 이에 의해, 홈 내에만 금속막이 잔존하게 되고, 이에 의해, 게이트 전극 G1이 형성된다(도 26 참조).
그 후의 공정은, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 공정과 마찬가지이다. 이상과 같이 하여, 본 실시 형태 3에 있어서의 반도체 장치를 제조할 수 있다.
<실시 형태 3에 있어서의 이점>
본 실시 형태 3에서는, 더미 게이트 전극 DG1을 제거해서 형성된 홈부의 내벽에 고유전율막 HK를 형성하고 있고, 예를 들어 소스 영역 및 드레인 영역에 포함되는 도전형 불순물의 활성화 어닐 후에 형성되어 있다. 이로 인해, 고유전율막 HK는, 열처리에 기인하는 산소(산화제)의 확산의 영향을 받기 어려워, 산소의 침입에 의한 고유전율막 HK의 특성 변동이 억제되는 이점을 얻을 수 있다. 단, 본 실시 형태 3에 있어서도, 고유전율막 HK를 형성한 후, 메모리 셀 MC1의 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG의 표면에 실리사이드막을 형성하는 공정이 존재한다. 따라서, 이 공정에서 가해지는 열부하에 기인하는 산소의 확산에 의해, 산소가 고유전율막 HK로 침입할 가능성이 있지만, 본 실시 형태 3에 있어서도, MISFET Q1의 오프셋 스페이서 OS2를 질화 실리콘막 SNF1로 형성하고 있기 때문에, 고유전율막 HK를 둘러싸도록 질화 실리콘막이 형성되어, 고유전율막 HK로의 산소의 침입이 억제된다. 즉, 본 실시 형태 3에 있어서의 반도체 장치의 제조 공정은, 고유전율막 HK를 형성하는 공정이 상기 실시 형태 1에 있어서의 반도체 장치의 제조 공정보다 지연되고 있다. 이 결과, 열처리에 기인하는 산소의 확산에 의해, 고유전율막 HK에 산소가 침입하는 포텐셜이 낮아지는 점과, MISFET Q1의 오프셋 스페이서 OS2를 질화 실리콘막 SNF1로 형성하는 점의 시너지 효과에 의해, 고유전율막 HK의 특성 변동을 효과적으로 억제할 수 있고, 이에 의해, MISFET Q1의 성능 향상을 도모할 수 있다.
<변형예>
이어서, 실시 형태 3에 있어서의 변형예에 대해서 설명한다. 예를 들어, 본 변형예에서는, 메모리 게이트 전극 MG로부터 노출되는 ONO막(적층 절연막)의 상층 절연막 TIF와, ONO막의 중간층의 전하 축적막 ECF와, ONO막의 하층 절연막 BIF를 습식 에칭에 의해 제거한다. 이때, ONO막의 측면 단부가 메모리 게이트 전극 MG의 측면보다 후퇴하는 결과, 메모리 게이트 전극 MG의 측면 하부에 오목부 HL이 형성된다(도 27 참조).
그 후, 반도체 기판(1S)의 전체면에, 폴리실리콘막 PF2 및 질화 실리콘막을 포함하는 캡 절연막 CAP2를 형성한다. 이어서, 포토리소그래피 기술 및 건식 에칭 기술에 의해, 메모리 셀 형성 영역 MCR에 형성된 폴리실리콘막 PF2 및 질화 실리콘막을 포함하는 캡 절연막 CAP2를 완전히 제거한다(도 27 참조).
계속해서, 포토리소그래피 기술 및 건식 에칭 기술을 사용해서 패터닝함으로써, 주변 회로 형성 영역 PER에 더미 게이트 전극 DG1을 형성한다(도 28 참조).
그리고, 산화 실리콘막 OXF1을 반도체 기판(1S) 위에 형성하고, 포토리소그래피 기술 및 습식 에칭에 의해, 메모리 셀 형성 영역 MCR에만 산화 실리콘막 OXF1을 잔존시킴으로써, 컨트롤 게이트 전극 CG 및 메모리 게이트 전극 MG를 덮는 산화 실리콘막 OXF1을 형성한다(도 29 참조). 이때, 주변 회로 형성 영역 PER에 형성되어 있는 산화 실리콘막 OXF1은 제거된다.
여기서, 본 변형예에서는, 오목부 HL에 산화 실리콘막 OXF1이 매립된다. 이에 의해, 메모리 게이트 전극 MG의 단부와 반도체 기판(1S) 사이에 끼워진 오목부 HL에서, ONO막의 단부가 직접 산화 실리콘막 OXF1과 접하기 때문에, 메모리 게이트 전극 MG의 단부와 반도체 기판(1S) 사이에 여분의 전하 트랩이 형성되지 않는다. 따라서, 메모리 셀 MC1의 기입 시에 소스 단에서 발생한 핫일렉트론이 메모리 게이트 전극 MG의 단부에 축적되어, 메모리 게이트 전극 MG의 단부에 있어서, 역치 전압이 상승하는 것을 억제할 수 있다. 이 결과, 메모리 게이트 전극 MG의 단부와 반도체 기판(1S) 사이에 오목부 HL이 형성되는 경우에도, 재기입 특성(인듀어런스)이 우수한 불휘발성 메모리를 실현할 수 있다.
(실시 형태 4)
상기 실시 형태 1 내지 3에서는, 컨트롤 게이트 전극 CG의 편측의 측벽에 메모리 게이트 전극 MG를 형성하는 스플릿 게이트형 불휘발성 메모리에 대해서 설명했지만, 전술한 실시 형태에 있어서의 기술적 사상은, 이에 한정하지 않고, 싱글 게이트형 불휘발성 메모리에도 적용할 수 있다.
도 30은, 주변 회로 형성 영역 PER에 형성된 MISFET Q1과 함께, 메모리 셀 형성 영역 MCR에 형성된 싱글 게이트형 메모리 셀 MC2의 구성을 도시하는 단면도이다. 도 30에 있어서, 본 실시 형태 4에 있어서의 메모리 셀 MC2는, 반도체 기판(1S) 위에 형성된 절연막 BIF와, 이 절연막 BIF 위에 형성된 전하 축적막 ECF와, 전하 축적막 ECF 위에 형성된 절연막 TIF를 갖고 있다. 그리고, 본 실시 형태 4에 있어서의 메모리 셀 MC2는, 절연막 TIF 위에 게이트 전극 G2를 갖고, 게이트 전극 G2의 측벽 및 전하 축적막 ECF의 측면 단부에 직접 접하는 산화 실리콘막 OXF1과 산화 실리콘막 OXF1 위에 형성된 질화 실리콘막 SNF1을 포함하는 오프셋 스페이서 OS1이 형성되어 있다. 또한, 오프셋 스페이서 OS1의 외측에는, 질화 실리콘막 SNF2를 포함하는 사이드 월 스페이서 SW가 형성되어 있다. 또한, 반도체 기판(1S) 내에는, 한쪽의 얕은 저농도 불순물 확산 영역 EX1과 한쪽의 깊은 고농도 불순물 확산 영역 NR1과 실리사이드막 SL1에 의해 소스 영역 SR1이 형성되고, 다른 쪽의 얕은 저농도 불순물 확산 영역 EX1과 다른 쪽의 깊은 고농도 불순물 확산 영역 NR1과 실리사이드막 SL1에 의해 드레인 영역 DR1이 형성되어 있다.
이와 같이 구성되어 있는 본 실시 형태 4에 있어서의 메모리 셀 MC2에 있어서도, 전하 축적막 ECF의 측면 단부와 직접 접하도록 전하 축적 기능을 갖지 않는 산화 실리콘막 OXF1이 형성되어 있다. 이에 의해, 메모리 셀 MC2에 있어서는, 오프셋 스페이서 OS1에의 전하의 축적에 기인하여, 메모리 게이트 전극 MG의 단부 근방의 역치 전압이 상승하는 것을 억제할 수 있다. 이 결과, 본 실시 형태 4에 있어서의 불휘발성 메모리에 의하면, 게이트 전압의 변화에 대한 드레인 전류의 변화분의 비인 상호 컨덕턴스(gm)의 열화 및 판독 전류의 감소를 억제할 수 있고, 이 결과, 불휘발성 메모리의 성능 향상을 도모할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
1S : 반도체 기판
CG : 컨트롤 게이트 전극
CHP : 반도체 칩
ECF : 전하 축적막
G1 : 게이트 전극
HK : 고유전율막
MC1 : 메모리 셀
MG : 메모리 게이트 전극
OS1 : 오프셋 스페이서
OS2 : 오프셋 스페이서
OXF1 : 산화 실리콘막
Q1 : MISFET
SNF1 : 질화 실리콘막

Claims (11)

  1. 반도체 장치로서,
    메모리 셀 형성 영역 및 주변 회로 형성 영역을 갖는 반도체 기판;
    상기 메모리 셀 형성 영역에 형성된 메모리 셀; 및
    상기 주변 회로 형성 영역에 형성된 전계 효과 트랜지스터
    를 포함하고,
    상기 메모리 셀은,
    상기 메모리 셀 형성 영역에 위치하는 상기 반도체 기판 위에 형성되고, 질화 실리콘으로 형성된 전하 축적막을 포함하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 형성된 메모리 게이트 전극; 및
    상기 제1 게이트 절연막의 측면을 덮도록 상기 메모리 게이트 전극의 측벽 및 상기 전하 축적막의 측면 단부의 각각과 접하고, 산화 실리콘으로 형성된 제1 오프셋 스페이서를 포함하고,
    상기 전계 효과 트랜지스터는,
    상기 주변 회로 형성 영역에 위치하는 상기 반도체 기판 위에 형성되고, 질화 실리콘막의 유전율보다 높은 유전율을 갖는 고유전율막을 포함하는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 형성된 게이트 전극, 및
    상기 제2 게이트 절연막의 측면을 덮도록 상기 게이트 전극의 측벽 및 상기 고유전율막의 측면 단부 각각과 접하고, 질화 실리콘으로 형성된 제2 오프셋 스페이서를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 반도체 기판 위에 그 사이에 도전막 없이 형성되는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막은,
    상기 반도체 기판 위에 형성된 하층 절연막;
    상기 하층 절연막 위에 형성된 전하 축적막; 및
    상기 전하 축적막 위에 형성된 상층 절연막
    으로 형성되는, 반도체 장치.
  4. 제3항에 있어서,
    상기 하층 절연막 및 상기 상층 절연막 각각은 산화 실리콘으로 형성되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 메모리 셀은 상기 제1 오프셋 스페이서를 통해 상기 메모리 게이트 전극의 측벽 위에 형성된 제1 측벽 스페이서를 갖고,
    상기 전계 효과 트랜지스터는 상기 제2 오프셋 스페이서를 통해 상기 게이트 전극의 측벽 위에 형성된 제2 측벽 스페이서를 갖고,
    상기 제1 측벽 스페이서 및 상기 제2 측벽 스페이서 각각은 질화 실리콘으로 형성되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 메모리 셀은,
    상기 반도체 기판에 형성된 소스 영역 및 드레인 영역; 및
    상기 제1 오프셋 스페이서가 형성된 상기 메모리 게이트 전극의 측면의 반대측의 측면에 인접하도록 상기 반도체 기판 위에 형성된 제어 게이트 전극
    을 포함하고, 상기 제어 게이트 전극 및 상기 메모리 게이트 전극은 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 상기 반도체 기판 위에 형성되는, 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 전극은 알루미늄으로 형성되는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 오프셋 스페이서는, 상기 메모리 게이트 전극의 측벽 및 상기 전하 축적막의 측면 단부 각각에 접하는 산화 실리콘막과, 상기 산화 실리콘막을 통해 상기 메모리 게이트 전극의 측벽 위에 형성된 질화 실리콘막을 포함하는, 반도체 장치.
  9. 제3항에 있어서,
    상기 상층 절연막의 두께는 상기 하층 절연막의 두께 이상인, 반도체 장치.
  10. 제1항에 있어서,
    상기 고유전율막은 금속 화합물을 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 고유전율막은, 산화하프늄막, 하프늄알루미네이트막, 하프늄옥시나이트라이드막, 하프늄실리케이트막, 또는 하프늄실리콘옥시나이트라이드막을 포함하는, 반도체 장치.
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