CN106024791A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN106024791A
CN106024791A CN201610147916.9A CN201610147916A CN106024791A CN 106024791 A CN106024791 A CN 106024791A CN 201610147916 A CN201610147916 A CN 201610147916A CN 106024791 A CN106024791 A CN 106024791A
Authority
CN
China
Prior art keywords
film
semiconductor device
electric charge
electrode
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610147916.9A
Other languages
English (en)
Other versions
CN106024791B (zh
Inventor
绪方完
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN202010096797.5A priority Critical patent/CN111276489B/zh
Publication of CN106024791A publication Critical patent/CN106024791A/zh
Application granted granted Critical
Publication of CN106024791B publication Critical patent/CN106024791B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H01L29/40117—
    • H01L29/42344—
    • H01L29/513—
    • H01L29/517—
    • H01L29/518—
    • H01L29/66545—
    • H01L29/66833—
    • H01L29/792—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L29/6656—
    • H01L29/6659—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了一种性能改进的半导体器件。在该半导体器件中，形成于存储器单元中的偏移间隔件由硅氧化物膜和硅氮化物膜的层压膜形成，并且硅氧化物膜特别地形成为与存储器栅极电极的侧壁以及电荷储存膜的侧端部分直接接触；另一方面，形成于MISFET中的偏移间隔件由硅氮化物膜形成。特别地在MISFET中，硅氮化物膜与栅极电极的侧壁以及高介电常数膜的侧端部分直接接触。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要在内的2015年3月30日提交的日本专利申请No.2015-070204的公开内容通过引用全文合并于此。
技术领域
本发明涉及半导体器件及其制造方法，并且例如涉及能应用于具有可电改写非易失性存储器的半导体器件的有效技术及其制造技术。
背景技术
EEPROM(可电擦除和可编程只读存储器)和闪存存储器广泛用作其中可电写入和擦除信息的非易失性半导体存储器器件。以现今广泛使用的EEPROM和闪存存储器为代表的这些非易失性半导体存储器器件(非易失性存储器)具有电荷储存膜(诸如由硅氧化物膜包围的导电漂浮栅极电极或陷阱绝缘膜(trap insulating film))，该电荷储存膜位于MOS(金属氧化物半导体)晶体管的栅极电极下方。非易失性存储器借助于晶体管的阈值依据电荷储存在漂浮栅极电极或陷阱绝缘膜中的状态变化这样的事实来储存信息。
陷阱绝缘膜是指其中可储存电荷的具有陷阱层级的绝缘膜，并且硅氮化物膜等可用作陷阱绝缘膜的一个实例。具有陷阱绝缘膜的非易失性半导体存储器器件作为储存元件工作，其中通过向陷阱绝缘膜/从陷阱绝缘膜中注入和消除电荷来切换MOS晶体管的阈值。具有作为电荷储存膜的这种陷阱绝缘膜的非易失性半导体存储器器件称为MONOS(金属氧化物氮化物氧化物半导体)类型晶体管，并且与其中使用导电漂浮栅极电极作为电荷储存膜的情况相比在数据保持的可靠性方面更加优良，因为电荷以分立的陷阱层级储存。
例如，日本未审查专利申请公开No.2014-154790(专利文献1)描述了一种技术，其中包括MONOS类型晶体管和MOS晶体管(形成以逻辑电路为代表的外围电路)的存储器单元以混合的方式安装。
日本未审查专利申请公开No.2013-026494(专利文献2)描述了与偏移间隔件相关的技术并且描述了这样的事实，即，当特别在使用高介电常数膜用于栅极绝缘膜的MISFET中使用硅氧化物膜作为偏移间隔件时，导致栅极绝缘膜特征的变化。
在栅极绝缘膜中使用包含金属氧化物的高介电常数膜且在栅极电极(下文称为HKMG-MISFET)中使用金属膜的MISFET(金属绝缘体半导体场效应晶体管)用在具有32nm节点和超过该尺寸节点的CMOS电路中，在该电路中已对缩放比例进行编程。例如，在其中形成有包括非易失性存储器的系统的半导体器件中，MONOS类型晶体管和HKMG-MISFET以混合的方式安装在相同半导体衬底之上。这里，当形成MONOS类型晶体管或HKMO-MISFET的延伸区域时，从确保有效沟道长度以便抑制短沟道效应的角度考虑，在其中偏移间隔件形成于栅极电极的侧壁之上的状态下注入离子。在这种情况下，从简化步骤的角度考虑，可考虑在MONOS类型晶体管中使用的和在HKMG-MISFET中使用的偏移间隔件由相同材料形成。
然而，当例如由硅氧化物膜(相同材料)形成偏移间隔件时，存在这样的考虑，即来源于形成偏移间隔件的硅氧化物膜的氧气可当在HKMG-MISFET中执行用于杂质活化的热处理时进入栅极绝缘膜，从而可能导致栅极绝缘膜特征的变化。特别地，在使用在栅极绝缘膜中包含金属化合物的高介电常数的HKMG-MISET中，显示出由于来自偏移间隔件的氧气进入栅极绝缘膜而导致的HKMG-MISFET特征的变化。由此，理想的是，在HKMG-MISFET中，在偏移间隔件中不使用硅氧化物膜。
另一方面，当例如由硅氮化物膜(相同材料)形成偏移间隔件时，包含硅氮化物膜的偏移间隔件形成为与MONOS类型晶体管的栅极电极的侧壁接触。在这种情况下，硅氮化物膜具有电荷储存功能，并且因此存在在栅极电极的端部的邻近区域中，当执行写入操作而产生的热电子可能被包含硅氮化物膜的偏移间隔件捕获的可能性。并且存在这样的考虑，即，当重复写入操纵时，电荷进一步储存在偏移间隔件中，从而导致栅极电极端部的邻近区域中阈值电压的增大。这种阈值电压的增大将导致跨导(gm)(其为漏极电流改变与栅极电压改变的比)的降级以及读出电流的降低。由此，理想的是，在MONOS类型晶体管中，在偏移间隔件中不使用硅氮化物膜。
通过上述事实，理想的是，从改进MONOS类型晶体管和HKMG-MISFET特征的角度来设计偏移间隔件。
通过说明以及本说明书的附图，其他挑战性和新特征将变得清楚。
发明内容
在一个实施例中的半导体器件中，MONOS类型晶体管中的偏移间隔件由硅氧化物膜的单层膜或者包含硅氧化物膜的层压膜形成，而HKMG-MISFET中的偏移间隔件由硅氮化物膜形成。
一个实施例中的半导体器件的制造方法包括以下步骤：在存储器单元形成区域中形成与电荷储存膜的侧端部分接触的硅氧化物膜；并且在外围电路形成区域中形成与栅极绝缘膜的侧端部分接触的硅氮化物膜。
本发明优点
根据一个实施例，可改进半导体器件的性能。
附图说明
图1为示出了第一实施例中半导体的布局配置的实例的视图；
图2为用于阐述第一实施例中半导体器件的器件结构的实例的截面图；
图3为示出了第一实施例中存储器单元的示意性电路配置的视图；
图4为示出了第一实施例中当执行“写入”、“擦除”或“读取”时对选出存储器单元的相应部分施加电压的条件的实例的表格；
图5为示出了第一实施例中半导体器件的制造步骤的截面图；
图6为示出了图5之后半导体器件的制造步骤的截面图；
图7为示出了图6之后半导体器件的制造步骤的截面图；
图8为示出了图7之后半导体器件的制造步骤的截面图；
图9为示出了图8之后半导体器件的制造步骤的截面图；
图10为示出了图9之后半导体器件的制造步骤的截面图；
图11为示出了图10之后半导体器件的制造步骤的截面图；
图12为示出了图11之后半导体器件的制造步骤的截面图；
图13为示出了图12之后半导体器件的制造步骤的截面图；
图14为示出了图13之后半导体器件的制造步骤的截面图；
图15为示出了图14之后半导体器件的制造步骤的截面图；
图16为示出了图15之后半导体器件的制造步骤的截面图；
图17为示出了图16之后半导体器件的制造步骤的截面图；
图18为示出了第二实施例中半导体器件的制造步骤的截面图；
图19为示出了图18之后半导体器件的制造步骤的截面图；
图20为示出了图19之后半导体器件的制造步骤的截面图；
图21为示出了图20之后半导体器件的制造步骤的截面图；
图22为示出了第三实施例中半导体器件的制造步骤的截面图；
图23为示出了图22之后半导体器件的制造步骤的截面图；
图24为示出了图23之后半导体器件的制造步骤的截面图；
图25为示出了图24之后半导体器件的制造步骤的截面图；
图26为示出了图25之后半导体器件的制造步骤的截面图；
图27为示出了修改中的半导体器件的制造步骤的截面图；
图28为示出了图27之后半导体器件的制造步骤的截面图；
图29为示出了图28之后半导体器件的制造步骤的截面图；并且
图30为示出了第四实施例中半导体器件的配置的截面图。
具体实施方式
当出于下文实施例的合宜考虑而有必要时，以将实施例分成为多个部分或实施例的方式给出说明；然而，除非另有指明，否则它们彼此独立，但是一个部分或实施例与其他部分或整体相关联作为修改、细节、补充说明等。
当在下文实施例中指示元件的数量等(包括件数、数值、量、范围等)时，除非另有指明或者除了当数量从原理上讲显然限于这些具体的数量时，数量不限于具体的数量，而是可多于或少于这些具体的数量。
此外在下文实施例中，除非明确指明或者除了当从原理上讲它们显然是必须的时，不言而喻，部件(也包括组成步骤等)并非必然是必须的。
类似地，当在下文实施例中指示部件等的形状和位置关系等时，除非明确说明或者除了当从原理上讲它们可以其他方式考虑时，包括与所述形状等大致相同或类似的形状。这也适用于前述数值和范围。
另外，在用于阐述实施例的每个视图中，相似部件从原理上讲以相似参考标号表示，并且省略重复说明。为了易于理解附图，可能甚至在平面图中描画影线。
(第一实施例)
<半导体芯片的布局配置的实例>
将参照附图描述第一实施例中具有非易失性存储器的半导体器件。将首先描述其中形成有包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置。图1为示出了第一实施例中半导体芯片CHP的布局配置的实例的视图。半导体芯片CHP具有CPU(中央处理单元)1、RAM(随机存取存储器)2、模拟电路3、EEPROM(可电擦除可编程只读存储器)4、闪存存储器5以及I/O(输入/输出)电路6。
CPU(电路)1也称为中央处理单元，并且对应于计算机的核心或类似。该CPU 1从储存器件读出命令以将这些命令解码，并且执行基于这些命令的各种操作和控制。
RAM(电路)2是可从其中随机读出储存信息(即如果需要的话可读出储存的储存信息)或者可将待储存的信息写入其中的存储器，并且也称为随机存取存储器。作为IC存储器的RAM包括使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM为要求存储器保持操作的随机存取存储器，而SRAM为无需这种操作的随机存取存储器。
模拟电路3为处理随时间持续改变的电压信号和电流信号(即，模拟信号)，并且由例如放大电流、转换电路、调制电路、振荡电路、供电电路等形成。
EEPROM 4和闪存存储器5中每一个为其中写入和擦除操作均可电写入的非易失性存储器的一种类型，也称为可电擦除可编程只读存储器。EEPROM 4和闪存存储器5中每一个的存储器单元由例如用于存储器的MONOS(金属氧化物氮化物氧化物半导体)类型晶体管或MNOS(金属氮化物氧化物半导体)类型晶体管形成。EEPROM 4和闪存存储器5中每一个的写入操作或擦除操作通过使用例如福勒-诺得海姆隧道现象来执行。还可通过使用热电子或热空穴来执行写入操作或擦除操作。EEPROM 4与闪存存储器5之间的不同在于，前者为其中可例如以字节单元的方式擦除信息的非易失性存储器，而后者为其中可例如以子线单元的形式擦除信息的非易失性存储器。闪存存储器5通常储存用于执行CPU 1中各种处理的程序。另一方面，EEPROM 4储存经常改写的数据。
I/O电路6为输入/输出电路，即用于从半导体芯片CHP向耦合至半导体芯片CHP外部的器件输出数据并且反之亦然的电路。
<半导体器件的器件结构>
图2为用于阐述第一实施例中半导体器件的器件结构的实例的截面图。在图2中，示出了形成于存储器单元形成区域MCR中的存储器单元MC1以及形成于外围电路形成区域PER中的MISFET Q1。
第一实施例中的半导体器件形成于图1所示半导体芯片CHP中，并且图2中的存储器单元MC1为例如形成图1所示EEPROM 4或闪存存储器5的存储器单元。另一方面，图2所示MISFET Q1为形成于外围电路形成区域PER中的MISFET。外围电路形成区域PER代表其中形成外围电路的区域。具体而言，非易失性存储器通过以下形成：其中存储器单元形成为阵列图案(矩阵图案)的存储器单元形成区域MCR；以及其中形成用于控制存储器单元MC1(形成在存储器单元形成区域MCR中)的外围电路的外围电路形成区域PER。形成于外围电路形成区域PER中的外围电路通过以下形成：用于控制待施加给存储器单元MC1的控制栅极电极等的电压的字驱动器；用于将来自存储器单元MC1的输出放大的读出放大器；用于控制字驱动器或读出放大器的控制电路；等等。因此，形成例如字驱动器、读出放大器、控制电路等的MISFET Q1示出为位于图2所示外围电路形成区域PER中。
将n沟道类型MISFET描述为第一实施例中的实例，而也可形成p沟道类型MISFET。然而，考虑到p沟道类型MISFET的器件结构基本上是其中n沟道类型MISFET的部件(半导体区域等)的导电类型相反的器件结构，从而将省略p沟道类型MISFET的描述。
首先将参照图2描述形成于存储器单元形成区域MCR中的存储器单元MC1的配置。p型阱PWL1形成在半导体衬底1s之上，如图2所示。存储器单元MC1形成在p型阱PWL1之上。存储器单元MC1由用于选择存储器单元MC1的选择部分以及用于储存信息的储存部分形成。
首先将描述用于选择存储器单元MC1的选择部分的配置。存储器单元MC1具有形成在半导体衬底1s(p型阱PWL1)之上的栅极绝缘膜GOX1，并且控制栅极电极(控制电极)CG形成在栅极绝缘膜GOX1之上。
栅极绝缘膜GOX1通过例如硅氧化物膜形成，而控制栅极电极CG通过例如多晶硅膜和形成在多晶硅膜表面之上的硅化物膜形成。
前述控制栅极电极CG具有选择存储器单元MC1的功能。也即，通过控制栅极电极CG来选择具体存储器单元MC1，从而在选出的存储器单元MC1上执行写入操作、擦除操作或读取操作。
随后，将描述存储器单元MC1的储存部分的配置。存储器栅极电极MG通过层压绝缘膜而形成在包括栅极绝缘膜GOX1和控制栅极电极CG的层压结构本体一侧上的侧壁(右侧的侧壁)之上。存储器栅极电极MG具有形成在层压结构本体一侧上的侧壁之上的侧壁样形状，并且通过形成于其上的多晶硅膜和硅化物膜两者而形成。硅化物膜形成为以便降低存储器栅极电极MG的电阻，并且例如通过镍-铂硅化物膜(NiPtSi膜)形成，但是不限于此并且也可通过钴氮化物膜或镍氮化物膜形成。
形成具有第一部分和第二部分的层压绝缘膜，第一部分形成于层压结构本体一侧上的侧壁与存储器栅极电极MG之间，而第二部分形成于存储器栅极电极MG与半导体衬底1S之间。层压绝缘膜的第一部分通过以下形成：与控制栅极电极CG接触的绝缘膜BIF；与存储器栅极电极MG接触的绝缘膜TIF；以及由上述绝缘膜BIF和TIF夹置的电荷储存膜ECF。层压绝缘膜的第二部分通过以下形成：形成在半导体衬底1S之上的绝缘膜BIF；形成在存储器栅极电极MG之下的绝缘膜TIF；以及由上述绝缘膜BIF和TIF夹置的电荷储存膜ECF。也即，层压绝缘膜的第一部分和第二部分两者均通过绝缘膜BIF、绝缘膜TIF以及电荷储存模ECF形成。
绝缘膜BIF通过例如诸如硅氧化物膜或硅氮氧化物膜的绝缘膜形成，并且用作形成于存储器栅极电极MG与半导体衬底1S之间的栅极绝缘膜。包括硅氧化物膜的绝缘膜BIF也用作隧道绝缘膜。例如，通过借助于绝缘膜BIF从半导体衬底1S将电子注入到电荷储存膜ECF中，或者通过将空穴注入电荷储存膜ECF中，存储器单元MC1的储存部分执行信息的储存或擦除；并且因此绝缘膜BIF也用作隧道绝缘膜。
形成于绝缘膜BIF之上的电荷储存膜ECF具有电荷储存的功能。具体而言，在第一实施例中，电荷储存膜ECF由硅氮化物膜形成。根据在电荷储存膜ECF中存在/缺失储存的电荷，第一实施例中的存储器单元MC1的储存部分通过控制在存储器栅极电极MG下方流经半导体衬底1S的电流来储存信息。也即，储存部分利用这样的事实来储存信息，即，在存储器栅极电极MG下方流经半导体衬底1S的电流的阈值电压根据在电荷储存膜ECF中存在/缺失储存的电荷而改变。
使用具有陷阱层级的绝缘膜作为第一实施例中的电荷储存膜ECF。硅氮化物膜可引用为具有陷阱层级的绝缘膜的一个实例，然而不限于此，可使用介电常数高于硅氮化物膜的高介电常数膜，诸如例如铝氧化物(氧化铝)膜、铪氧化物膜、钽氧化物膜等。可替换地，可通过硅纳米点形成电荷储存膜ECF。当使用具有陷阱层级的绝缘膜作为电荷储存膜ECF时，通过形成于绝缘膜中的陷阱层级捕获电荷。因此通过将电荷捕获在陷阱层级中而将电荷储存在绝缘膜中。
直到目前，多晶硅膜已主要用作电荷储存膜ECF，但是在这种情况下，存在这样的可能性，即，如果围绕电荷储存膜ECF的绝缘膜BIF或绝缘膜TIF是部分有缺陷的，则由于电荷储存膜ECF是导电膜而带来的异常泄漏而使得储存在电荷储存膜ECF中的所有电荷可能漏出。
因此，作为绝缘件的硅氮化物膜已用作电荷储存膜ECF。在这种情况下，有助于数据储存的电荷储存在存储在于硅氮化物膜中的分立的陷阱层级。因此，即使在围绕电荷储存膜ECF的绝缘膜BIF或绝缘膜TIF是部分有缺陷的情况下，电荷也储存在电荷储存膜ECF的分立陷阱层级中，并且因此不会出现所有的电荷均可能从电荷储存膜ECF中漏出的情况。从而可改进数据保持可靠性。
基于这样的原因，可通过加工包括分立陷阱层级的膜(不限于硅氮化物膜)用作电荷储存膜ECF来改进数据保持可靠性。此外，数据保持性能方面优良的硅氮化物用作第一实施例中的电荷储存膜ECF。因此，设置以便防止电荷从电荷储存膜ECF中泄漏的绝缘膜BIF和绝缘膜TIF中每一个的厚度可制作成较小。从而第一实施例可具有这样的优点，即，可减小用于驱动存储器单元MC1的电压。
另外，绝缘膜TIF为用于加强电荷储存膜ECF与存储器栅极电极MG之间绝缘性的绝缘膜。绝缘膜TIF由诸如例如硅氧化物膜或硅氮氧化物膜的绝缘膜形成。因此，绝缘膜BIF和绝缘膜TIF由相同类型的膜形成。绝缘膜BIF和绝缘膜TIF可例如由硅氧化物膜形成。
随后，存储器栅极电极MG形成在层压结构本体一侧(右侧)上的侧壁之上，而偏移间隔件OS1形成在层压结构本体另一侧(左侧)上的侧壁之上，并且侧壁间隔件SW形成于偏移间隔件OS1外部。类似地，层压结构本体通过层压绝缘膜而形成在存储器栅极电极MG一侧(左侧)上的侧壁之上，而偏移间隔件OS1形成在存储器栅极电极另一侧(右侧)上的侧壁之上，并且侧壁间隔件SW形成于偏移间隔件OS1外部。在这种情况下，形成于存储器栅极电极MG右侧上的偏移间隔件OS1通过以下形成：与存储器栅极电极MG的侧壁和电荷储存膜ECF的侧端部分直接接触的硅氧化物膜OXF1；以及形成于第一实施例中硅氧化物膜OXF1外部的硅氮化物膜SNF1。侧壁间隔件SW通过例如硅氮化物膜SNF2形成。
在直接位于偏移间隔件OS1和侧壁间隔件SW下方的半导体衬底1S中，形成作为n型半导体区域的一对浅的低浓度杂质扩散区域EX1，并且在位于浅的低浓度杂质扩散区域EX1附近和外部的区域中形成一对深的高浓度杂质扩散区域NR1。深的高浓度杂质扩散区域NR1也是n型半导体区域，并且在深的高浓度杂质扩散区域NR1的表面之上形成硅化物膜SL1。存储器单元的源极区域SR1和漏极区域DR1通过浅的低浓度杂质扩散区域EX1、深的高浓度杂质扩散区域NR1以及硅化物膜SL1形成。
通过由浅的低浓度杂质扩散区域EX1和深的高浓度杂质扩散区域NR1来形成源极区域SR1和漏极区域DR1中的每一个，可允许它们中每一个具有LDD(轻掺杂漏极)结构。
这里，由以下形成的晶体管称为选择晶体管：栅极绝缘膜GOX1；形成在栅极绝缘膜GOX1之上的控制栅极电极CG；以及上述源极区域SR1和漏极区域DR1。另一方面，由以下形成的晶体管称为存储器晶体管：包括绝缘膜BIF、电荷储存膜ECF和绝缘模块TIF的层压绝缘膜；形成在层压绝缘膜之上的存储器栅极电极MG；以及上述源极区域SR1和漏极区域DR1。从而可以这么说，存储器单元MC1的选择部分由选择晶体管形成，而其储存部分则由存储器晶体管形成。存储器单元MC1因此形成。
随后，将描述待耦合至存储器单元MC1的布线结构。在图2中，包括例如硅氧化物膜的层间绝缘膜IL1形成在与存储器单元MC1相同的层中，并且包括硅氧化物膜的层间绝缘膜IL2形成在层间绝缘膜IL1之上。在本说明书中，层间绝缘膜IL1和层间绝缘膜IL2共同称为接触层间绝缘膜。
在接触层间绝缘膜中形成穿透接触层间绝缘膜到达形成漏极区域DR1的硅化物膜SL1的接触孔。类似地，还在接触层间绝缘膜中形成到达形成源极区域SR1的硅化物膜SL1的接触孔。
在接触孔中形成作为阻挡导体膜的钛/钛镍膜，并且形成钨膜以填充接触孔。因此通过在接触孔中嵌入钛/钛镍膜和钨膜而形成导电插头PLG1。在接触层间绝缘膜之上形成包括例如硅氧化物膜和SiOC膜的层间绝缘膜IL3，并且在层间绝缘膜IL3中形成布线沟槽。形成布线L1以填充布线沟槽。布线L1通过例如包括钛/钛镍膜和铜膜的层压膜形成，并且电耦合至形成于接触层间绝缘膜中的插头PLG1。
随后，将参照图2描述形成于外围电路形成区域PER中的MISFET Q1的配置。
在外围电路形成区域PER中，在半导体衬底1S之上形成p型阱PWL2，如图2所示。P型阱PWL2通过其中诸如硼(B)的p型杂质已引入到半导体衬底1S中的p型半导体区域形成。
随后，在p型阱PWL2(半导体衬底1S)之上形成栅极绝缘膜GOX2，并且在栅极绝缘膜GOX2之上形成栅极电极G1。栅极绝缘膜GOX2例如通过以下形成：包括绝缘膜IF1(硅氧化物膜)的界面层；形成于界面层之上的高介电常数膜HK。栅极电极G1例如通过以下形成：形成于栅极绝缘膜GOX2之上的阻挡金属膜BMF；以及例如由铝膜代表的低电阻金属膜。
这里，形成栅极绝缘膜GOX2的高介电常数HK包括金属化合物膜。高介电常数膜HK定义为例如介电常数高于硅氮化物膜的膜，并且通过包含以金属氧化物为代表的金属化合物的膜形成。例如，将铪氧化物膜(HfO2膜)(其为铪氧化物中的一种)用作高介电常数膜HK。然而，可使用诸如HfAlO膜(铪铝酸盐膜)、HfON膜(铪氮氧化物膜)、HfSiO膜(铪硅酸盐膜)、和HfSiON膜(铪硅氮氧化物膜)的其他铪基绝缘膜来替代铪氧化物膜。此外，可使用通过将氧化物(诸如钛氧化物、铌氧化物、钛氧化物、锌氧化物、镧氧化物和钇氧化物)引入到这些铪基绝缘膜中获得的铪基绝缘膜。
基于上述事实，第一实施例中的MISFET Q1通过HKMG-MISFET形成。
在栅极电极G1的两侧上的每个侧壁上形成包括例如硅氮化物膜SNF1的偏移间隔件OS2，并且在偏移间隔件OS2的外部形成包括硅氮化物膜SNF2的侧壁间隔件SW。在半导体衬底1S(p型阱PWL2)中直接在偏移间隔件OS2下方形成浅的低浓度杂质扩散区域EX2。浅的低浓度杂质扩散区域EX2为n型半导体区域，并且形成为与栅极电极G1对齐。在浅的低浓度杂质扩散区域EX2的外部形成深的高浓度杂质扩散区域NR2。深的高浓度杂质扩散区域NR2也是n型半导体区域，并且形成为与侧壁间隔件SW对齐。用于降低电阻的硅化物膜SL1形成在深的高浓度杂质扩散区域NR2之上。源极区域SR2通过位于一侧上的浅的低浓度杂质扩散区域EX2、位于一侧上的深的高浓度杂质扩散区域NR2和硅化物膜SL1形成；而漏极区域DR2通过位于另一侧上的浅的低浓度杂质扩散区域EX2、位于另一侧上的深的高浓度杂质扩散区域NR2和硅化物膜SL1形成。因此MISFET Q1形成于外围电路形成区域PER中。
随后，将描述待耦合至形成于外围电路形成区域PER中的MISFET Q1的布线结构。在MISFET Q1之上形成包括层间绝缘膜IL1、保护膜PRF和层间绝缘膜IL2的接触层间绝缘膜，以覆盖MISFET Q1。
在接触层间绝缘膜中形成穿透接触层间绝缘膜以到达形成源极区域SR2和漏极区域DR2的硅化物膜SL1的接触孔。在接触孔中形成作为阻挡导体膜的钛/钛镍膜，并且形成钨膜以填充接触孔。因此通过将钛/钛镍膜和钨膜嵌入在接触孔中形成导电插头PLG1。在接触层间绝缘膜之上形成包括例如硅氧化物膜和SiOC膜的层间绝缘膜IL3，并且在层间绝缘膜IL3中形成布线沟槽。形成布线L1以填充布线沟槽。布线L1通过例如包括钛/钛镍膜和铜膜的层压膜形成，并且被耦合至形成于接触层间绝缘膜中的插头PLG1。
<非易失性存储器的操作>
随后，将描述第一实施例中的非易失性存储器的操作的实例。图3为示出了第一实施例中的存储器单元MC1的示意性电路配置的视图。图4为示出了第一实施例中当执行“写入”、“擦除”或“读取”时对选出存储器单元的相应部分施加电压的条件的实例的表格。图4所示表格中列举了待施加至图3所示存储器单元MC1的存储器栅极电极MG的电压Vmg、待施加至源极区域的电压Vs、待施加至控制栅极电极CG的电压Vcg、待施加至漏极区域的电压Vd以及待施加至p型阱PWL1的基极电压Vb(当执行“写入”、“擦除”和“读取”中每一个时施加这些电压)。
图4表格中所示条件为适于施加电压的实例，但是如果需要可采用各种条件而不限于此。在第一实施例中，电子注入到存储器晶体管的储存膜ECF中定义为“写入”，而空穴注入到其中定义为“擦除”。
在图4所示的表格中，A栏对应于其中写入方法为SSI系统且擦除方法为BTBT系统的情况；而B栏对应于其中写入方法为SSI系统且擦除方法为FN系统的情况。C栏对应于其中写入方法为FN系统且擦除方法为BTBT系统的情况；而D栏对应于其中写入方法为FN系统且擦除方法为FN系统的情况。
可认为：SSI系统为其中通过将热电子注入到电荷储存膜ECF中执行到存储器单元MC1中的写入的操作系统；而BTBT系统为其中通过将热空穴注入到电荷储存膜ECF中执行存储器单元MC1的擦除的操作系统。另外，可认为，FN系统为其中通过使电子或空穴隧道化来执行写入或擦除的操作系统。换言之，相对于FN系统，根据系统的写入可认为是其中通过利用FN隧道现象将电子注入电荷储存膜ECF中执行到存储器单元MC1的写入的操作系统，而根据系统的擦除可认为是其中通过利用FN隧道现象将空穴注入其中执行存储器单元MC1的擦除的操作系统。下文中，将做出具体描述。
存在两种类型的写入系统：在被称为所谓SSI(源极侧注入)系统的一个系统中，通过利用源极侧注入而注入热电子来执行写入；并且在被称为所谓FN系统的另一系统(隧道化写入系统)中，通过FN隧道化来执行写入。
在例如根据SSI系统的写入中，在图4所示表格的A栏或B栏的“写入操作电压”中列举的电压(Vmg＝10V，Vs＝5V，Vcg＝1V，Vd＝0.5V，并且Vb＝0V)施加至向其中执行写入的选出存储器单元的相应部分，从而在选出的存储器单元中通过向电荷储存膜ECF中注入电子来执行写入。在这种情况下，在位于存储器栅极电极MG与控制栅极电极CG之间的部分下方的沟道区域中产生热电子，并且热电子在存储器栅极电极MG下方注入到电荷储存膜ECF中。所注入的热电子被电荷储存膜ECF中的陷阱层级捕获，从而允许增加存储器晶体管的阈值电压。也即，使得存储器晶体管处于写入状态。
在例如根据FN系统的写入中，在图4所示表格的C栏或D栏的“写入操作电压”中列举的电压(Vmg＝-12V，Vs＝0V，Vcg＝0V，Vd＝0V并且Vb＝0V)施加至向其中执行写入的选出存储器单元的相应部分，从而通过从存储器栅极电极MG中隧道化电子并且将它们注入电荷储存膜ECF中而在选出的存储器单元中执行写入。在这种情况下，借助于FN隧道现象通过绝缘膜TIF从存储器栅极电极MG中隧道化电子，并且将电子注入电荷储存膜ECF中。电子然后被电荷储存膜ECF中的陷阱层级捕获，从而允许增加存储器晶体管的阈值电压。也即，使得存储器晶体管处于写入状态。
可替换地，在根据FN系统的写入中，还可通过从半导体衬底1S隧道化电子并且将它们注入到电荷储存膜ECF中来执行写入。在这种情况下，写入操作电压可为例如通过将图4所示表格的C栏或D栏的“写入操作电压”的正/负反相而获得的写入操作电压。
存在两种类型的擦除方法：在被称为所谓BTBT(带对带隧道)系统的一个系统中，通过利用BTBT现象注入热电子来执行擦除；并且在被称为所谓FN系统的另一系统(隧道擦除系统)中，通过FN隧道化来执行擦除。
在根据BTBT系统的擦除中，通过将由BTBT现象产生的空穴注入电荷储存膜ECF中来执行擦除。例如，在图4所示表格的A栏或C栏的“擦除操作电压”中列举的电压(Vmg＝-6V，Vs＝6V，Vcg＝0V，Vd＝断开，Vb＝0V)施加至其中待执行擦除的选出存储器单元的相应部分。借此，通过BTBT现象产生空穴并且使空穴在电场下加速以便注入到选出存储器单元的电荷储存膜ECF中，从而允许减小存储器晶体管的阈值电压。也即，使得存储器晶体管被引入擦除状态。
在根据例如FN系统的擦除中，图4所示表格的B栏或D栏中“擦除操作电压”中列举的电压(Vmg＝12V，Vs＝0V，Vcg＝0V，Vd＝0V并且Vb＝0V)施加至其中待执行擦除的选出存储器单元的相应部分，从而通过从存储器栅极电极MG中隧道化空穴并且将它们注入选出存储器单元的电荷储存膜ECF中来执行擦除。在这种情况下，借助于FN隧道化通过绝缘膜TIF从存储器栅极电极MG中隧道化空穴并且将它们注入电荷储存膜ECF中。空穴然后被电荷储存膜ECF中的陷阱层级捕获，从而允许减小存储器晶体管的阈值电压。也即，使存储器晶体管被引入擦除状态。
可替换地，在根据FN系统的擦除中，还可通过从半导体衬底1S中隧道化空穴并且将它们注入电荷储存膜ECF中来执行擦除。在这种情况下，擦除电压可例如为通过将图4所示表格的B栏或D栏的“擦除操作电压”的正/负反相来获得的擦除电压。
当根据FN系统执行写入和擦除时(也即，在操作系统B、C或D的情况下)并且当从存储器栅极电极MG中隧道化电荷并将它们注入电荷储存膜ECF中时，理想的是使得绝缘膜TIF的厚度小于绝缘膜BIF的厚度。另一方面，当根据FN系统执行写入或擦除时(也即，在操作系统B、C或D的情况下)并且当从半导体衬底1S隧道化电荷并将它们注入电荷储存膜ECF中时，理想的是使得绝缘膜BIF的厚度小于绝缘膜TIF的厚度。另外，当根据SSI系统执行写入且根据BTBT系统执行擦除时(也即在操作系统A的情况下)，理想的是使得绝缘膜TIF的厚度大于或等于绝缘膜BIF的厚度。
当执行例如读取时，图4所示表格的A栏、B栏、C栏或D栏中“读取操作”电压中列举的电压施加至其中执行读取的选出存储器单元的相应部分。通过将待施加至存储器栅极电极MG的电压Vmg(当执行读取时执行的)设定为介于存储器晶体管处于写入状态的阈值电压与存储器晶体管处于擦除状态的阈值电压之间的值，可将写入状态和擦除状态彼此区分开。
<第一实施例中的特征>
随后，将描述第一实施例中的特征要点。第一实施例中的特征要点在于形成于存储器单元MC1中的偏移间隔件OS1和形成于MISFET Q1中的偏移间隔件OS2由彼此不同的材料(例如如图2所示)形成。
具体而言，形成于存储器单元MC1中的偏移间隔件OS1由硅氧化物膜OXF1和硅氮化物膜SNF1的层压膜形成，并且特别地，硅氧化物膜OXF1形成为与存储器栅极电极MG的侧壁以及电荷储存膜ECF的侧端部分两者直接接触，如图2所示。另一方面，形成于MISFET Q1中的偏移间隔件OS2由硅氮化物膜SNF1形成。特别在MISFET Q1中，硅氮化物膜SNF1与栅极电极G1的侧壁以及高介电常数膜HK的侧端部分两者直接接触。
从而，可获得下文描述的效果。也即，硅氧化物膜OXF1形成为与存储器栅极电极MG的侧壁以及存储器单元MC1中的电荷储存膜ECF的侧端部分两者直接接触。换言之，硅氮化物膜SNF1并非形成为与电荷储存膜ECF的侧端部分直接接触。
这里，如果硅氮化物膜与例如电荷储存膜ECF的侧端部分直接接触，则存在这样的可能性，即，由于硅氮化物膜具有电荷储存功能，因此在执行写入操作时产生的热电子可由硅氮化物膜捕获在存储器栅极电极MG端部的邻近区域中。并且，当重复写入操作时，电子可进一步储存在硅氮化物膜中，这产生了这样的担忧，即，存储器栅极电极MG端部的邻近区域中阈值电压可能增大。这种阈值电压的增大将导致跨导(gm)(其为漏极电流变化与栅极电压变化的比)的劣化以及读出电流的减小。也即，如果硅氮化物膜与电荷储存膜ECF的侧端部分直接接触，则存在这样的担心，即，不期望的电荷可能储存在硅氮化物膜中，从而可能导致非易失性存储器性能的降低。
另一方面，在第一实施例中，硅氧化物膜OXF1(而非硅氮化物膜)形成为与存储器栅极电极MG的侧壁以及电荷储存膜ECF的侧端部分两者直接接触。在这种情况下，硅氧化物膜OXF1不具有如硅氮化物膜所表现出来的电荷储存功能，并因此可抑制由于电荷的储存而导致的存储器栅极电极MG端部的邻近区域中阈值电压的增大。因此，根据第一实施例中的非易失性存储器，可抑制跨导(gm)(其为漏极电流变化与栅极电压变化的比)的劣化以及读出电流的减小。结果，可改进非易失性存储器的性能。
另一方面，在MISFET Q1中，硅氮化物膜SNF1形成为与栅极电极G1的侧壁以及高介电常数膜HK的侧端部分两者直接接触。换言之，硅氧化物膜OXF1并非形成为与高介电常数HK的侧端部分直接接触。也即，在HKMG-MISFET(MISFET Q1)中，硅氮化物膜SNF1形成为与高介电常数膜HK的侧端部分直接接触。
这里，如果对HKMG-MISFET中的偏移间隔件使用硅氧化物膜，则存在这样的担心，即，由于形成偏移间隔件的硅氧化物膜产生的氧可能由于用于杂质活化等的热处理而进入栅极绝缘膜，从而可能导致栅极绝缘膜特征的变化。特别地，在使用高介电常数膜HK(在栅极绝缘膜中包含金属化合物)的HKMG-MISFET中，存在这样的担忧，即，可能呈现出由于氧从偏移间隔件进入栅极绝缘膜而导致的栅极绝缘膜特征的变化。
关于这点，HKMG-MISFET(MISFET Q1，低耐受电压)中的偏移间隔件OS2由第一实施例中的硅氮化物膜SNF1形成，如图2所示。也即，硅氮化物膜SNF1形成为与HKMG-MISFET中的高介电常数膜HK的侧端部分直接接触。从而，硅氧化物膜不与根据第一实施例的高介电常数膜HK的侧端部分直接接触，并且因此可抑制氧从偏移间隔件OS2进入高介电常数膜HK，并且结果可抑制由于氧进入该高介电常数膜HK而导致的高介电常数膜HK特征的变化。因此，根据第一实施例，可改进HKMG-MISFET的性能。
通过上述事实，硅氧化物膜OXF1形成为与存储器单元MC1中的电荷储存膜ECF的侧端部分直接接触，并且硅氮化物膜SNF1形成为与第一实施例中的HKMG-MISFET中包含金属化合物的高介电常数膜HK的侧端部分直接接触。结果，根据第一实施例可改进非易失性存储器和HKMG-MISFET中每一个的性能。
<半导体器件的制造方法>
(后栅极+先HK)
随后，将对第一实施例中的半导体器件的制造方法进行描述。首先在半导体衬底1S之上形成元件绝缘区域(未示出)。然后，通过光刻技术和离子注入工艺在存储器单元形成区域MCR中在半导体衬底1S之上形成p型阱PWL1，并且在外围电路形成区域PER中在半导体衬底1S之上形成p型阱PWL2。随后，在执行沟道注入之后，在存储器单元形成区域MCR中在半导体衬底1S之上形成栅极绝缘膜GOX1，并且在外围电路形成区域PER中在半导体衬底1S之上形成绝缘膜IF1。栅极绝缘膜GOX1和绝缘膜IF1例如可以由硅氧化物膜形成。随后，在半导体衬底1S的整个主表面之上形成多晶硅膜PF1，并且在多晶硅膜PF1之上形成包括例如硅氮化物膜的盖绝缘膜CAP。然后通过使用光刻技术和干法刻蚀技术在存储器单元形成区域MCR中形成控制栅极电极CG(参见图5)。
随后，在半导体衬底1S之上形成层压绝缘膜。该层压绝缘膜由以下形成：绝缘膜BIF，包括：例如，硅氧化物膜；电荷储存膜ECF，形成在绝缘膜BIF之上并且包括硅氮化物膜；以及绝缘膜TIF，形成在电荷储存膜ECF之上并且包括硅氧化物膜或硅氮氧化物膜。该层压绝缘膜可被视为ONO膜。之后，在半导体衬底1S之上形成多晶硅膜。然后通过各向异性干法刻蚀将该多晶硅膜加工成具有侧壁式形状。这时，去除形成在外围电路形成区域PER中的多晶硅膜。随后，在具有侧壁式形状、靠近于源极定位的多晶硅膜受保护的情况下，通过光刻技术去除具有侧壁式形状、靠近于漏极定位的多晶硅膜。从而，形成包括具有侧壁式形状、靠近于源极定位的多晶硅膜的存储器栅极电极MG。之后，通过湿法刻蚀去除从存储器栅极电极MG暴露的ONO膜的上层中的绝缘膜TIF以及ONO膜的中间层中的电荷储存膜ECF。这时，在外围电路形成区域PER中在盖绝缘膜CAP之上些微保留了ONO膜下层中的绝缘膜BIF(参见图6)。
随后，通过光刻技术和干法刻蚀技术去除绝缘膜BIF、盖绝缘膜CAP以及多晶硅膜PF1，该绝缘膜BIF形成在外围电路形成区域PER中，后两者形成在该绝缘膜BIF的下方(参见图7)。这时，还在存储器单元形成区域MCR中去除了暴露的绝缘膜BIF。
随后，在半导体衬底1S的整个表面之上形成盖绝缘膜CAP2，该盖绝缘膜CAP2包括高介电常数膜HK、阻挡金属膜BMF、多晶硅膜PF2以及硅氮化物膜。这里，在通过氢氟酸(HF)等一次去除绝缘膜IF1之后，并且在再次形成包括新的硅氧化物膜的界面层之后，可以形成高介电常数膜HK。随后，通过光刻技术和干法刻蚀技术完全去除形成在存储器单元形成区域MCR中的盖绝缘膜CAP2(包括高介电常数膜HK、阻挡金属膜BMF、多晶硅膜PF2以及硅氮化物膜)(参见图8)。
之后，通过利用光刻技术和干法刻蚀技术进行图案化而在外围电路形成区域PER中形成虚设栅极电极DG1和栅极绝缘膜GOX2，该栅极绝缘膜GOX2包括绝缘膜IF1和高介电常数膜HK(参见图9)。
随后，在半导体衬底1S之上形成硅氧化物膜OXF1，然后通过光刻技术和湿法刻蚀使其仅保留在存储器单元形成区域MCR中，从而使覆盖控制栅极电极CG和存储器栅极电极MG的硅氧化物膜OXF1得以形成(参见图10)。这时，去除形成在外围电路形成区域PER中的硅氧化物膜OXF1。
随后，在硅氮化物膜SNF1形成在半导体衬底1S之上之后，通过各向异性干法刻蚀对硅氮化物膜SNF1进行回蚀。从而，靠近于控制栅极电极CG的漏极并靠近于存储器栅极电极MG的源极形成偏移间隔件OS1，该偏移间隔件OS1包括硅氧化物膜OXF1和硅氮化物膜SNF1，并且在外围电路形成区域PER中在虚设栅极电极DG1两侧的侧壁之上形成偏移间隔件OS2，该偏移间隔件OS2包括硅氮化物膜SNF1(参见图11)。
以上已经对执行硅氮化物膜SNF1的回蚀作了描述，但还有可能的是，当形成后述低浓度杂质扩散区域(延伸区域)时，通过该硅氮化物膜SNF1注入离子而不执行回蚀。
如上所述，形成在外围电路形成区域PER中的偏移间隔件OS2由硅氮化物膜SNF1的单层结构形成，而形成在存储器单元形成区域MCR中的偏移间隔件OS1由层压结构形成，在该层压结构中，硅氮化物膜层压在硅氧化物膜之上。在这种情况下，在形成在存储器单元形成区域MCR中的偏移间隔件OS1中，硅氮化物膜SNF1形成在硅氧化物膜OXF1之上，但是偏移间隔件OS1可以由经去除硅氮化物膜SNF1的硅氧化物膜OXF1的单层结构形成。但在这种情况下，然而，需要用于去除硅氮化物膜SNF1的掩模。
随后，通过使用光刻技术和离子注入工艺在存储器单元形成区域MCR中形成低浓度杂质扩散区域EX1，并且在外围电路形成区域PER中形成低浓度杂质扩散区域EX2(参见图12)。这里，形成在存储器单元形成区域MCR中的低浓度杂质扩散区域EX1的注入剖面与形成在外围电路形成区域PER中的低浓度杂质扩散区域EX2的注入剖面不同。另外，靠近于漏极定位的低浓度杂质扩散区域EX1的注入剖面可以与靠近于源极定位的相同区域EX1的注入剖面彼此不同，所述区域EX1形成在存储器单元形成区域MCR中。此外，为了抑制短沟道效应，可以形成袋状注入区域或环状注入区域以包围低浓度杂质扩散区域EX1和EX2中的每个区域。
随后，在半导体衬底1S之上形成硅氮化物膜SNF2，并且通过利用各向异性刻蚀执行回蚀而形成侧壁间隔件SW(参见图13)。这里，例如，这样形成待形成在存储器单元形成区域MCR中的侧壁SW，以使其具有宽的宽度，而这样形成待形成在外围电路形成区域PER中的侧壁SW，以使其具有窄的宽度。
随后，通过光刻技术和离子注入工艺在存储器单元形成区域MCR中形成高浓度杂质扩散区域NR1，并且在外围电路形成区域PER中形成高浓度杂质扩散区域NR2。这里，形成在存储器单元形成区域MCR中的高浓度杂质扩散区域NR1的注入剖面与形成在外围电路形成区域PER中的高浓度杂质扩散区域NR2的注入剖面不同。之后，执行用于杂质激活的高温和短时退火。随后，在半导体衬底1S之上形成金属硅化物膜(硅化物膜SL1)。这时，还在存储器栅极电极MG之上形成硅化物膜SL1(参见图14)。硅化物膜SL1可以是：例如，硅化钴膜、硅化镍膜、或镍-铂硅化物膜。
随后，在硅氮化物膜(在加工接触孔时充当刻蚀终止层(etching stopper))(未示出)和层间绝缘膜(硅氧化物膜)形成在半导体衬底1S之上之后，通过利用CMP工艺进行扁平化而暴露外围电路形成区域PER中的虚设栅极电极DG1(参见图15)。这时，同时抛光存储器单元形成区域MCR中的控制栅极电极CG和存储器栅极电极MG。这里，可以抛光形成在存储器栅极电极MG上表面之上的硅化物膜SL1。
随后，在半导体衬底1S之上形成保护膜，该保护膜包括：例如，硅氧化物膜。然后，通过光刻技术和干法蚀刻技术去除形成在外围电路形成区域PER中的该保护膜。然后，通过将形成在存储器单元形成区域MCR中的保护膜用作掩模而去除形成在外围电路形成区域PER中的虚设栅极电极DG1。之后，用于功函数调整的金属膜(未示出)和低电阻金属膜(诸如，例如，铝膜)嵌入在通过去除虚设栅极电极DG1而形成的沟槽部分中，然后通过CMP工艺进行扁平化。从而，使得金属膜仅保留在沟槽中，这形成了栅极电极(金属栅极电极)G1。这时，还抛光并去除了形成在存储器单元形成区域MCR中的保护膜(参见图16)。
随后，在半导体衬底1S之上形成保护绝缘膜PRF，该保护绝缘膜PRF包括：例如，硅氧化物膜。然后，去除形成在存储器单元形成区域MCR中的保护绝缘膜PRF。从而，控制栅极电极CG和存储器栅极电极MG的上表面暴露在存储器单元形成区域MCR中。之后，在控制栅极电极CG和存储器栅极电极MG的上表面之上形成硅化物膜SL2。该硅化物膜SL2可以是：例如，硅化钴膜、硅化镍膜、或镍-铂硅化物膜(参见图17)。
之后，在半导体衬底1S之上形成层间绝缘膜IL2，并且然后通过使用光刻技术和干法刻蚀技术形成穿透层间绝缘膜IL1与层间绝缘膜IL2的接触孔。然后，通过在接触孔中嵌入导体膜(例如，钨膜)而形成插头PLG1。随后，在层间绝缘膜IL2(其中形成了插头PLG1)之上形成层间绝缘膜IL3，并且通过使用镶嵌工艺形成接线L1，该接线LI包括嵌入在层间绝缘膜IL3中的铜接线。根据第一实施例的半导体器件能够以上述方式来制造。
<第一实施例中的优点>
在第一实施例中，不具有电荷储存功能的硅氧化物膜OXF1形成为在存储器单元MC1中与电荷储存膜ECF的侧端部分直接接触，而在执行后热处理时不充当供氧源极的硅氮化物膜SNF1形成为在HKMG-MISFET中与高介电常数膜HK(含有金属化合物)的侧端部分直接接触。从而，可以在存储器单元MC1中抑制由进入偏移间隔件OS1的电荷的储存所引起的存储器栅极电极MG端部附近的阈值电压的增加。因此，根据第一实施例中的非易失性存储器，可以抑制跨导(gm)(即漏极电流的变化与栅极电压的变化的比)的劣化和读出电流的减少。其结果是，可以改进非易失性存储器的性能。
另一方面，在MISFET Q1中，充当供氧源极的硅氧化物膜与高介电常数膜HK的侧端部分不直接接触，并因此可以抑制由于后热处理所发生的氧气从偏移间隔件OS2进入高介电常数膜HK。其结果是，可以抑制由氧气进入高介电常数膜HK所引起的栅极绝缘膜GOX2的特性变化。因此，根据第一实施例，可以改进HKMG-MISFET的性能。
根据第一实施例，如上所述，可以通过以分别适于存储器单元MC1和MISFET Q1且彼此不同的材料形成偏移间隔件来改进非易失性存储器和HKMG-MISFET中的每一个的性能。
随后，由第一实施例中的相同硅氮化物膜形成存储器单元MC1中的侧壁间隔件SW以及MISFET Q1中的侧壁间隔件SW。在这种情况下，具有电荷储存功能的硅氮化物膜用于存储器单元MC1中的侧壁间隔件SW。这里重要的一点是，与电荷储存膜ECF直接接触的膜由不具有电荷储存功能的硅氧化物膜OXF1形成，并且当完成该构造时，由硅氮化物膜形成与电荷储存膜ECF不直接接触的侧壁间隔件SW是不成问题的。这是由于：侧壁间隔件SW相比于偏移间隔件OS被定位在离存储器栅极电极MG的端部更远的位置；并且可以认为，存储器单元MC1运行时所产生的电荷可储存在侧壁间隔件SW中的可能性将小于其可储存在偏移间隔件OS1中的可能性。
另一方面，重要的是，由不充当供氧源极的硅氮化物膜SNF1形成与高介电常数膜HK直接接触的偏移间隔件OS2，并且理想的是，由于担心侧壁间隔件SW可能充当扩散氧的源极，还由硅氮化物膜而非硅氧化物膜形成与高介电常数膜HK不直接接触的侧壁间隔件SW。换言之，在MISFET Q1中，与存储器单元MC1中的情况不同，由于氧的扩散，即使侧壁间隔件SW与高介电常数膜HK不直接接触，氧可进入高介电常数膜HK的可能性也高，并且因此认为，侧壁间隔件SW不应该由充当供氧源极的硅氧化物膜形成。换言之，就选择用于偏移间隔件OS1和OS2的材料而言，考虑到存储器单元MC1和MISFET Q1中的每一个的特殊情况是必要的；另一方面，就选择用于侧壁间隔件SW的材料而言，相比于存储器单元MC1的情况而优先考虑MISFET Q1的情况是必要的。
鉴于此，在第一实施例中由硅氮化物膜形成侧壁间隔件SW。特别是，在第一实施例中，可以通过用硅氮化物膜SNF2这一相同的材料来形成存储器单元MC1和MISFET Q1中的侧壁间隔件SW而简化形成侧壁间隔件SW的步骤，从而使半导体器件的制造成本得以降低。
(第二实施例)
在前述第一实施例中，首先在存储器单元形成区域MCR中形成硅氧化物膜OXF1，然后在外围电路形成区域PER中形成硅氮化物膜SNF1。从而，在第一实施例中，由与电荷储存膜ECF直接接触的硅氧化物膜OXF1和位于硅氧化物膜OXF1之上的硅氮化物膜SNF1两者形成存储器单元MC1中的偏移间隔件OS1，并且由硅氮化物膜SNF1形成MISFET Q1中的偏移间隔件OS2。另一方面，将在第二实施例中描述一个实例，其中，首先在外围电路形成区域PER中形成硅氮化物膜SNF1，然后在存储器单元形成区域MCR中形成硅氧化物膜OXF1。
<半导体器件的制造方法>
在虚设栅极电极DG1形成在外围电路形成区域PER中之后，在半导体衬底1S之上形成硅氮化物膜SNF1。然后，使得硅氮化物膜SNF1仅保留在外围电路形成区域PER中，并且通过使用光刻技术和干法刻蚀技术去除存在于存储器单元形成区域MCR中的硅氮化物膜SNF1(参见图18)。
随后，在半导体衬底1S之上形成硅氧化物膜OXF1，然后通过利用各向异性干法刻蚀对硅氧化物膜OXF1进行回蚀，而在存储器单元MC1两侧的侧壁之上形成包括硅氧化物膜OXF1的偏移间隔件OS1。另一方面，在外围电路形成区域PER中，在虚设栅极电极DG1两侧的侧壁之上形成偏移间隔件OS2，该偏移间隔件OS2包括硅氮化物膜SNF1与硅氧化物膜OXF1的层压膜(参见图19)。这里，可以增加去除形成在虚设栅极电极DG1两侧的侧壁之上的硅氧化物膜OXF1的步骤，但在这种情况下，需要加上掩模。
之后，通过使用光刻技术和离子注入工艺在存储器单元形成区域MCR中形成低浓度杂质扩散区域EX1，并且在外围电路形成区域PER中形成低浓度杂质扩散区域EX2(参见图20)。这里，形成在存储器单元形成区域MCR中的低浓度杂质扩散区域EX1的注入剖面与形成在外围电路形成区域PER中的低浓度杂质扩散区域EX2的注入剖面不同。另外，靠近于漏极定位的低浓度杂质扩散区域EX1的注入剖面可以与靠近于源极定位的相同区域EX1的注入剖面彼此不同，所述区域EX1形成在存储器单元形成区域MCR中。此外，为了抑制短沟道效应，可以形成袋状注入区域或环状注入区域来包围低浓度杂质扩散区域EX1和EX2中的每个区域。
之后，在半导体衬底1S之上形成硅氮化物膜SNF2，并且通过利用各向异性刻蚀执行回蚀而形成侧壁间隔件SW(图21)。这里，例如，这样形成待形成在存储器单元形成区域MCR中的侧壁SW，以使其具有宽的宽度，而这样形成待形成在外围电路形成区域PER中的侧壁SW，以使其具有窄的宽度。
后续步骤与前述第一实施例中的步骤相同，并且因此将省略对其的描述。
同样在第二实施例中，可以通过以分别适于存储器单元MC1和MISFET Q1且彼此不同的材料形成偏移间隔件来改进非易失性存储器MC1和HKMG-MISFET中的每一个的性能。
在第二实施例中，然而，在外围电路形成区域PER中，由硅氮化物膜SNF1与硅氧化物膜OXF1的层压膜形成MISFET Q1中的偏移间隔件OS2。在这种情况下，硅氧化物膜OXF1与高介电常数膜HK不直接接触，但是充当供氧源极的硅氧化物膜OXF1存在于偏移间隔件OS2中。关于这一点，可以认为，由于硅氧化物膜OXF1的厚度小并且硅氧化物膜OXF1与高介电常数膜HK不直接接触，因此对高介电常数膜HK的特性变化施加的影响并没有那么大。然而，在任何情况下都存在硅氧化物膜OXF1可充当扩散氧的源极的可能性，并且因此，从抑制形成在外围电路区域PER中的MISFET Q1的特性变化的角度来说，前述第一实施例中的偏移间隔件OS2的构造更为理想。
(第三实施例)
<半导体器件的制造方法>
(后栅极+后HK)
由于第三实施例中的半导体器件的制造方法与第一实施例几乎相同，因此将集中于不同点进行描述。
通过利用光刻技术和干法刻蚀技术进行图案化而在外围电路形成区域PER中形成虚设栅极电极DG1和绝缘膜IF1，该绝缘膜IF1包括：例如，硅氧化物膜(参见图22)。
随后，在半导体衬底1S之上形成硅氧化物膜OXF1，然后通过光刻技术和湿法刻蚀使得其仅保留在存储器单元形成区域MCR中，从而使覆盖控制栅极电极CG和存储器栅极电极MG的硅氧化物膜OXF1得以形成(参见图23)。这时，去除形成在外围电路形成区域PER中的硅氧化物膜OXF1。
随后，在硅氮化物膜SNF1形成在半导体衬底1S之上之后，通过各向异性干法刻蚀对硅氮化物膜SNF1进行回蚀。从而，靠近于控制栅极电极CG的漏极并靠近于存储器栅极电极MG的源极形成偏移间隔件OS1，该偏移间隔件OS1包括硅氧化物膜OXF1和硅氮化物膜SNF1，并且在外围电路形成区域PER中在虚设栅极电极DG1两侧的侧壁之上形成偏移间隔件OS2，该偏移间隔件OS2包括硅氮化物膜SNF1(参见图24)。
按上述方式，形成在外围电路形成区域PER中的偏移间隔件OS2由硅氮化物膜SNF1的单层结构形成，而形成在存储器单元形成区域MCR中的偏移间隔件OS1由层压结构形成，在该层压结构中，硅氮化物膜层压在硅氧化物膜之上。在这种情况下，在形成在存储器单元形成区域MCR中的偏移间隔件OS1中，硅氮化物膜SNF1形成在硅氧化物膜OXF1之上，但是偏移间隔件OS1也可以由经去除硅氮化物膜SNF1的硅氧化物膜OXF1的单层结构形成。但在这种情况下，然而，需要用于去除硅氮化物膜SNF1的掩模。
之后，执行与第一实施例中的半导体器件的制造方法步骤相同的步骤，并且然后在半导体衬底1S之上形成层间绝缘膜IL1，然后通过CMP工艺抛光其表面。从而，虚设栅极电极DG1的上表面暴露在外围电路形成区域PER中(参见图25)。然后，去除形成在外围电路形成区域PER中的虚设栅极电极DG1，并且去除虚设栅极电极DG1下方的绝缘膜IF1(界面层)。之后，在通过去除虚设栅极电极DG1而形成的沟槽部分的下表面之上再次形成界面层(硅氧化物膜)SF，并且然后在沟槽部分的内壁之上形成高介电常数膜HK。从而，形成包括界面层SF和高介电常数膜HK的栅极绝缘膜GOX3。然后，用于功函数调整的金属膜(未示出)和低电阻金属膜(诸如，例如，铝膜)嵌入在沟槽部分中，并且通过CMP工艺进行扁平化。从而，使得金属膜仅保留在沟槽中而使栅极电极G1得以形成(参见图26)。
后续步骤与第一实施例中的半导体器件的制造步骤相同。按上述方式，可以制造根据第三实施例的半导体器件。
<第三实施例中的优点>
在本第三实施例中，高介电常数膜HK在通过去除虚设栅极电极DG1而形成的沟槽部分的内壁之上形成，并且例如在对包含在源极区域和漏极区域内的导电杂质进行激活退火之后形成。因此，由于热处理，高介电常数膜HK几乎不受氧(氧化剂)的扩散的影响，并且因此可以获得这样的优点：可以抑制由于氧的进入所引起的高介电常数膜HK的特性变化。甚至在第三实施例中，然而，存在这样的步骤，其中，在形成高介电常数膜HK之后，在存储器单元MC1中在控制栅极电极CG和存储器栅极电极MG的表面之上形成硅化物膜。因此，由于在该步骤中施加的热负荷，氧通过其扩散可进入高介电常数膜HK的可能性是存在的；然而，在第三实施例中，也由硅氮化物膜SNF1形成MISFET Q1中的偏移间隔件OS2，并且硅氮化物膜形成为包围高介电常数膜HK，并且因此可以抑制氧进入高介电常数膜。换言之，在第三实施例中的半导体器件的制造步骤中，形成高介电常数膜HK的步骤迟于第一实施例中的半导体器件的制造步骤。其结果是，通过协同效应可以有效抑制高介电常数膜HK的特性变化，该协同效应通过以下事实获得：减少了由于由热处理引起的氧的扩散而发生的氧可以进入高介电常数膜HK的可能性；由硅氮化物膜SNF1形成MISFET Q1中的偏移间隔件OS2，从而使MISFET Q1的性能得以改进。
<修改>
随后，将对第三实施例中的修改进行描述。在本修改中，例如通过湿法刻蚀去除从存储器栅极电极MG暴露的ONO膜(层压绝缘膜)的上层中的绝缘膜TIF，ONO膜的中间层中的电荷储存膜ECF，以及ONO膜的下层中的绝缘膜BIF。这时，ONO膜的侧端部分从存储器栅极电极MG的侧表面缩回，其结果是，在存储器栅极电极MG的侧表面下方形成凹入部分HL(参见图27)。
之后，在半导体衬底1S的整个表面之上形成盖绝缘膜CAP2，该盖绝缘膜CAP2包括多晶硅膜PF2和硅氮化物膜。随后，通过光刻技术和干法刻蚀技术完全去除盖绝缘膜CAP2，该盖绝缘膜CAP2包括多晶硅膜PF2和硅氮化物膜并且形成在存储器单元形成区域MCR中(参见图27)。
随后，通过利用光刻技术和干法刻蚀技术进行图案化而在外围电路形成区域PER中形成虚设栅极电极DG1(参见图28)。
然后，在半导体衬底1S之上形成硅氧化物膜OXF1，然后通过光刻技术和湿法刻蚀使得其仅保留在存储器单元形成区域MCR中，从而使覆盖控制栅极电极CG和存储器栅极电极MG的硅氧化物膜OXF1得以形成(参见图29)。这时，去除形成在外围电路形成区域PER中的硅氧化物膜OXF1。
这里，在本修改中，硅氧化物膜OXF1嵌入在凹入部分HL中。从而，在夹在存储器栅极电极MG与半导体衬底1S之间的凹入部分HL处，ONO膜的端部与硅氧化物膜OXF1直接接触，并且因此在存储器栅极电极MG与半导体衬底1S之间没有形成过多的电荷陷阱。因此，当信息被写入存储器单元MC1并储存在存储器栅极电极MG的端部时，可以抑制发生在存储器栅极电极MG端部的阈值电压的增加，该增加由源极端部产生的热电子引起。其结果是，即使当在存储器栅极电极MG与半导体衬底1S之间形成凹入部分HL时，也可以实现擅长于重写特性(耐久性)的非易失性存储器。
(第四实施例)
在前述第一实施例中已经对分栅型非易失性存储器进行了描述，但所述实施例中的技术理念并不限制于此，其也可以应用于单栅型非易失性存储器。
图30为示出形成在外围电路形成区域PER中的MISFET Q1以及形成在存储器单元形成区域MCR中的单栅型存储器单元MC2的剖面图。在图30中，本第四实施例中的存储器单元MC2具有形成在半导体衬底1S之上的绝缘膜BIF，形成在绝缘膜BIF之上的电荷储存膜ECF，以及形成在电荷储存膜ECF之上的绝缘膜TIF。本第四实施例中的存储器单元MC2具有位于绝缘膜TIF之上的栅极电极G2，并且形成了偏移间隔件OS1，该偏移间隔件OS1包括与栅极电极G2的侧壁和电荷储存膜ECF的侧端部分直接接触的硅氧化物膜OXF1以及形成在硅氧化物膜OXF1之上的硅氮化物膜SNF1。另外，在偏移间隔件OS1的外侧形成了包括硅氮化物膜SNF2的侧壁间隔件SW。此外，在半导体衬底1S中，源极区域SR1由以下形成：位于一侧的浅的低浓度杂质扩散区域EX1；位于一侧的深的高浓度杂质扩散区域NR1；以及硅化物膜SL1，而漏极区域DR1由以下形成：位于另一侧的浅的低浓度杂质扩散区域EX1；位于另一侧的深的高浓度杂质扩散区域NR1；以及硅化物膜SL1。
即使在第四实施例中因此形成的存储器单元MC2中，不具有电荷储存功能的硅氧化物膜OXF1形成为与电荷储存膜ECF的侧端部分直接接触。从而，可以在存储器单元MC2中抑制由进入偏移间隔件OS1的电荷的储存所引起的存储器栅极电极MG端部附近的阈值电压的增加。因此，根据第四实施例中的非易失性存储器，可以抑制跨导(gm)(即漏极电流变化与栅极电压变化的比)的劣化和读出电流的减少。并且其结果是，可以改进非易失性存储器的性能。
已经基于本发明的优选实施例对由发明人做出的本发明进行了具体描述，但毋庸赘述，本发明不应该限于所述实施例并且可以在不脱离其要旨的范围内进行各种修改。

Claims (15)

1.一种半导体器件，包括非易失性存储器单元和场效应晶体管，所述半导体器件包括：
半导体衬底；
绝缘膜，被形成在所述半导体衬底之上并且包括电荷储存膜；
第一栅极电极，被形成在所述绝缘膜之上并且用于存储器单元；
第一偏移间隔件，被形成在所述第一栅极电极的侧壁之上并且包含与所述电荷储存膜接触的硅氧化物膜；
栅极绝缘膜，被形成在所述半导体衬底之上并且包含金属化合物；
第二栅极电极，被形成在所述栅极绝缘膜之上并且用于所述场效应晶体管；以及
第二偏移间隔件，被形成在所述第二栅极电极的侧壁之上并且包含与所述栅极绝缘膜接触的硅氮化物膜。
2.根据权利要求1所述的半导体器件，
其中，所述电荷储存膜由硅氮化物膜形成。
3.根据权利要求1所述的半导体器件，
其中，所述金属化合物为金属氧化物。
4.根据权利要求3所述的半导体器件，
其中，所述栅极绝缘膜为具有比硅氮化物膜的介电常数更高的介电常数的高介电常数膜。
5.根据权利要求1所述的半导体器件，
其中，所述第一偏移间隔件由以下形成：
硅氧化物膜；以及
形成在所述硅氧化物膜之上的硅氮化物膜。
6.根据权利要求1所述的半导体器件，
其中，所述存储器单元具有与所述第一偏移间隔件的外侧接触的第一侧壁间隔件，并且
其中所述场效应晶体管具有与所述第二偏移间隔件的外侧接触的第二侧壁间隔件，并且
其中所述第一侧壁间隔件和所述第二侧壁间隔件中每一个均由相同材料制成的膜形成。
7.根据权利要求6所述的半导体器件，
其中，所述第一侧壁间隔件和所述第二侧壁间隔件中每一个均由硅氮化物膜形成。
8.根据权利要求1所述的半导体器件，
其中，由于所述绝缘膜的侧端部分从所述第一栅极电极的侧表面缩回，从而在所述第一栅极电极的侧表面下方形成凹入部分，并且
其中所述硅氧化物膜被嵌入在所述凹入部分中。
9.根据权利要求1所述的半导体器件，
其中，所述绝缘膜由以下形成：
形成在所述半导体衬底之上的下层绝缘膜；
形成在所述下层绝缘膜之上的所述电荷储存膜；以及
形成在所述电荷储存膜之上的上层绝缘膜。
10.根据权利要求9所述的半导体器件，
其中，所述下层绝缘膜为硅氧化物膜，并且
其中所述电荷储存膜为硅氮化物膜，并且
其中所述上层绝缘膜为硅氧化物膜。
11.一种制造半导体器件的方法，所述半导体器件包括非易失性存储器单元和场效应晶体管，并且所述半导体器件进一步包括：
半导体衬底，
绝缘膜，形成在所述半导体衬底之上并且包括电荷储存膜，
第一栅极电极，形成在所述绝缘膜之上并且用于所述存储器单元，
第一偏移间隔件，形成在所述第一栅极电极的侧壁之上并且包含与所述电荷储存膜接触的硅氧化物膜，
栅极绝缘膜，形成在所述半导体衬底之上并且包含金属化合物，
第二栅极电极，形成在所述栅极绝缘膜之上并且用于所述场效应晶体管，以及
第二偏移间隔件，形成在所述第二栅极电极的侧壁之上并且包含与所述栅极绝缘膜接触的硅氮化物膜，所述制造方法包括以下步骤：
(a)提供半导体衬底，该半导体衬底具有其中将要形成所述存储器单元的存储器单元形成区域以及其中将要形成所述场效应晶体管的外围电路形成区域；
(b)在所述存储器单元形成区域中在所述半导体衬底之上形成包括所述电荷储存膜的所述绝缘膜；
(c)在所述存储器单元形成区域中在所述绝缘膜上形成所述第一栅极电极；
(d)在步骤(c)之后，在所述外围电路形成区域中在所述半导体衬底之上形成第一绝缘膜；
(e)在所述外围电路形成区域中在所述第一绝缘膜之上形成虚设栅极电极；
(f)在步骤(e)之后，在所述存储器单元形成区域中形成所述第一偏移间隔件，所述第一偏移间隔件包括与所述第一栅极电极的侧壁以及所述电荷储存膜的侧端部分接触的所述硅氧化物膜；
(g)在步骤(e)之后，在所述外围电路形成区域中形成所述第二偏移间隔件，所述第二偏移间隔件包括与所述虚设栅极电极的侧壁以及所述第一绝缘膜的侧端部分接触的所述硅氮化物膜；以及
(h)在步骤(f)和(g)之后，由所述第二栅极电极来替换所述虚设栅极电极。
12.根据权利要求11所述的半导体器件的制造方法，
其中，在步骤(d)中形成的所述第一绝缘膜为包含所述金属化合物的所述栅极绝缘膜，并且
其中步骤(g)在步骤(f)之后执行，并且
其中所述第一偏移间隔件由所述硅氧化物膜和形成在所述硅氧化物膜之上的硅氮化物膜形成，并且
其中所述第二偏移间隔件由所述硅氮化物膜形成。
13.根据权利要求11所述的半导体器件的制造方法，
其中，在步骤(d)中形成的所述第一绝缘膜为包含所述金属化合物的所述栅极绝缘膜，并且
其中步骤(f)在步骤(g)之后执行，并且
其中所述第一偏移间隔件由所述硅氧化物膜形成，并且
其中所述第二偏移间隔件由所述硅氮化物膜和形成在所述硅氮化物膜之上的硅氧化物膜形成。
14.根据权利要求11所述的半导体器件的制造方法，
其中，在步骤(d)中形成的所述第一绝缘膜为第一硅氧化物膜，并且
其中步骤(h)包括以下步骤：
(h1)形成覆盖所述虚设栅极电极的层间绝缘膜；
(h2)通过抛光所述层间绝缘膜的表面而暴露所述虚设栅极电极的上表面；
(h3)通过去除所述虚设栅极电极而形成沟槽；
(h4)在所述沟槽的内壁之上形成包含所述金属化合物的所述栅极绝缘膜；以及
(h5)通过所述栅极绝缘膜形成将要嵌入在所述沟槽中的所述第二栅极电极。
15.根据权利要求11所述的半导体器件的制造方法，进一步包括以下步骤：
(i)在步骤(c)之后，去除暴露的绝缘膜，
其中在步骤(i)中，由于所述绝缘膜的侧端部分从所述第一栅极电极的侧表面缩回，从而在所述第一栅极电极的侧表面下方形成凹入部分，以及
在步骤(f)中，将所述硅氧化物膜嵌入在所述凹入部分中。
CN201610147916.9A 2015-03-30 2016-03-15 半导体器件及其制造方法 Active CN106024791B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010096797.5A CN111276489B (zh) 2015-03-30 2016-03-15 半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-070204 2015-03-30
JP2015070204A JP6518485B2 (ja) 2015-03-30 2015-03-30 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010096797.5A Division CN111276489B (zh) 2015-03-30 2016-03-15 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106024791A true CN106024791A (zh) 2016-10-12
CN106024791B CN106024791B (zh) 2020-03-10

Family

ID=55484850

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610147916.9A Active CN106024791B (zh) 2015-03-30 2016-03-15 半导体器件及其制造方法
CN202010096797.5A Active CN111276489B (zh) 2015-03-30 2016-03-15 半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010096797.5A Active CN111276489B (zh) 2015-03-30 2016-03-15 半导体器件及其制造方法

Country Status (6)

Country Link
US (4) US9825050B2 (zh)
EP (1) EP3082163B1 (zh)
JP (1) JP6518485B2 (zh)
KR (2) KR102562112B1 (zh)
CN (2) CN106024791B (zh)
TW (2) TWI685018B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10505015B2 (en) * 2016-11-17 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction
US11792981B2 (en) * 2020-08-24 2023-10-17 Taiwan Semiconductor Manufacturing Company Limited Two dimensional structure to control flash operation and methods for forming the same
KR20220085117A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716089B1 (en) * 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage
CN103985673A (zh) * 2013-02-12 2014-08-13 瑞萨电子株式会社 制造半导体器件的方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516616B2 (ja) * 1999-08-03 2004-04-05 シャープ株式会社 半導体装置の製造方法及び半導体装置
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
DE10221884A1 (de) * 2002-05-16 2003-11-27 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
JP2005064178A (ja) * 2003-08-11 2005-03-10 Renesas Technology Corp 半導体装置およびその製造方法
JP4429036B2 (ja) * 2004-02-27 2010-03-10 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4583878B2 (ja) 2004-10-29 2010-11-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007189063A (ja) * 2006-01-13 2007-07-26 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7521317B2 (en) * 2006-03-15 2009-04-21 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
JP4817980B2 (ja) * 2006-06-19 2011-11-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2009010104A (ja) * 2007-06-27 2009-01-15 Renesas Technology Corp 半導体装置およびその製造方法
JP5205011B2 (ja) * 2007-08-24 2013-06-05 ルネサスエレクトロニクス株式会社 不揮発性半導体装置およびその製造方法
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
JP5425437B2 (ja) * 2008-09-30 2014-02-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010282987A (ja) * 2009-06-02 2010-12-16 Renesas Technology Corp 半導体装置およびその製造方法
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5592214B2 (ja) * 2010-09-22 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5693380B2 (ja) * 2011-05-30 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8598005B2 (en) 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
JP6006921B2 (ja) 2011-07-22 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
JP5985293B2 (ja) * 2011-10-04 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5454543B2 (ja) * 2011-10-06 2014-03-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5815447B2 (ja) * 2012-03-21 2015-11-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR2988896B1 (fr) * 2012-03-29 2014-04-25 Commissariat Energie Atomique Cellule memoire electronique a double grille et procede de fabrication d'une telle cellule
JP2014204041A (ja) * 2013-04-08 2014-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9159844B2 (en) * 2013-04-22 2015-10-13 United Microelectronics Corporation Nonvolatile memory device and fabricating method thereof
US9349742B2 (en) * 2013-06-21 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded memory and methods of forming the same
JP6194684B2 (ja) * 2013-08-05 2017-09-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2015103698A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6629142B2 (ja) * 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018056222A (ja) * 2016-09-27 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6889001B2 (ja) * 2017-03-30 2021-06-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985673A (zh) * 2013-02-12 2014-08-13 瑞萨电子株式会社 制造半导体器件的方法
US8716089B1 (en) * 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage

Also Published As

Publication number Publication date
TW202022924A (zh) 2020-06-16
CN106024791B (zh) 2020-03-10
EP3082163A1 (en) 2016-10-19
US10593687B2 (en) 2020-03-17
TWI791944B (zh) 2023-02-11
CN111276489B (zh) 2023-10-24
JP2016192429A (ja) 2016-11-10
EP3082163B1 (en) 2022-07-27
KR102562112B1 (ko) 2023-08-02
TWI685018B (zh) 2020-02-11
US9825050B2 (en) 2017-11-21
US20180053778A1 (en) 2018-02-22
KR102667675B1 (ko) 2024-05-22
KR20230117545A (ko) 2023-08-08
CN111276489A (zh) 2020-06-12
US10438961B2 (en) 2019-10-08
KR20160117303A (ko) 2016-10-10
JP6518485B2 (ja) 2019-05-22
US10991709B2 (en) 2021-04-27
US20200212057A1 (en) 2020-07-02
US20160293619A1 (en) 2016-10-06
TW201707049A (zh) 2017-02-16
US20190172835A1 (en) 2019-06-06

Similar Documents

Publication Publication Date Title
US10062706B2 (en) Semiconductor device
US20200295018A1 (en) Semiconductor device
US10411139B2 (en) Semiconductor device and method of manufacturing the semiconductor device
CN106024791A (zh) 半导体器件及其制造方法
US9508837B2 (en) Semiconductor device and method of manufacturing same
JP6407651B2 (ja) 半導体装置の製造方法
US20090231921A1 (en) Manufacturing method of nonvolatile semiconductor storage device and nonvolatile semiconductor storage device
JP2009054707A (ja) 半導体記憶装置およびその製造方法
JP2004363329A (ja) 半導体記憶装置
JP2010245160A (ja) 半導体装置の製造方法
US8598005B2 (en) Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
CN105226064B (zh) 半导体器件及其制造方法
JP3983105B2 (ja) 不揮発性半導体記憶装置の製造方法
JP2005184029A (ja) 不揮発性記憶素子及び半導体集積回路装置
JP7042726B2 (ja) 半導体装置の製造方法
JP2005184028A (ja) 不揮発性記憶素子
JP2008172251A (ja) 不揮発性記憶素子及び半導体集積回路装置
KR20090073508A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant