JP5815447B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、スプリットゲート型ＭＯＮＯＳ構造のフラッシュメモリを備えた半導体装置に適用される半導体装置の製造方法に関するものである。
不揮発性の半導体メモリとしてフラッシュメモリが広く使われている。そのようなフラッシュメモリの一種に、スプリットゲート型ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を採用したフラッシュメモリがある。この種のフラッシュメモリのメモリセルトランジスタでは、メモリセルを動作させるメモリゲート電極と、メモリセルの選択を行うコントロールゲート電極とが分かれており、メモリゲート電極は、コントロールゲート電極の側壁上に、電荷を保持する絶縁膜を介在させてサイドウォール状に形成されている。
次に、スプリットゲート型ＭＯＮＯＳ構造のフラッシュメモリの動作の一例について説明する。書き込みは、いわゆるＳＳＩ（Source Side Injection）方式によって行われる。すなわち、ドレイン領域からソース領域へ流れる電子が加速されて発生したホットレクトロンを、メモリゲート電極の直下に位置する、電荷を保持する絶縁膜中に注入することによって書き込みが行われる。ホットエレクトロンが電荷を保持する絶縁膜中に注入されることで、メモリゲート電極のしきい値電圧が上昇することになる。
一方、消去は、バンド間トンネル現象（ＢＴＢＴ（Band To Band Tunneling）消去）によって行われる。すなわち、メモリゲート電極の直下に位置するメモリソース領域の端部近傍において生成するホールを、電荷を保持する絶縁膜へ注入することによって消去が行われる。ホットエレクトロンの注入によって上昇したメモリゲート電極のしきい値電圧が、ホールの注入によって引き下げられることになる。
読み出しは、しきい値電圧として、書き込み状態のメモリゲート電極のしきい値電圧と、消去状態のメモリゲート電極のしきい値電圧との中間の電圧をメモリゲート電極に印加することによって、書き込み状態か消去状態かが判別されることになる。なお、この種のフラッシュメモリを開示した文献として、特許文献１，２がある。
特開２０１１−１１９３３１号公報 特開２０１１−４９５８０号公報
スプリットゲート型ＭＯＮＯＳ構造のフラッシュメモリでは、メモリゲート電極のメモリゲート長が消去特性に影響を与える。メモリゲート長とは、メモリゲート電極が、半導体基板においてチャネルとなる領域とオーバラップしている部分のゲート長方向の長さをいう。
このメモリゲート長が短い場合には、消去の際に電荷を保持する絶縁膜に注入されたホールが拡散しやすくなる。このため、ホールの注入によって下がったメモリゲート電極のしきい値電圧が、ホールが拡散して消失した分上昇することになり、フラッシュメモリの動作が不安定になる。
これを解消するために、メモリゲート電極の厚さをより厚く形成して、メモリセルトランジスタのメモリゲート長を確保しようとすると、フラッシュメモリが配置される領域の専有面積が増大してしまうという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置の製造方法によれば、オフセットスペーサをマスクとして、第１素子形成領域において、第１ゲート電極および第２ゲート電極のうち第２ゲート電極が配置されている側に位置する第１領域に所定の不純物を注入することにより、所定導電型の不純物領域を形成する工程と、そのオフセットスペーサを除去する工程とを備えている。所定導電型の不純物領域を形成する工程では、第２ゲート電極が所定導電型の不純物領域と対向しない部分のゲート長方向の長さが、第２ゲート電極が所定導電型の不純物領域と対向する部分のゲート長方向の長さよりも長く確保される。
他の実施の形態に係る半導体装置の製造方法によれば、第１素子形成領域において、第１ゲート電極および第２ゲート電極のうち第２ゲート電極が配置されている側に位置する第１領域に、第２ゲート電極の上部から下部に向かって第２ゲート電極の側壁から徐々に離れる態様で、所定の不純物を主表面に対して斜めに注入することにより、所定導電型の不純物領域を形成する工程を備えている。所定導電型の不純物領域を形成する工程では、第２ゲート電極が所定導電型の不純物領域と対向しない部分のゲート長方向の長さが、第２ゲート電極が所定導電型の不純物領域と対向する部分のゲート長方向の長さよりも長く確保される。
一実施の形態に係る半導体装置の製造方法によれば、専有面積を増大させることなく、半導体装置の動作を安定させることができる。
他の実施の形態に係る半導体装置の製造方法によれば、専有面積を増大させることなく、半導体装置の動作を安定させることができる。
各実施の形態に係る半導体装置のレイアウトの一例を示す平面図である。 実施の形態１に係る半導体装置におけるメモリセルトランジスタの構造を示す断面図である。 同実施の形態において、半導体装置の製造フローを示す図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、メモリセルトランジスタの動作を説明するための図である。 同実施の形態において、メモリセルトランジスタの書き込み動作を説明するための断面図である。 同実施の形態において、メモリセルトランジスタの消去動作を説明するための断面図である。 比較例に係る半導体装置の製造方法の一工程を示す断面図である。 図３３に示す工程の後に行われる工程を示す断面図である。 図３４に示す工程の後に行われる工程を示す断面図である。 図３５に示す工程の後に行われる工程を示す断面図である。 図３６に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置におけるメモリセルトランジスタの構造を示す断面図である。 比較例に係る半導体装置におけるメモリセルトランジスタの問題点を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、半導体装置におけるメモリセルトランジスタの構造を示す断面図である。
実施の形態１
はじめに、各実施の形態に係る半導体装置の概要について説明する。本半導体装置は、スプリットゲート型ＭＯＮＯＳ構造のフラッシュメモリを備えた半導体装置であり、たとえば、マイコンに適用される。
図１に、その半導体装置としての半導体チップＤＥＴの平面レイアウトの一例を示す。図１に示すように、半導体チップＤＥＴ（半導体基板ＳＢ）の表面には、主として、コードフラッシュ領域ＲＣ、データフラッシュ領域ＲＤ、ＳＲＡＭ領域ＲＳ、アナログ回路領域ＲＡおよびロジック回路領域ＲＬが形成されている。
コードフラッシュ領域ＲＣには、プログラム格納用のフラッシュメモリが形成されている。データフラッシュ領域ＲＤには、データ格納用のフラッシュメモリが形成されている。ＳＲＡＭ領域ＲＳには、いわゆるＳＲＡＭ（Static Random Access Memory）が形成されている。アナログ回路領域ＲＡには、アナログ／デジタル変換等の高耐圧の回路が形成されている。ロジック回路領域ＲＬには、ＣＰＵ（Central Processing Unit）等が形成されている。
ロジック回路領域ＲＬおよびＳＲＡＭ領域ＲＳには、ゲート酸化膜として膜厚が比較的薄い薄膜ゲート酸化膜を有するトランジスタが形成されている。このトランジスタはコア（Core）トランジスタと称される。また、コアトランジスタは、コードフラッシュ領域ＲＣおよびデータフラッシュ領域ＲＤの周辺回路や、アナログ回路領域ＲＡにも形成されている。
アナログ回路領域ＲＡには、ゲート酸化膜として膜厚が比較的厚い厚膜ゲート酸化膜を有するトランジスタが形成されている。このトランジスタは入出力（Ｉ/Ｏ）トランジスタと称されている。また、入出力トランジスタは、ロジック回路領域ＲＬにも形成されている。
次に、フラッシュメモリのメモリセルトランジスタの構造について説明する。図２に示すように、スプリットゲート型ＭＯＮＯＳのメモリセルトランジスタＭＣＴＲは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、メモリソース領域ＭＳＲ、メモリドレイン領域ＭＤＲ、ソース領域ＳＲおよびドレイン領域ＤＲを備えている。
メモリソース領域ＭＳＲとメモリドレイン領域ＭＤＲは、互いに間隔（第１間隔）を隔てて、それぞれ半導体基板ＳＢの表面から所定の深さにわたり形成されている。ソース領域ＳＲとドレイン領域ＤＲとは、互いに第１間隔よりも広い間隔を隔てて、それぞれ半導体基板ＳＢの表面から所定の深さにわたり形成されている。
コントロールゲート電極ＣＧとメモリゲート電極ＭＧは、互いに対向するように、ソース領域ＳＲとドレイン領域ＤＲとによって挟まれた半導体基板ＳＢの表面上にゲート酸化膜ＧＺを介在させて形成されている。コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間には、電荷を保持するためのＯＮＯ膜ＴＺが形成されている。ＯＮＯ膜ＴＺとは、酸化膜、窒化膜および酸化膜からなる積層膜である。
コントロールゲート電極ＣＧにおいて、メモリゲート電極ＭＧと対向する側壁とは反対側の側壁上には、サイドウォールＴＥＯＳ膜ＳＷＴが形成されている。また、メモリゲート電極ＭＧにおいて、コントロールゲート電極ＣＧと対向する側壁とは反対側の側壁上には、サイドウォールＴＥＯＳ膜ＳＷＴが形成されている。
後述するように、このメモリセルトランジスタＭＣＴＲでは、メモリゲート電極ＭＧとメモリソース領域ＭＳＲとが対向する部分のゲート長方向の長さ（オーバラップ長）Ｄ２を短くして、メモリゲート長Ｄ１を確保することによって、メモリセルトランジスタの保持特性（リテンション特性）を安定させることができる。
次に、上述したフラッシュメモリを含む半導体装置の製造方法として、はじめに、その製造フローについて、図３に示すフローチャートにしたがって説明する。まず、ステップＳ１では、メモリセルトランジスタのコントロールゲート電極が形成される。次に、ステップＳ２では、そのコントロールゲート電極の側方にメモリゲート電極が形成される。次に、ステップＳ３では、メモリゲート電極の側壁にメモリオフセットスペーサが形成される。
次に、ステップＳ４では、コアトランジスタおよび入出力トランジスタのそれぞれのゲート電極が形成され、ステップＳ５では、入出力トランジスタのＬＤＤ（Lightly Doped Drain）領域が形成される。次に、ステップＳ６では、メモリセルトランジスタのメモリソース領域が、メモリゲート電極およびメモリオフセットスペーサ等をマスクとしてイオン注入によって形成される。次に、ステップＳ７では、メモリセルトランジスタのメモリドレイン領域が、イオン注入によって形成される。
次に、ステップＳ８では、コアトランジスタのＬＤＤ領域が形成される。次に、ステップＳ９では、メモリセルトランジスタ、コアトランジスタおよび入出力トランジスタのそれぞれに、サイドウォール絶縁膜が形成される。なお、メモリオフセットスペーサは、このサイドウォール絶縁膜が形成される前までに、洗浄等によって消滅することになる。次に、ステップＳ１０では、メモリセルトランジスタ、コアトランジスタおよび入出力トランジスタのそれぞれのソース領域およびドレイン領域が形成される。こうして、半導体装置における主要部分として、メモリセルトランジスタ、コアトランジスタおよび入出力トランジスタが形成される。
次に、本半導体装置の製造方法の一例について、具体的に説明する。図４に示すように、半導体基板ＳＢの主表面から所定の深さにわたり、素子分離絶縁膜ＴＢを形成することによって、素子形成領域として、メモリセルトランジスタ、コアトランジスタおよび入出力トランジスタが形成される領域ＭＣＦＲ、領域ＨＴＦＲおよび領域ＡＴＦＲがそれぞれ規定される。
図４を含む各工程図において、領域ＭＣＦＲでは、ビット線方向ＢＬＤの断面構造と、ワード線方向ＷＬＤの断面構造を示す。領域ＨＴＦＲでは、ｎチャネル型コアトランジスタが形成される領域ＨＮＲの断面構造と、ｐチャネル型コアトランジスタが形成される領域ＨＰＲの断面構造を示す。領域ＡＴＦＲでは、ｎチャネル型入出力トランジスタが形成される領域ＡＮＲの断面構造と、ｐチャネル型入出力トランジスタが形成される領域ＡＰＲの断面構造を示す。
次に、領域ＡＴＦＲの領域ＡＰＲにｎ型不純物を注入することによって、半導体基板ＳＢの表面から所定の深さにわたりＮウェルＡＮＷが形成される。また、領域ＨＴＦＲの領域ＨＰＲにｎ型不純物を注入することによって、半導体基板ＳＢの表面から所定の深さにわたりＮウェルＨＮＷが形成される。
次に、熱酸化処理を施すことによって、領域ＭＣＦＲ、領域ＨＴＦＲおよび領域ＡＴＦＲのそれぞれの半導体基板ＳＢの表面にゲート酸化膜ＧＺが形成される。このとき、熱酸化処理と熱酸化膜（ゲート酸化膜）の除去を組み合わせることによって、入出力トランジスタが形成される領域ＡＴＦＲのゲート酸化膜ＧＺの厚さは、領域ＭＣＦＲおよび領域ＨＴＦＲに形成されるゲート酸化膜ＧＺの厚さよりも厚く形成される。
次に、ゲート酸化膜ＧＺを覆うように、ポリシリコン膜ＴＳ１が形成される。次に、領域ＡＴＦＲの領域ＡＮＲにｐ型不純物を注入することによって、半導体基板ＳＢの表面から所定の深さにわたりＰウェルＡＰＷが形成される。次に、領域ＨＴＦＲの領域ＨＮＲにｐ型不純物を注入することによって、半導体基板ＳＢの表面から所定の深さにわたりＰウェルＨＰＷが形成される。次に、領域ＭＣＦＲにｐ型不純物を注入することによって、半導体基板ＳＢの表面から所定の深さにわたり、ＰウェルＭＰＷが形成される。
次に、ポリシリコン膜ＴＳ１を覆うように、ポリシリコン膜ＴＳ２が形成される。次に、領域ＭＣＦＲに位置するポリシリコン膜ＴＳ１、ＴＳ２に、ｎ型不純物が注入される。次に、所定の写真製版処理を施すことによって、メモリセルトランジスタのコントロールゲート電極をパターニングするためのレジストパターン（図示せず）が形成される。
次に、そのレジストパターンをマスクとして、ポリシリコン膜ＴＳ（ＴＳ２、ＴＳ１）にエッチング処理を施すことによって、コントロールゲート電極ＣＧ（図５参照）が形成される。その後、レジストパターンが除去されて、図５に示すように、コントロールゲート電極ＣＧが露出する。次に、そのコントロールゲート電極ＣＧの側壁等に側壁酸化膜（図示せず）が形成される。次に、コントロールゲート電極ＣＧをマスクとして、しきい値電圧調整用の不純物が領域ＭＣＦＲに注入される。
次に、酸処理と窒化処理等を繰り返すことによって、図６に示すように、コントロールゲート電極ＣＧを覆うように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるＯＮＯ膜ＴＺが形成される。つぎに、そのＯＮＯ膜を覆うように、ドープトポリシリコン膜ＤＴＳが形成される。次に、ドープトポリシリコン膜ＤＴＳの全面に異方性エッチング処理を施すことによって、図７に示すように、コントロールゲート電極ＣＧの側壁上に位置するドープトポリシリコン膜ＤＴＳの部分を残して、コントロールゲート電極ＣＧの上面上等に位置するドープトポリシリコン膜ＤＴＳの部分が除去される。こうして、コントロールゲート電極ＣＧの側壁上に、サイドウォールドープトポリシリコン膜ＳＷＤが形成される。
次に、図８に示すように、コントロールゲート電極ＣＧの両側壁上にそれぞれに形成されたサイドウォールドープトポリシリコン膜ＳＷＤのうち、一方の側壁上に形成されたサイドウォールドープトポリシリコン膜ＳＷＤを覆い、他方の側壁上に形成されたサイドウォールドープトポリシリコン膜ＳＷＤを露出するフォトレジストパターンＰＨ１が形成される。次に、そのフォトレジストパターンＰＨ１をマスクとして、露出したサイドウォールドープトポリシリコン膜ＳＷＤにエッチング処理を施すことによって、露出したサイドウォールドープトポリシリコン膜ＳＷＤが除去される。その後、フォトレジストパターンＰＨ１が除去されて、図９に示すように、コントロールゲート電極ＣＧの一方の側壁上に残されたサイドウォールドープトポリシリコン膜ＳＷＤが露出する。
次に、所定のエッチング処理を施すことによって、図１０に示すように、露出しているＯＮＯ膜ＴＺの部分が除去される。コントロールゲート電極ＣＧの一方の側壁上にＯＮＯ膜ＴＺを介在させて残されたサイドウォールドープトポリシリコン膜ＳＷＤが、メモリゲート電極ＭＧとなる。次に、図１１に示すように、領域ＨＴＦＲの領域ＨＰＲおよび領域ＡＴＦＲの領域ＡＰＲを露出し、領域ＨＮＲおよび領域ＡＮＲ等を覆うフォトレジストパターンＰＨ２が形成される。次に、そのフォトレジストパターンＰＨ２をマスクとして、露出しているポリシリコン膜ＰＳ１、ＰＳ２にｐ型不純物が注入される。その後、フォトレジストパターンＰＨ２が除去される。
次に、図１２に示すように、領域ＨＴＦＲの領域ＨＮＲおよび領域ＡＴＦＲの領域ＡＮＲを露出し、領域ＨＰＲおよび領域ＡＰＲ等を覆うフォトレジストパターンＰＨ３が形成される。次に、そのフォトレジストパターンＰＨ３をマスクとして、露出しているポリシリコン膜ＴＳにｎ型不純物が注入される。その後、フォトレジストパターンＰＨ３が除去されて、図１３に示すように、ポリシリコン膜ＰＳ２の表面等が露出する。
次に、図１４に示すように、たとえば、化学気相成長法によって、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、高温酸化膜ＨＺが形成される。この高温酸化膜ＨＺはＨＴＯ（High Temperature Oxide）膜と称されている。次に、高温酸化膜ＨＺの全面に異方性エッチング処理を施すことによって、図１５に示すように、メモリゲート電極ＭＧの側壁上に位置する高温酸化膜ＨＺの部分およびコントロールゲート電極ＣＧの側壁上に位置する高温酸化膜ＨＺの部分を残して、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ等の上面上等に位置する高温酸化膜ＨＺの部分が除去される。こうして、オフセットスペーサとしてのサイドウォール高温酸化膜ＳＷＨが形成される。
次に、図１６に示すように、所定の写真製版処理を施すことによって、領域ＨＴＦＲでは、コアトランジスタのゲート電極をパターニングし、領域ＡＴＦＲでは、入出力トランジスタのゲート電極をパターニングするためのフォトレジストパターンＰＨ４が形成される。
次に、そのフォトレジストパターンＰＨ４をマスクとして、ポリシリコン膜ＰＳ２、ＰＳ１にエッチング処理を施すことによって、領域ＨＴＦＲの領域ＨＮＲではゲート電極ＨＮＧが形成され、領域ＨＰＲではゲート電極ＨＰＧが形成される（図１７参照）。また、領域ＡＴＦＲの領域ＡＮＲではゲート電極ＡＮＧが形成され、領域ＡＰＲではゲート電極ＡＰＧが形成される（図１７参照）。その後、フォトレジストパターンＰＨ４が除去されて、図１７に示すように、ゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧが露出する。その後、次に、そのゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧの側壁等に側壁酸化膜（図示せず）が形成される。
次に、図１８に示すように、領域ＡＴＦＲの領域ＡＮＲを露出し、領域ＡＰＲ、ＨＴＦＲ、ＭＣＦＲを覆うフォトレジストパターンＰＨ５が形成される。次に、そのフォトレジストパターンＰＨ５およびゲート電極ＡＮＧをマスクとして、露出している領域ＡＮＲにｎ型不純物を注入することによって、一対のＬＤＤ（Lightly Doped Drain）領域ＡＮＬＲが形成される。次に、フォトレジストパターンＰＨ５が除去され、その後、所定の温度もとでアニール処理が施される。
次に、メモリソース領域を形成するためのフォトレジストパターンが形成される。図１９に示すように、コントロールゲート電極ＣＧに対して、メモリゲート電極ＭＧが形成されている側に位置するＰウェルＭＰＷの部分を露出し、メモリゲート電極が形成されていない側に位置するＰウェルＭＰＷの部分を覆うように、フォトレジストパターンＰＨ６が形成される。
次に、そのフォトレジストパターンＰＨ６、メモリゲート電極ＭＧおよびサイドウォール高温酸化膜ＳＷＨ等をマスクとして、たとえば、ヒ素（Ａｓ）を、所定の注入条件（たとえば、注入エネルギ：５ｋｅＶ、ドーズ量：１×１０15／ｃｍ2）のもとで注入することによって、メモリソース領域ＭＳＲが形成される。このとき、メモリゲート電極ＭＧの側壁上に形成されたサイドウォール高温酸化膜ＳＷＨをマスクとして、ヒ素が注入されることで、メモリゲート電極ＭＧのゲート長を確保することができる。これについては、後で詳しく説明する。その後、フォトレジストパターンＰＨ６が除去される。
次に、図２０に示すように、領域ＡＴＦＲの領域ＡＰＲを露出し、領域ＡＮＲ、ＨＴＦＲ、ＭＣＦＲを覆うフォトレジストパターンＰＨ７が形成される。次に、そのフォトレジストパターンＰＨ７およびゲート電極ＡＰＧをマスクとして、露出している領域ＡＰＲにｐ型不純物を注入することによって、一対のＬＤＤ領域ＡＰＬＲが形成される。その後、フォトレジストパターンＰＨ７が除去される。
次に、メモリドレイン領域を形成するためのフォトレジストパターンが形成される。図２１に示すように、コントロールゲート電極ＣＧに対して、メモリゲート電極ＭＧが形成されていない側に位置するＰウェルＭＰＷの部分を露出し、メモリゲート電極が形成されている側に位置するＰウェルＭＰＷの部分を覆うように、フォトレジストパターンＰＨ８が形成される。
次に、そのフォトレジストパターンＰＨ８およびサイドウォール高温酸化膜ＳＷＨ等をマスクとして、たとえば、ヒ素（Ａｓ）を、所定の注入条件（たとえば、注入エネルギ：７ｋｅＶ、ドーズ量：１×１０15／ｃｍ2）のもとで注入する。さらに、ボロン（Ｂ）を、所定の注入条件（たとえば、注入エネルギ：１０ｋｅＶ、ドーズ量：１×１０13／ｃｍ2）のもとで注入することによって、メモリドレイン領域ＭＤＲが形成される。なお、ボロンを注入するのは、電界緩和による短チャネル効果を抑制するためである。また、先にボロンを注入し、後でヒ素を注入してもよい。その後、フォトレジストパターンＰＨ８が除去される。
次に、図２２に示すように、領域ＨＴＦＲの領域ＨＮＲを露出し、領域ＨＰＲ、ＡＴＦＲ、ＭＣＦＲを覆うフォトレジストパターンＰＨ９が形成される。次に、そのフォトレジストパターンＰＨ９およびゲート電極ＨＮＧをマスクとして、露出している領域ＨＮＲにｎ型不純物を注入することによって、一対のＬＤＤ領域ＨＮＬＲが形成される。その後、フォトレジストパターンＰＨ９が除去される。
次に、図２３に示すように、領域ＨＴＦＲの領域ＨＰＲを露出し、領域ＨＮＲ、ＡＴＦＲ、ＭＣＦＲを覆うフォトレジストパターンＰＨ１０が形成される。次に、そのフォトレジストパターンＰＨ１０およびゲート電極ＨＰＧをマスクとして、露出している領域ＨＰＲにｐ型不純物を注入することによって、一対のＬＤＤ領域ＨＰＬＲが形成される。その後、フォトレジストパターンＰＨ１０が除去される。
次に、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧの側壁にサイドウォール絶縁膜が形成されることになるが、このときまでに、サイドウォール高温酸化膜ＳＷＨは消失することになる。つまり、サイドウォール高温酸化膜ＳＷＨは、フォトレジストパターンを除去した後の洗浄処理およびアニール処理を施す前の洗浄処理等によって、図２４に示すように、消失し、メモリゲート電極ＭＧの側壁およびコントロールゲート電極ＣＧの側壁が露出する。
次に、図２５に示すように、たとえば、化学気相成長法によって、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧを覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜ＴＥが形成される。次に、ＴＥＯＳ膜ＴＥの全面に異方性エッチング処理を施すことによって、図２６に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧのそれぞれの側壁上に、サイドウォールＴＥＯＳ膜ＳＷＴが形成される。
次に、図２７に示すように、領域ＭＣＦＲ、領域ＨＴＦＲの領域ＨＮＲおよび領域ＡＦＴＲの領域ＡＮＲを露出し、領域ＨＴＦＲの領域ＨＰＲおよび領域ＡＦＴＲの領域ＡＰＲを覆うフォトレジストパターンＰＨ１１が形成される。次に、そのフォトレジストパターンＰＨ１１等をマスクとして、ｎ型不純物を注入することによって、領域ＭＣＦＲには、ソース領域ＳＲおよびドレイン領域ＤＲが形成される。領域ＨＮＲには、ソース領域ＨＮＳＲおよびドレイン領域ＨＮＤＲが形成される。領域ＡＮＲには、ソース領域ＡＮＳＲおよびドレイン領域ＡＮＤＲが形成される。その後、フォトレジストパターンＰＨ１１が除去される。
次に、図２８に示すように、領域ＨＴＦＲの領域ＨＰＲおよび領域ＡＴＦＲの領域ＡＰＲを露出し、領域ＭＣＦＲ、領域ＨＴＦＲの領域ＨＮＲおよび領域ＡＦＴＲの領域ＡＮＲを覆うフォトレジストパターンＰＨ１２が形成される。次に、そのフォトレジストパターンＰＨ１２等をマスクとして、ｐ型不純物を注入することによって、領域ＨＴＦＲの領域ＨＰＲには、ソース領域ＨＰＳＲおよびドレイン領域ＨＰＤＲが形成される。領域ＡＴＦＲの領域ＡＰＲには、ソース領域ＡＰＳＲおよびドレイン領域ＡＰＤＲが形成される。その後、フォトレジストパターンＰＨ１２が除去される。
次に、サリサイド（Salicide：Self-Aligned Silicide）法によって、図２９に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧ、ソース領域ＳＲおよびドレイン領域ＤＲ等の表面に、たとえば、コバルトシリサイド等の金属シリサイド膜ＭＳＬが形成される。こうして、領域ＭＣＦＲでは、メモリセルトランジスタＭＣＴＲが形成される。領域ＨＴＦＲでは、ｎチャネル型コアトランジスタＮＨＴＲおよびｐチャネル型コアトランジスタＰＨＴＲが形成される。領域ＡＴＦＲでは、ｎチャネル型入出力トランジスタＮＡＴＲおよびｐチャネル型入出力トランジスタＰＡＴＲが形成される。
次に、メモリセルトランジスタＭＣＴＲ等を覆うように、たとえば、ＢＰＴＥＯＳ（Borophosphorus doped Tetra Ethyl Ortho Silicate glass）膜等の第１層間絶縁膜ＳＺ１が形成される。次に、所定の写真製版処理および加工を施すことにより、第１層間絶縁膜ＳＺ１に所定の金属シリサイド膜ＭＳＬを露出するコンタクトホールＣＨが形成される。次に、そのコンタクトホールＣＨ内に、金属プラグＭＰが形成される。
次に、第１層間絶縁膜ＳＺ１を覆うように絶縁膜ＺＦが形成され、たとえば、ダマシン法によって、その絶縁膜ＺＦに第１配線Ｍ１が形成される。次に、その第１配線Ｍ１を覆うように、第２層間絶縁膜ＳＺ２が形成される。その後、上層の配線（図示せず）が形成されることになる。こうして、半導体装置の主要部分が形成される。
次に、上述した半導体装置におけるメモリセルトランジスタＭＣＴＲの動作について説明する。図３０に、書き込み、消去および読み出しの各動作を行う際に、ソース領域ＳＲ、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧおよびドレイン領域ＤＲにそれぞれに印加される電圧値の一例を示す。
まず、書き込みでは、たとえば、ソース領域ＳＲに５Ｖ、メモリゲート電極ＭＧに１０Ｖ、コントロールゲート電極ＣＧに１．０Ｖ、ドレイン領域ＤＲに０．４Ｖがそれぞれ印加される。このとき、図３１に示すように、ドレイン領域ＤＲからソース領域ＳＲへ流れる電子が加速されることによって発生したホットレクトロンが、メモリゲート電極ＭＧの直下に位置する、電荷を保持するＯＮＯ膜ＴＺ中に注入される。ホットエレクトロンがＯＮＯ膜ＴＺ中に注入されることで、メモリゲート電極ＭＧのしきい値電圧が上昇することになる。
一方、消去では、たとえば、ソース領域ＳＲに６Ｖ、メモリゲート電極ＭＧに−６Ｖ、コントロールゲート電極ＣＧに０Ｖがそれぞれ印加され、ドレイン領域ＤＲがオープンとされる。このとき、図３２に示すように、メモリゲート電極ＭＧの直下に位置するメモリソース領域ＭＳＲの端部近傍において生成するホールが、電荷を保持するＯＮＯ膜ＴＺへ注入される。ホットエレクトロンの注入によって上昇したメモリゲート電極ＭＧのしきい値電圧は、ＯＮＯ膜ＴＺへホールが注入されることによって引き下げられることになる。
読み出しでは、メモリゲート電極ＭＧに印加される電圧は、書き込み状態のメモリゲート電極のしきい値電圧と、消去状態のメモリゲート電極のしきい値電圧との中間の電圧が印加される。たとえば、メモリゲート電極ＭＧに１．５Ｖが印加され、ソース領域ＳＲに０Ｖ、コントロールゲート電極ＣＧに１．５Ｖ、ドレイン領域ＤＲに１．５Ｖがそれぞれ印加される。このとき、電流が流れるか否かによって、書き込み状態か消去状態かが判別されることになる。
上述したメモリセルトランジスタＭＣＴＲでは、メモリソース領域ＭＳＲは、図１９に示すように、メモリゲート電極ＭＧと、そのメモリゲート電極ＭＧの側壁上に形成されたサイドウォール高温酸化膜ＳＷＨとをマスクとして、ｎ型不純物（ヒ素）を注入することによって形成される。これにより、メモリゲートＭＧがメモリソース領域ＭＳＲとは対向していない部分のゲート長方向の長さ、すなわち、メモリゲート長Ｄ１をより長く確保することができる。このことについて、比較例を交えて説明する。
比較例に係る半導体装置では、まず、上述した半導体装置と同様の工程を経て、メモリセルトランジスタのコントロールゲート電極、メモリゲート電極、コアトランジスタのゲート電極、入出力トランジスタのゲート電極が形成される。
図３３に示すように、素子分離絶縁膜ＴＢＣによって、メモリセルトランジスタ、コアトランジスタおよび入出力トランジスタが形成される領域ＭＣＦＲ、領域ＨＴＦＲおよび領域ＡＴＦＲがそれぞれ規定される。次に、領域ＡＴＦＲの領域ＡＰＲにＮウェルＡＮＷＣが形成され、領域ＨＴＦＲの領域ＨＰＲにＮウェルＨＮＷＣが形成される。次に、領域ＭＣＦＲ、領域ＨＴＦＲおよび領域ＡＴＦＲのそれぞれの半導体基板ＳＢの表面にゲート酸化膜ＧＺＣを介在させて、ポリシリコン膜ＴＳ１Ｃが形成される。その後、領域ＡＴＦＲの領域ＡＮＲにＰウェルＡＰＷＣが形成され、領域ＨＴＦＲの領域ＨＮＲにＰウェルＨＰＷＣが形成され、領域ＭＣＦＲにＰウェルＭＰＷＣが形成される。
次に、ポリシリコン膜ＴＳ１Ｃを覆うように、ポリシリコン膜ＴＳ２Ｃが形成された後、コントロールゲート電極ＣＧＣが形成される。そのコントロールゲート電極ＣＧＣを覆うように、ＯＮＯ膜ＴＺＣを介在させてドープトポリシリコン膜が形成された後、コントロールゲート電極ＣＧＣの両側壁のうちの一方の側壁上に、サイドウォールドープトポリシリコン膜からなるメモリゲート電極ＭＧＣが形成される。
次に、図３４に示すように、領域ＨＴＦＲの領域ＨＮＲにゲート電極ＨＮＧＣが形成され、領域ＨＰＲにゲート電極ＨＰＧＣが形成され、領域ＡＴＦＲの領域ＡＮＲにゲート電極ＡＮＧＣが形成され、領域ＡＰＲにゲート電極ＡＰＧＣが形成される。次に、領域ＡＮＲに一対のＬＤＤ領域ＡＮＬＲＣが形成される。
次に、コントロールゲート電極ＣＧＣに対して、メモリゲート電極ＭＧＣが形成されている側に位置するＰウェルＭＰＷＣの部分を露出し、メモリゲート電極が形成されていない側に位置するＰウェルＭＰＷＣの部分を覆うように、フォトレジストパターンＰＨ６Ｃが形成される。次に、そのフォトレジストパターンＰＨ６Ｃおよびメモリゲート電極ＭＧ等をマスクとして、たとえば、ヒ素等のｎ型不純物を注入することによって、メモリソース領域ＭＳＲＣが形成される。その後、フォトレジストパターンＰＨ６が除去される。
次に、図３５に示すように、領域ＡＰＲに一対のＬＤＤ領域ＡＰＬＲＣが形成される。コントロールゲート電極ＣＧＣに対して、メモリゲート電極ＭＧＣが形成されていない側に位置するＰウェルＭＰＷＣの部分を露出し、メモリゲート電極が形成されている側に位置するＰウェルＭＰＷＣの部分を覆うように、フォトレジストパターンＰＨ８Ｃが形成される。次に、そのフォトレジストパターンＰＨ８Ｃ等をマスクとして、たとえば、ヒ素等のｎ型不純物等を注入することによって、メモリドレイン領域ＭＤＲＣが形成される。その後、フォトレジストパターンＰＨ８Ｃが除去される。
次に、図３６に示すように、領域ＨＮＲに一対のＬＤＤ領域ＨＮＬＲＣが形成され、領域ＨＰＲに一対のＬＤＤ領域ＨＰＬＲＣが形成される。次に、図３７に示すように、コントロールゲート電極ＣＧＣ、メモリゲート電極ＭＧＣおよびゲート電極ＨＮＧＣ、ＨＰＧＣ、ＡＮＧＣ、ＡＰＧＣのそれぞれの側壁上に、サイドウォールＴＥＯＳ膜ＳＷＴＣが形成される。
次に、領域ＭＣＦＲには、ソース領域ＳＲＣおよびドレイン領域ＤＲＣが形成される。領域ＨＮＲには、ソース領域ＨＮＳＲＣおよびドレイン領域ＨＮＤＲＣが形成される。領域ＡＮＲには、ソース領域ＡＮＳＲＣおよびドレイン領域ＡＮＤＲＣが形成される。次に、領域ＨＴＦＲの領域ＨＰＲには、ソース領域ＨＰＳＲＣおよびドレイン領域ＨＰＤＲＣが形成される。領域ＡＴＦＲの領域ＡＰＲには、ソース領域ＡＰＳＲＣおよびドレイン領域ＡＰＤＲＣが形成される。その後、上述した図２９に示す工程と同様の工程を経て、比較例に係る半導体装置の主要部分が形成される。
比較例に係る半導体装置のメモリセルトランジスタでは、メモリソース領域ＭＳＲＣは、図３４に示すように、フォトレジストパターンＰＨ６Ｃとメモリゲート電極ＭＧＣをマスクとして、ｎ型不純物を注入することによって形成される。このため、サイドウォール高温酸化膜ＳＷＨをもマスクとして形成されるメモリソース領域ＭＳＲ（図１９参照）と比べると、メモリソース領域ＭＳＲＣとメモリゲート電極ＭＧＣとが対向しているゲート長方向の長さＤ２Ｃが長くなる。そうすると、図３８に示すように、長さＤ２Ｃが長くなる分、メモリソース領域ＭＳＲＣとメモリゲート電極ＭＧＣとが対向していない部分のゲート長方向の長さ、すなわち、メモリゲート長Ｄ１Ｃが短くなる。
図３９に示すように、メモリゲート長Ｄ１Ｃが短くなると、消去の際に電荷を保持するＯＮＯ膜ＴＺＣに注入されたホールが拡散しやすくなる。このため、ホールの注入によって下がったメモリゲート電極ＭＧＣのしきい値電圧が、ホールが拡散して消失した分上昇してしまい、いわゆるリテンション特性が悪化することがある。
スプリットゲート型ＭＯＮＯＳ構造のメモリセルトランジスタでは、メモリゲート長を確保することが、メモリセルトランジスタとしての信頼性を保持するうえで重要である。ところが、メモリゲート電極ＭＧＣの厚みを厚くすると、そのメモリゲート電極とサイドウォールＴＥＯＳ膜をマスクとして形成されるソース領域ＳＲＣ等とコンタクト（金属プラグ）との重ね合わせマージンを確保する必要がある。その結果、メモリセルトランジスタの専有面積が増加することになる。メモリセルトランジスタが形成される領域の全体では、たとえば、当所の寸法（サイズ）の１％程度増えることが想定される。
比較例に対して、上述した半導体装置におけるメモリセルトランジスタＭＣＴＲでは、メモリソース領域ＭＳＲは、メモリゲート電極ＭＧと、そのメモリゲート電極ＭＧの側壁上に形成されたサイドウォール高温酸化膜ＳＷＨとをマスクとして形成される。このため、サイドウォール高温酸化膜ＳＷＨが位置する分、メモリソース領域ＭＳＲのチャネル側の端は、メモリゲート電極ＭＧ（またはコントロールゲート電極ＣＧ）から、ゲート長方向に離れる方向に位置することになる。これにより、メモリゲート電極ＭＧのメモリゲート長Ｄ１は、比較例のメモリゲート長Ｄ１Ｃよりも長く確保される。その結果、消去の際に電荷を保持するＯＮＯ膜ＴＺＣに注入されたホールが拡散するのを抑制して、リテンション特性を保持することができる。
しかも、サイドウォール高温酸化膜ＳＷＨは、サイドウォールＴＥＯＳ膜ＳＷＴが形成されるまでに、フォトレジストパターン等を除去した後の洗浄液等によって消失ことになる。このため、半導体装置としての最終的なレイアウトに影響を及ぼすこともなく、メモリセルトランジスタ形成される領域ＭＣＦＲの専有面積を増加させることなく、半導体装置（メモリセルトランジスタ）の動作を安定させることができる。
また、サイドウォール高温酸化膜ＳＷＨが消失するまでの間、メモリゲート電極ＭＧの側壁はサイドウォール高温酸化膜ＳＷＨによって覆われることになる。これにより、メモリゲート電極ＭＧとゲート酸化膜ＧＺとの間に位置するＯＮＯ膜ＴＺの部分が、後の工程の洗浄液によってエッチングされるのを阻止することができる。その結果、メモリセルトランジスタＭＣＴＲの動作の信頼性を確保することができる。
さらに、メモリゲート電極ＭＧの側壁がサイドウォール高温酸化膜ＳＷＨによって覆われることで、メモリゲート電極ＭＧの側方に異物が存在した場合に、そのような異物に起因するショート不良等の欠陥を抑制することができる。
また、上述した半導体装置では、メモリゲート電極ＭＧのメモリゲート長Ｄ１が確保されることで、構造的には、メモリゲート長Ｄ１は、メモリゲート電極ＭＧとメモリソース領域ＭＳＲとが対向している部分のゲート長方向の長さＤ２よりも長くなる（Ｄ１＞Ｄ２）。
実施の形態２
ここでは、フラッシュメモリを含む半導体装置の製造方法の他の例について具体的に説明する。
図４０に示すように、まず、メモリセルトランジスタが形成される領域ＭＣＦＲでは、前述した図４〜図１０に示す工程と同様の工程を経て、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧが形成される。コアトランジスタが形成される領域ＨＴＦＲおよび入出力トランジスタが形成される領域ＡＴＦＲでは、図１６および図１７に示す工程と同様の工程を経て、ゲート電極ＨＮＧ、ＨＰＧ、ＡＮＧ、ＡＰＧが形成される。
さらに、領域ＡＮＲでは、図１８に示す工程と同様の工程を経て、一対のＬＤＤ領域ＡＮＬＲが形成される。なお、図４０等において、前述した半導体装置の製造方法において説明した部材と同一部材については同一符号を付している。
次に、一のメモリセルトランジスタのメモリソース領域ＭＳＲを形成するためのフォトレジストパターンＰＨ１３が形成される。フォトレジストパターンＰＨ１３は、領域ＭＣＦＲでは、ＰウェルＭＰＷにおいて、一のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、コントロールゲート電極ＣＧが配置されている側に位置する領域を覆い、メモリゲート電極ＭＧが配置されている側に位置する領域（第１領域）を露出するとともに、メモリゲート電極ＭＧの側壁を露出するように形成される。また、フォトレジストパターンＰＨ１３は、領域ＨＴＦＲおよび領域ＡＴＦＲでは、領域ＨＮＲ、ＨＰＲ、ＡＮＲ、ＡＰＲを覆うように形成される。
次に、フォトレジストパターンＰＨ１３をマスクとして、ＰウェルＭＰＷの第１領域に、メモリゲート電極ＭＧの上部から下部に向かってメモリゲート電極ＭＧの側壁から徐々に離れる態様で、ｎ型不純物を半導体基板ＳＢの表面に対して斜め（角度θ＝２〜３°程度）に注入することにより、メモリソース領域ＭＳＲが形成される。その後、フォトレジストパターンＰＨ１３が除去される。
次に、図４１に示すように、他のメモリセルトランジスタのメモリソース領域ＭＳＲを形成するためのフォトレジストパターンＰＨ１４が形成される。フォトレジストパターンＰＨ１４は、領域ＭＣＦＲでは、ＰウェルＭＰＷにおいて、他のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、コントロールゲート電極ＣＧが配置されている側に位置する領域を覆い、メモリゲート電極ＭＧが配置されている側に位置する領域（第１領域）を露出するとともに、メモリゲート電極ＭＧの側壁を露出するように形成される。また、フォトレジストパターンＰＨ１４は、領域ＨＴＦＲおよび領域ＡＴＦＲでは、領域ＨＮＲ、ＨＰＲ、ＡＮＲ、ＡＰＲを覆うように形成される。
次に、フォトレジストパターンＰＨ１４をマスクとして、ＰウェルＭＰＷの第１領域に、メモリゲート電極ＭＧの上部から下部に向かってメモリゲート電極ＭＧの側壁から徐々に離れる態様で、ｎ型不純物を半導体基板ＳＢの表面に対して斜め（角度θ＝２〜３°程度）に注入することにより、メモリソース領域ＭＳＲが形成される。その後、フォトレジストパターンＰＨ１４が除去される。次に、領域ＡＰＲでは、図２０に示す工程と同様の工程を経て、一対のＬＤＤ領域ＡＰＬＲ（図４２参照）が形成される。
次に、図２１に示す工程と同様の工程を経て、図４２に示すように、メモリドレイン領域を形成するためのフォトレジストパターンＰＨ１５が形成される。次に、そのフォトレジストパターンＰＨ１５をマスクとして、ｎ型不純物とｐ型不純物とをそれぞれ注入することにより、メモリドレイン領域ＭＤＲが形成される。その後、フォトレジストパターンＰＨ１５が除去される。フォトレジストパターンＰＨ１５が除去された後、図２２〜図２９に示す工程と同様の工程を経て、半導体装置の主要部分が形成される。
上述した半導体装置におけるメモリセルトランジスタＭＣＴＲでは、メモリソース領域ＭＳＲは、フォトレジストパターンＰＨ１３またはフォトレジストパターンＰＨ１４をマスクとして、露出したＰウェルＭＰＷの第１領域に、メモリゲート電極ＭＧの上部から下部に向かってメモリゲート電極ＭＧの側壁から徐々に離れる態様で、ｎ型不純物を半導体基板ＳＢの表面に対して斜め（角度θ＝２〜３°程度）に注入することによって形成される。
このため、ｎ型不純物を半導体基板ＳＢの表面に対してほぼ垂直に注入する場合と比較すると、メモリソース領域ＭＳＲのチャネル側の端を、メモリゲート電極ＭＧ（またはコントロールゲート電極ＣＧ）から、ゲート長方向に離れる方向に位置させることができる。これにより、メモリゲート電極ＭＧのメモリゲート長Ｄ１は、前述した比較例のメモリゲート長Ｄ１Ｃよりも長く確保される。その結果、消去の際に電荷を保持するＯＮＯ膜ＴＺＣに注入されたホールが拡散するのを抑制して、リテンション特性を保持することができる。
しかも、フォトレジストパターンＰＨ１３、ＰＨ１４が除去されることで、半導体装置としての最終的なレイアウトに影響を及ぼすこともない。その結果、メモリセルトランジスタ形成される領域ＭＣＦＲの専有面積を増加させることなく、半導体装置（メモリセルトランジスタ）の動作を安定させることができる。
また、メモリソース領域ＭＳＲを形成する際に、ｎ型不純物を注入する角度θによって、メモリソース領域ＭＳＲのチャネル側の端の位置が変わる。これにより、注入角度θを制御することによって、図４３に示すメモリゲート長Ｄ１を調整することができる。さらに、上述した半導体装置では、メモリゲート電極ＭＧのメモリゲート長Ｄ１が確保されることで、構造的には、実施の形態１において説明した半導体装置と同様に、メモリゲート長Ｄ１は、メモリゲート電極ＭＧとメモリソース領域ＭＳＲとが対向している部分のゲート長方向の長さＤ２よりも長くなる（Ｄ１＞Ｄ２）。
なお、実施の形態１において説明した製造方法では、メモリソース領域ＭＳＲを形成するために、注入マスクとしてフォトレジストパターンＰＨ６（図１９参照）が形成される。すなわち、メモリソース領域ＭＳＲを形成するために必要とされるフォトマスクの枚数は１枚である。
これに対して、上述した製造方法では、メモリソース領域ＭＳＲを形成するために、注入マスクとして、フォトレジストパターンＰＨ１３、ＰＨ１４が形成される。すなわち、メモリソース領域ＭＳＲを形成するために必要とされるフォトマスクの枚数は２枚であり、実施の形態１の場合よりも、１枚増えることになる。
また、上述した各実施の形態において挙げられた条件等の数値は一例であって、これらの数値に限られるものではない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＢ 半導体基板、ＧＺ ゲート酸化膜、ＣＧ コントロールゲート電極、ＴＺ ＯＮＯ膜、ＭＧ メモリゲート電極、ＳＷＴ サイドウォールＴＥＯＳ膜、ＭＳＲ メモリソース領域、ＳＲ ソース領域、ＭＤＲ メモリドレイン領域、ＤＲ ドレイン領域、Ｄ１ メモリゲート長、Ｄ２ 長さ、ＭＣＦＲ 領域、ＷＬＤ ＷＬ方向、ＢＬＤ ＢＬ方向、ＨＴＦＲ 領域、ＨＮＲ 領域、ＨＰＲ 領域、ＡＴＦＲ 領域、ＡＮＲ 領域、ＡＰＲ 領域、ＭＣＴＲ メモリセルトランジスタ、ＤＥＴ 半導体チップ、ＲＳ ＳＲＡＭ領域、ＲＣ コードフラッシュ領域、ＲＤ データフラッシュ領域、ＲＡ アナログ回路領域、ＲＬ ロジック回路領域、ＴＢ トレンチ分離絶縁膜、ＭＰＷ Ｐウェル、ＡＮＷ Ｎウェル、ＡＰＷ Ｐウェル、ＨＮＷ Ｎウェル、ＨＰＷ Ｐウェル、ＴＳ ポリシリコン膜、ＴＳ１ ポリシリコン膜、ＴＳ２ ポリシリコン膜、ＤＴＳ ドープトポリシリコン膜、ＳＷＤ サイドウォールドープトポリシリコン膜、ＰＨ１ フォトレジストパターン、ＰＨ２ フォトレジストパターン、ＰＨ３ フォトレジストパターン、ＨＺ 高温酸化膜、ＳＷＨ サイドウォール高温酸化膜、ＰＨ４ フォトレジストパターン、ＨＮＧ ゲート電極、ＨＰＧ ゲート電極、ＡＮＧ ゲート電極、ＡＰＧ ゲート電極、ＰＨ５ フォトレジストパターン、ＡＮＬＲ ＬＤＤ領域、ＰＨ６ フォトレジストパターン、ＭＳＲ メモリソース領域、ＰＨ７ フォトレジストパターン、ＡＰＬＲ ＬＤＤ領域、ＰＨ８ フォトレジストパターン、ＭＤＲ メモリドレイン領域、ＰＨ９ フォトレジストパターン、ＨＮＬＲ ＬＤＤ領域、ＰＨ１０ フォトレジストパターン、ＨＰＬＲ ＬＤＤ領域、ＴＥ ＴＥＯＳ膜、ＳＷＴ サイドウォールＴＥＯＳ膜、ＰＨ１１ フォトレジストパターン、ＨＮＳＲ ソース領域、ＨＮＤＲ ドレイン領域、ＡＮＳＲ ソース領域、ＡＮＤＲ ドレイン領域、ＰＨ１２ フォトレジストパターン、ＨＰＳＲ ソース領域、ＨＰＤＲ ドレイン領域、ＡＰＳＲ ソース領域、ＡＰＤＲ ドレイン領域、ＭＳＬ 金属シリサイド膜、ＳＺ１ 第１層間絶縁膜、ＣＨ コンタクトホール、ＭＰ 金属プラグ、ＺＦ 絶縁膜、Ｍ１ 第１配線、ＳＺ２ 第２層間絶縁膜、ＭＣＴＲ メモリセルトランジスタ、ＮＨＴＲ ｎチャネル型コアトランジスタ、ＰＨＴＲ ｐチャネル型コアトランジスタ、ＮＡＴＲ ｎチャネル型入出力トランジスタ、ＰＡＴＲ ｐチャネル型入出力トランジスタ、ＰＨ１３ フォトレジストパターン、ＰＨ１４ フォトレジストパターン、ＰＨ１５ フォトレジストパターン。

Claims (7)

  1. 半導体基板の主表面に、素子分離絶縁膜によって第１素子形成領域を含む素子形成領域を規定する工程と、
    前記第１素子形成領域の表面上に第１ゲート電極を形成する工程と、
    前記第１ゲート電極の一方の側壁との間および前記第１素子形成領域の表面との間に、電荷を保持する絶縁膜を介在させて第２ゲート電極を形成する工程と、
    前記第２ゲート電極の側壁に、オフセットスペーサを形成する工程と、
    前記オフセットスペーサをマスクとして、前記第１素子形成領域において、前記第１ゲート電極および前記第２ゲート電極のうち前記第２ゲート電極が配置されている側に位置する第１領域に所定の不純物を注入することにより、所定導電型の不純物領域を形成する工程と、
    前記オフセットスペーサを除去する工程と
    を備え、
    所定導電型の不純物領域を形成する工程では、前記第２ゲート電極が前記所定導電型の不純物領域と対向しない部分のゲート長方向の長さが、前記第２ゲート電極が前記所定導電型の不純物領域と対向する部分のゲート長方向の長さよりも長く確保される、半導体装置の製造方法。
  2. 前記素子形成領域を規定する工程は、第２素子形成領域および第３素子形成領域を規定する工程を含み、
    前記オフセットスペーサが形成された後に、
    前記第２素子形成領域の表面上に第３ゲート電極を形成する工程と、
    前記第３素子形成領域の表面上に第４ゲート電極を形成する工程と
    を備えた、請求項１記載の半導体装置の製造方法。
  3. 前記オフセットスペーサを除去する工程は、前記不純物領域が形成された後、洗浄によって除去する工程を含む、請求項１記載の半導体装置の製造方法。
  4. 前記オフセットスペーサを形成する工程では高温酸化膜が形成される、請求項１記載の半導体装置の製造方法。
  5. 半導体基板の主表面に、素子分離絶縁膜によって第１素子形成領域を含む素子形成領域を規定する工程と、
    前記第１素子形成領域の表面上に第１ゲート電極を形成する工程と、
    前記第１ゲート電極の一方の側壁との間および前記第１素子形成領域の表面との間に、電荷を保持する絶縁膜を介在させて第２ゲート電極を形成する工程と、
    前記第１素子形成領域において、前記第１ゲート電極および前記第２ゲート電極のうち前記第２ゲート電極が配置されている側に位置する第１領域に、前記第２ゲート電極の上部から下部に向かって前記第２ゲート電極の側壁から徐々に離れる態様で、所定の不純物を前記主表面に対して斜めに注入することにより、所定導電型の不純物領域を形成する工程と
    を備え、
    所定導電型の不純物領域を形成する工程では、前記第２ゲート電極が前記所定導電型の不純物領域と対向しない部分のゲート長方向の長さが、前記第２ゲート電極が前記所定導電型の不純物領域と対向する部分のゲート長方向の長さよりも長く確保される、半導体装置の製造方法。
  6. 前記第１素子形成領域において、前記第１ゲート電極および前記第２ゲート電極のうち前記第１ゲート電極が配置されている側に位置する第２領域を覆い、前記第１領域を露出するフォトレジストパターンを形成する工程を備え、
    前記不純物領域を形成する工程では、前記フォトレジストパターンをマスクとして前記所定の不純物が注入され、
    前記不純物領域が形成された後に、前記フォトレジストパターンを除去する工程を備えた、請求項５記載の半導体装置の製造方法。
  7. 前記素子形成領域を規定する工程は、第２素子形成領域および第３素子形成領域を規定する工程を含み、
    前記第２素子形成領域の表面上に第３ゲート電極を形成する工程と、
    前記第３素子形成領域の表面上に第４ゲート電極を形成する工程と
    を備えた、請求項６記載の半導体装置の製造方法。
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