JP2006108668A

JP2006108668A - 不揮発性メモリ素子とその製造方法

Info

Publication number: JP2006108668A
Application number: JP2005285362A
Authority: JP
Inventors: Sung-Taeg Kang; 姜　盛澤
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-09-30
Filing date: 2005-09-29
Publication date: 2006-04-20

Abstract

【課題】不揮発性メモリ素子とその製造方法を提供する。
【解決手段】本発明の半導体素子は、半導体基板上に配置され絶縁されたフローティングゲートと、フローティングゲートの少なくとも一側面に形成された絶縁されたプログラムゲートと、フローティングゲートに隣接して配置され絶縁された消去ゲートと、を含む。これにより、より低い電圧でプログラム又は消去動作が可能であり、従来の不揮発性メモリ素子のサイズに比べて効果的に素子のサイズを縮小させることができ、消去動作電圧を減少させうる。
【選択図】図３Ａ

Description

本発明は半導体素子に係り、より詳しくは、電気的消去とプログラムが可能な読み取り専用メモリ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ；ＥＥＰＲＯＭ）のような不揮発性メモリ素子及びその製造方法に関する。

図１は、従来ＥＥＰＲＯＭ単位セルの構造を示す断面図であって、これは隣接メモリセルの間の意図されないプログラム又は消去動作を招来する恐れのある、隣接メモリセルの間のディスターブ現象のような問題点を克服するため導入された。

図１を参照すれば、従来ＥＥＰＲＯＭ単位セルは、基板１０上に配置されたメモリトランジスタ２０と選択トランジスタ３０とから構成される。基板１０は、共通ソース領域５０とドレイン領域６０とを含む。ソース領域５０は、ｎ＋型高濃度不純物領域３２とｎ−型低濃度不純物領域３６とを含む二重接合構造を含む。同様に、ドレイン領域６０は、ｎ＋型高濃度不純物領域３３とｎ−型低濃度不純物領域３７とを含む二重接合構造を含む。長さＬ１、又はソース領域５０とドレイン領域６０との間の距離は、従来ＥＥＰＲＯＭ単位セル間の幅である。

基板１０は、またｎ−型低濃度不純物領域３５から構成されるチャネル領域４０を含む。ｎ＋型高濃度不純物領域３１は、メモリトランジスタ２０の下、チャネル領域４０に隣接して配置される。

メモリトランジスタ２０は、トンネリング誘電膜１５、ゲート誘電膜１７、フローティングゲート２１、ゲート間絶縁膜２２、センスライン２３、そしてフローティングゲート２１、ゲート間絶縁膜２２、及びセンスライン２３の側壁に配置されたスペーサ１８から構成される。

選択トランジスタ３０は、ゲート誘電膜１７によって基板１０から絶縁されたワードライン２５から構成される。追加的に、スペーサ１８は、ワードライン２５の側壁に配置される。長さＬ２は、センスライン２３とワードライン２５との間の距離である。従来ＥＥＰＲＯＭ単位セルは、近隣セルの意図されないプログラム又は消去動作を防止するワードライン２５を使用してディスターブ現象を克服する。そうして、従来ＥＥＰＲＯＭ単位セルは、センスライン２３とワードライン２５が共に形成されることが必要である。

表１は、従来ＥＥＰＲＯＭ単位セルの充電、放電、読み出し動作の間、印加される電圧を示す。

充電動作の間、センスライン２３に１５Ｖ電圧が印加され、ワードライン２５には、１７Ｖ電圧が印加される。ドレイン領域６０と基板１０の電位が全て０Ｖにある間、ソース領域５０は、フローティング状態になる。Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングは、素子のスレッショルド電圧Ｖｔｈが増加される効果を有しながらチャネル領域４０からフローティングゲート２１に起こる。

素子の放電動作の間、センスライン２３に０Ｖの電圧が印加され、ワードライン２５に１７Ｖの電圧が印加される。ドレイン領域６０に１５Ｖの電圧を印加する間、ソース領域５０は、フローティング状態になり、基板１０は０Ｖに維持される。Ｆ−Ｎトンネリングは、素子のスレッショルド電圧Ｖｔｈが低まれる効果を有しながらフローティングゲート２１からチャネル領域４０に起こる。

素子の読み出し動作の間、素子の充電又は放電を感知することによって“１”又は“０”の状態に読み出される。ドレイン領域６０が０．５Ｖを維持する間、センスライン２３とワードライン２５は、全て１．８Ｖの読み出し電圧を維持する。ソース領域５０と基板領域１０は０Ｖである。

前述した従来ＥＥＰＲＯＭ単位セルの短所は、上述の充電と放電動作間起こるＦ−Ｎトンネリング過程に起因した相対的に遅い速度を有することを含む。それに、センスライン２３とワードライン２５は、必ず十分な距離だけ物理的に離隔されなければならない。そのため、従来ＥＥＰＲＯＭ単位セルは、相対的に大きいサイズである。また、写真工程のマージンが十分ではないので、ＥＥＰＲＯＭ素子の製造工程は難しい。その上、半導体素子が高集積化、すなわちスケールダウンされていくことによって、メモリセルの間のパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）又はプログラムディスターブ現象は、特にジャンクション領域に印加される高電圧と共に深刻な問題になっている。従って、従来素子においてセルサイズは、著しく制限されている。

本発明の実施形態は、従来技術のこうした短所及び異なる短所を検討する。
特開平１０−０３２２７０号公報

本発明の技術的課題は、単位セルのサイズが縮小され、低電圧によって素子動作が可能な不揮発性半導体メモリ素子を提供するところにある。

本発明の他の技術的課題は、前述した不揮発性メモリ素子の製造方法を提供するところにある。

本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は、下の記載から当業者に明確に理解できる。

前述した技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板上に配置された絶縁されたフローティングゲートと、少なくともフローティングゲートの一側面に形成される絶縁されたプログラムゲートと、フローティングゲートに隣接して配置される絶縁された消去ゲートと、を含む。

また、前述した技術的課題を達成するための本発明の他の実施形態による半導体素子は、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上に置かれ、第１の側面、第１の側面に対向する第２の側面、及び上面を備えるフローティングゲートと、少なくとも第１の側面に沿って設けられる側部を備え、ゲート誘電膜上に載る絶縁されたプログラムゲートと、フローティングゲートに隣接して配置され、少なくとも第２の側面に沿って設けられ、ゲート誘電膜上に載る消去ゲートと、フローティングゲートとプログラムゲートとの間に配置されるカップリング誘電膜と、フローティングゲートと消去ゲートとの間に配置されるトンネリング誘電膜と、フローティングゲートの対向側に沿って半導体基板内形成された第１の不純物領域と第２の不純物領域と、を含む。

その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

前述したように成された本発明の一実施形態による不揮発性メモリ素子は、フローティングゲートと、プログラムゲートと、消去ゲートと、を備え、フローティングゲートとプログラムゲートとの間に存在する容量性カップリング比がフローティングゲートと消去ゲートとの間に存在する容量性カップリング比より大きいように形成されることによって、より低い電圧でプログラム又は消去動作が可能であり、従来の不揮発性メモリ素子のサイズに比べて素子のサイズを効果的に縮小させうる。

前述したように成された本発明の他の実施形態による不揮発性メモリ素子は、フローティングゲートにチップを形成することによって、消去動作電圧を効果的に減少させうる。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図２は、本発明の実施形態による多くのＥＥＰＲＯＭセルアレイの配置図である。図２の配置図は、限定された紙面に表示されているが、本発明はこれに限定されず拡張できる。

図２を参照すれば、二つのビットライン３２０が示される。Ａ−Ａ’線は、ビットライン３２０の長さに沿ってビットライン３２０を二等分したものである。Ａ−Ａ’線は、またＥＥＰＲＯＭ単位セル３１０のような不揮発性メモリ単位セルを含む領域を二等分する。

ドレイン領域又は第２の不純物領域２１９は、幅Ｗであるソース領域又は第１の不純物領域２１５のいずれか一つの側に配置される。ソース領域２１５は、ビットライン３２０に対して直交して整列される。たとえ必須的ではなくても、示されたように第１の不純物領域２１５は、一対の不揮発性メモリ単位セルによって共有された共通ソース領域でありうる。従って、素子サイズは縮小されることができる。ランダムな点で表現された分離領域３４０はアクティブ領域３３０を限定する。

制御ゲート又は消去ゲート（ｅｒａｓｅｇａｔｅ）２１８とプログラムゲート２１０は、共通ソース領域２１５と同様の方向に拡張されて、消去ゲート２１８とプログラムゲート２１０は、示されたようにオーバーラップされることもできる。しかしながら、消去ゲート２１８とプログラムゲート２１０は、オーバーラップされる必要はない。

フローティングゲート２１４は、消去ゲート２１８、プログラムゲート２１０、又はこれら全てによってオーバーラップされることができる。対案的に、フローティングゲート２１４は、後述されるように場合によって依存するプログラムゲート２１０又は消去ゲート２１８のいずれによってもオーバーラップされないことができる。

図３Ａは、本発明の一実施形態によるＥＥＰＲＯＭ単位セルの断面図を示す。図３Ｂは、本発明の他の実施形態によるＥＥＰＲＯＭ単位セルの断面図である。図３Ａと図３Ｂは、全て図２のＡ−Ａ’線に沿って切断された断面図（ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌｄｉａｇｒａｍ）である。図３Ａと図３Ｂに示した典型的な実施形態は、多くの類似性を共有しており、特に指摘されない限り、後述する図３Ａと図３Ｂについて同等に適用できる。

図３Ａと図３Ｂとを参照すれば、ドレイン領域２１９とソース領域２１５は、イオン注入のような伝統的な技術を使用してシリコン基板、絶縁体上のシリコン基板ＳＯＩ、ＧａＡｓ基板、シリコンゲルマニウム基板、又はガラス基板のような基板２０１上に形成される。長さＬ３、すなわちドレイン領域２１９の中心から共通ソース領域２１５の中心までの距離は、単一ＥＥＰＲＯＭ単位セルの幅である。従って、本発明の概念を説明するため、二つのＥＥＰＲＯＭ単位セルは、各図３Ａと図３Ｂに各々示される。

基板２０１は、低濃度不純物ドレイン（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ；ＬＤＤ）領域２１５＿１を含み、それは共通ソース領域２１５のいずれか一つの側に配置される。ＬＤＤ領域２１５＿１に、甚だしくは共通ソース領域２１５に高電圧が印加されるときもジャンクション降伏（ｊｕｎｃｔｉｏｎｂｒｅａｋｄｏｗｎ）が制限できる。ソース領域２１５とＬＤＤ領域２１５＿１は、ハロー領域２１５＿２を含むことができる。言い換えれば、ハロー注入領域２１５＿２は、共通ソース領域２１５に隣接する面に形成される。ハロー領域２１５＿２は、パンチスルーを防止するのに有用である。また、ハロー領域２１５＿２は、書き取り動作の間、ドレイン領域２１９から共通ソース領域２１５に電子を発生させるのに有用である。

ビットライン３２０は、ＥＥＰＲＯＭ単位セル上に載り、ビットライン３２０の一部は、層間絶縁膜３５０を貫通して垂直に拡張しドレイン領域２１９に接触される。

図３Ａと図３Ｂに示されたＥＥＰＲＯＭ単位セルは、フローティングゲート２１４と、プログラムゲート２１０と、消去ゲート２１８と、を含む。シリコン二酸化物のような絶縁物質で形成されたゲート誘電膜２０２は、基板２０１とフローティングゲート２１４、プログラムゲート２１０及び消去ゲート２１８の底部との間に配置される。プログラムゲート２１０は、フローティングゲート２１４の一方側の上に配置でき、フローティングゲート２１４と部分的にオーバーラップされる。言い換えれば、プログラムゲート２１０は、フローティングゲート２１４の上面領域上に設けられる上部を含むことができる。消去ゲート２１８は、フローティングゲート２１４の他方側の上に配置でき、フローティングゲート２１４と部分的にオーバーラップされる。消去ゲート２１８は、またプログラムゲート２１０の上部とオーバーラップされることができる。それに加え、プログラムゲート２１０及び／又は消去ゲート２１８は、素子が必要な動作を遂行できる限り、場合によってフローティングゲート２１０とオーバーラップされないことができる。好ましくは、フローティングゲート２１４内に蓄積された電子のトンネリング（放電）がフローティングゲート２１４と消去ゲート２１８との間で効果的に起こることができるように、フローティングゲート２１４は端に形成されたチップ２１４＿１を備えることができ、消去ゲート２１８は、チップ上に一直線に置かれるか、或いはチップに近い上部を備える。消去ゲート２１８は、また基板２０１の上端部上に拡張され、底部２１８＿１を有し、底部２１８＿１の下の基板２０１内にはチャネル領域が形成される。

図３Ａのみ参照すれば、第１の誘電膜又はカップリング誘電膜２１１は、フローティングゲート２１４とプログラムゲート２１０との間に配置される。第２の誘電膜又はトンネリング誘電膜２１２は、プログラムゲート２１０と消去ゲート２１８との間に配置される。第１の誘電膜２１１と第２の誘電膜２１２の全ては、フローティングゲート２１４と消去ゲート２１８との間に配置できる。

続いて、図３Ａのみ参照すれば、厚さｔ１は、第１の誘電膜２１１の厚さだけでなく、フローティングゲート２１４の上部水平面（ｕｐｐｅｒｈｏｒｉｚｏｎｔａｌｓｕｒｆａｃｅ）とプログラムゲート２１０の隣接水平面の距離も意味する。厚さｔ２は、フローティングゲート２１４の上部水平面と消去ゲート２１８の隣接水平面との間の距離だけではなく、第２の誘電膜２１２の厚さも意味する。

図３Ｂのみ参照すれば、酸化膜２７１と第１の絶縁膜２７３は、フローティングゲート２１４とプログラムゲート２１０との間に配置されてカップリング誘電膜２１１を形成する。酸化膜２７２、第１の絶縁膜２７３及び第２の絶縁膜２７４は、フローティングゲート２１４と消去ゲート２１８との間に順次に積層されるか、或いは形成されて、トンネリング誘電膜２１２を形成する。

酸化膜２７１，２７２は、フローティングゲート２１４の上面に配置され、便宜上個別的な個体として引用されているが、それらは位置によって厚さが異なる事実上一つの連続的酸化膜２７１，２７２である。しかしながら、酸化膜２７２は、酸化膜２７１よりさらに厚い。その理由は、後述される説明でさらに詳細に説明される。厚さｔ３は、酸化膜２７１の厚さを意味し、厚さｔ４は酸化膜２７２の厚さを意味する。

従って、本発明の一実施形態によれば、メモリセル３１０又は半導体素子は、半導体基板２０１上に形成されたゲート誘電膜２０２を含む。半導体素子は、ゲート誘電膜２０２上に載るフローティングゲート２１４をさらに含む。フローティングゲート２１４は、第１の側面２１４ａ、第１の側面２１４ａと対向する第２の側面２１４ｂ、及び上面２１４ｃを有する。半導体素子は、追加的に少なくとも第１の側面２１４ａに沿って側部を備え、ゲート誘電膜２０２上に載る絶縁されたプログラムゲート２１０を含む。半導体素子は、またフローティングゲート２１４に隣接して配置される消去ゲート２１８を含む。特に、消去ゲート２１８は、少なくとも第２の側面に沿って設けられることができ、ゲート誘電膜２０２上に載る。

好ましくは、図３Ａに示されたように消去ゲート２１８は、プログラムゲート２１０及び／又はフローティングゲート２１４の形態によって自己整列されて形成できる。従って、工程マージンは、効果的に向上される。消去ゲート２１８とプログラムゲート２１０が単一写真工程で同時に形成されれば、消去ゲート２１８とプログラムゲート２１０との間に要求される短距離を考慮した非常に小さな写真工程マージンによって、素子製造過程が非常に難しいものとなる。

プログラムゲート２１０は、約１０００Å〜３０００Åの厚さを有することができる。また、フローティングゲート２１４は、約５００Å〜２５００Åの厚さを有することができる。また、消去ゲート２１８は、約１０００Å〜３０００Åの厚さ範囲を有することができる。

ひいては、半導体素子は、フローティングゲート２１４とプログラムゲート２１０との間にカップリング誘電膜２１１を含んで、それらの間にカップリングキャパシタンスを有する。追加的に半導体素子は、フローティングゲート２１４と消去ゲート２１８との間に配置されたトンネリング誘電膜２１２と、フローティングゲート２１４の対向側に沿って半導体基板２０１内に形成された第１の不純物領域２１５及び第２の不純物領域２１９と、を含む。ゲート誘電膜２０２は、カップリング誘電膜２１１よりさらに厚くできる。トンネリング誘電膜は、熱酸化膜と化学気相蒸着（ＣＶＤ）絶縁膜を含むことができるが、これらは順次に形成される。

プログラム動作の間、高電圧が第１の不順物領域２１５に印加されることによって、フローティングゲート２１４は、カップリング誘電膜２１１を通じたカップリング現象によって所定の電圧が誘発されて、第１の不純物領域２１５と第２の不純物領域２１９との間に発生された電荷や電子がゲート誘電膜２０２を通じてフローティングゲート２１４に注入でき、蓄積できる。また、消去ゲート２１８によって、プログラム又は読み出し動作する間、データはビットライン３２０を通じて単位メモリセル３１０に入力されることができるか、或いは単位メモリセル３１０に貯蔵されたデータはビットライン３２０を通じて出力できる。

一方、カップリング誘電膜２１１の厚さは、約４０Å〜２００Åの範囲でありうる。より好ましくは、カップリング誘電膜２１１の厚さは、約６０Å〜１２０Åの範囲である。

本発明の一実施形態によれば、プログラムゲート２１０とフローティングゲート２１４との間の容量性カップリング比（ｃａｐａｃｉｔｉｖｅｃｏｕｐｌｉｎｇｒａｔｉｏ）は、プログラムゲート２１０と消去ゲート２１８との間の容量性カップリング比より大きいことが可能である。その結果、消去動作の間、フローティングゲート２１４内に蓄積された電子がＦ−Ｎトンネリング現象によってカップリング誘電膜２１１を通じて消去ゲート２１８に放電できる。

特に、もしフローティングゲート２１４と消去ゲート２１８との間の容量性カップリング比がさらに小さければ、相対的にさらに低い電圧がフローティングゲート２１４に誘起されることによって、フローティングゲート２１４に蓄積された電子は、Ｆ−Ｎトンネリング現象によってトンネリング誘電膜２１２を通じてさらに効果的に放電できる。同様に、プログラム動作時、もしプログラムゲート２１０とフローティングゲート２１４との間の容量性カップリング比がさらに大きければ、相対的にさらに高い電圧がフローティングゲート２１４に誘起されることによって、ゲート誘電膜２０２を通じてさらに効果的に電子がフローティングゲート２１４内に注入できる。

従って、カップリング誘電膜２１１の厚さは、トンネリング誘電膜２１２の厚さより薄いか、或いは殆ど同じでありうる。好ましくは、トンネリング誘電膜２１２の厚さは、カップリング誘電膜２１１の厚さよりさらに厚いか、或いは同じであることができるが、カップリング誘電膜２１１の厚さの３倍を越えない。本発明の属する技術分野の当業者は、トンネリング誘電膜２１１の厚さが、フローティングゲート２１４と消去ゲート２１８との間のＦ−Ｎトンネリングをもたらす程度に薄い厚さとすることができることを理解する。本発明の一実施形態によれば、前述した厚さはフローティングゲート２１４の端からプログラムゲート２１０又は消去ゲート２１８までに測定される一番近い距離でありうる。

ひいては、本発明のさらに他の側面によれば、フローティングゲート２１４とプログラムゲート２１０は、それら間の第１のオーバーラップ領域を含み、プログラムゲート２１０と消去ゲート２１８は、それら間の第２のオーバーラップ領域を有する。好ましくは、第１のオーバーラップ領域は第２のオーバーラップ領域よりさらに広くて、前述した理由によりプログラムゲート２１０とフローティングゲート２１４との間の容量性カップリング比がプログラムゲート２１０と消去ゲート２１８との間の容量性カップリング比よりさらに大きくできる。好ましくは、第１のオーバーラップ領域は、第２のオーバーラップ領域より少なくとも２倍であり、第２のオーバーラップ領域の５倍より大きくないようにできる。もし第１のオーバーラップ領域が第２のオーバーラップ領域の５倍より大きければ、電子が消去ゲート２１８に放電されるのには第２のオーバーラップ領域があまりに狭いため、消去動作が効果的に遂行されない恐れがある。

それに加え、本発明のさらに他の側面によれば、フローティングゲート２１４とプログラムゲート２１０との間のオーバーラップ長さとフローティングゲート２１４と消去ゲート２１８との間のオーバーラップ長さの比は、約５：１〜約２０：１でありうる。より好ましくは、その比は約１０：１である。

本発明のさらに他の側面によれば、共通ソース領域又は第１の不純物領域２１５は、プログラムゲート２１０と部分的にオーバーラップされて、プログラムゲート２１０の下の基板２０１内にチャネル領域を形成できる。こうした場合、基板２０１の下にこうしたチャネル領域を含む付加的なトランジスタを形成して、それらを通じて電流の流れを制御することによって従来技術のディスターブ現象はさらに防止できる。対案的に、第１の不純物領域２１５は、プログラムゲート２１０と完全にオーバーラップされることができる。

本発明のさらに他の実施形態によれば、半導体素子はバイト動作のために消去ゲート２１８と結合される選択トランジスタ（図示せず）をさらに含む。

図４Ａ〜図４Ｇは、図３Ａの実施形態によるＥＥＰＲＯＭ単位セルの典型的な製造工程の断面図である。図４Ａ〜図４Ｇは、図３Ａのような観点を有する。すなわち、これらは図３Ａのような垂直面に沿った断面図を示す。

図４Ａを参照すれば、ゲート誘電膜２０２が基板２０１上に蒸着される。好ましくは、熱酸化膜のようなゲート誘電膜２０２は、約５０Å〜１５０Åの厚さである。次に、ポリシリコン膜（図示せず）がゲート誘電膜２０２上に蒸着され、よく知られた技術でパターニングしてフローティングゲート２１４を形成する。好ましくは、フローティングゲート２１４は約５００Å〜２５００Åの厚さである。

図４Ｂを参照すれば、第１の誘電膜２１１が、約４０Å〜２００Å、好ましくは、約６０Å〜１２０Åの厚さにフローティングゲート２１４上に蒸着される。好ましくは、第１の誘電膜２１１は化学気相蒸着（ＣＶＤ）工程と高温酸化物（ＨＴＯ）とを使用して形成される。対案的に、第１の誘電膜２１１は熱酸化工程と中温酸化物（ＭＴＯ）とを使用して形成できる。第１の誘電膜２１１の厚さは、図３Ａと図４Ｇのｔ１で示す。

図４Ｃを参照すれば、ポリシリコン膜（図示せず）がゲート誘電膜２０２と第１の誘電膜２１１上に蒸着される。次にポリシリコン膜は、知られた技術によってパターニングされてプログラムゲート２１０を形成する。好ましくは、プログラムゲート２１０は、約１０００Å〜３０００Åの厚さである。

図４Ｄを参照すれば、第２の誘電膜２１２がプログラムゲート２１０、第１の誘電膜２１１及びゲート誘電膜２０２上に蒸着される。好ましくは、第２の誘電膜２１２は化学気相蒸着（ＣＶＤ）工程と高温酸化物（ＨＴＯ）とを使用して形成される。対案的に、第２の誘電膜２１２は、熱酸化工程と中温酸化物（ＭＴＯ）とを使用して形成できる。第２の誘電膜２１２の厚さは、図３Ａと図４Ｇのｔ２で示される。好ましくは、第２の誘電膜２１２の厚さｔ２は、第１の誘電膜２１１の厚さより厚いか、或いは同じであるが、第１の誘電膜２１１の厚さｔ１の３倍より厚くない。より好ましくは、第２の誘電膜２１２の厚さｔ２は第１の誘電膜２１１の厚さｔ１の約１．３〜３倍である。

図４Ｅを参照すれば、ポリシリコン膜（図示せず）が第２の誘電膜２１２上に蒸着される。次に、ポリシリコン膜は知られた技術によってパターニングされて消去ゲート２１８を形成する。こうして、消去ゲート２１８は、フローティングゲート２１４及び／又はプログラムゲート２１０の形態によって自己整列されて形成される。好ましくは、消去ゲート２１８の厚さは約１０００Å〜３０００Åである。

次に、感光膜（図示せず）が消去ゲート２１８、第２の誘電膜２１２、ゲート誘電膜２０２上に蒸着される。その後、写真工程を用いてプログラムゲート２１０の間の第２の誘電膜２１２の中央領域を露出させるマスク膜２３１，２３２を形成する。ｐ型イオン注入は、知られた技術を使用してハロー領域２１５＿２を形成することに用いられる。例えば、ｐ型イオン注入は約１０^１５ｉｏｎｓ／ｃｍ^２のドーズで遂行される。ｎ型イオン注入はＬＤＤ領域２１５＿１を形成するのに用いられる。例えば、ｎ型イオン注入は約１０^１３ｉｏｎｓ／ｃｍ^２のドーズで遂行される。マスク膜２３１，２３２は除去される。

図４Ｆを参照すれば、感光膜（図示せず）が消去ゲート２１８、第２の誘電膜２１２及びゲート誘電膜２０２上に蒸着される。その後、写真工程を用いて消去ゲート２１８に隣接した領域だけではなく、二つプログラムゲート２１０の間の中央領域を露出させるマスク膜２４１，２４２を形成する。

酸化膜は、露出領域内に蒸着された後、知られた技術を用いてエッチングされてスペーサ２４３，２４４，２４５，２４６を形成する。その後、ｎ型イオン注入を行って、ハロー領域２１５＿２内にソース領域２１５と消去ゲート２１８と隣接した基板２０１内にドレイン領域２１９を形成する。例えば、ｎ−型イオン注入は約１０^１５ｉｏｎｓ／ｃｍ^２のドーズで遂行される。マスク膜２４１，２４２とスペーサ２４３，２４４，２４５，２４６は除去される。

図４Ｇを参照すれば、層間絶縁膜（図示せず）が図４Ｆの結果構造上に蒸着される。層間絶縁膜は、知られた技術によってエッチングされて層間誘電膜３５０とドレイン領域２１９を露出させるビアホールを形成する。その後、層間誘電膜３５０上に導電物質を蒸着してビアホールを充填し、ビットライン３２を形成する。

図５Ａ〜図５Ｆは、図３Ｂの実施形態によるＥＥＰＲＯＭ単位セルを製造する典型的な工程を示した断面図である。図５Ａ〜図５Ｆは、図３Ｂのような観点を有する。すなわち、図３Ｂのような垂直面に沿った断面を示す。

図５Ａを参照すれば、ゲート誘電膜２０２が基板２０１上に蒸着される。ゲート誘電膜２０２は、約５０Å〜１５０Åの厚さの熱酸化膜を含むことができる。次に、ポリシリコン膜（図示せず）がゲート誘電膜２０２上に蒸着され、知られた技術によってパターニングされてフローティングゲート２１４を形成する。フローティングゲート２１４の厚さは約５００Å〜２５００Åでありうる。

図５Ｂを参照すれば、マスク膜（図示せず）が図５Ａの構造上に蒸着され、パターニングされてマスク２５１，２５３を形成する。マスク２５１，２５３はフローティングゲート２１４の上面を部分的に露出させる。マスク２５１，２５３を使用して、フローティングゲート２１４の露出された上端部にＮ_２（ｎｉｔｒｏｇｅｎ）イオン注入を遂行する。マスク２５１，２５３は除去される。

図５Ｃを参照すれば、マスク膜（図示せず）がゲート誘電膜２０２とフローティングゲート２１４上に蒸着される。その後、マスク膜はパターニングされてマスク２６１，２６２，２６３を形成する。マスク２６１，２６２，２６３は、フローティングゲート２１４の上面を露出させる。マスク２６１，２６２，２６３を使用して、熱酸化工程を遂行して酸化膜２７１，２７２を形成する。典型的に、Ｎ_２の注入が遂行されたフローティングゲート２１４の領域は、マスク２５１，２５２によって覆われた領域より少なく酸化される。従って、酸化膜２７１の厚さが酸化膜２７２の厚さより薄くなる。マスク２６１，２６２，２６３は除去される。言い換えれば、フローティングゲート２１４は端に形成されたチップを備え平坦ではない表面を形成する屈曲のある厚さを有する。

図５Ｄを参照すれば、第１の誘電膜２７３がフローティングゲート２１４の側壁と酸化膜２７１，２７２の上面に約５０Å〜２００Åの厚さに蒸着される。好ましくは、第１の誘電膜２７３は化学気相蒸着（ＣＶＤ）工程と高温酸化物（ＨＴＯ）とを使用して形成される。対案的に、第１の誘電膜２７３は、熱酸化工程と中温酸化物（ＭＴＯ）を使用して形成できる。

その後、ポリシリコン膜（図示せず）が結果構造上に蒸着される。次に、ポリシリコン膜が知られた技術によってパターニングされてプログラムゲート２１０を形成する。例えば、プログラムゲート２１０は約１０００Å〜３０００Åの厚さである。

図５Ｅを参照すれば、第２の誘電膜２７４が、プログラムゲート２１０、第１の誘電膜２７３上に蒸着される。好ましくは、第２の誘電膜２７４は熱酸化工程と高温酸化物（ＨＴＯ）とを使用して形成される。対案的に、第２の誘電膜２７４は、熱酸化工程と中温酸化物（ＭＴＯ）とを使用して形成できる。

ポリシリコン膜（図示せず）が、結果構造上に蒸着される。次に、ポリシリコン膜は知られた技術によってパターニングされて消去ゲート２１８を形成する。例えば、消去ゲート２１８は約１０００Å〜３０００Åの厚さである。

図５Ｆを参照すれば、ドレイン領域２１９、ソース領域２１５、ＬＤＤ領域２１５＿１、ハロー領域２１５＿２、層間誘電膜３５０及びビットライン３２０を形成する。ここで使用される工程は、前述した実施形態について記述された工程のようなものが好ましい。すなわち、前述した実施形態についての図４Ｅ、図４Ｆ及び図４Ｇに関する工程が図３Ｂ及び図５Ｆに示した実施形態に対して同等に適用できる。従って、図５Ｅから図５Ｆへの変化に使用できる工程については、過度な反復的説明は省略する。図５Ｆで、厚さｔ３は酸化膜２７１の厚さを意味し一方、厚さｔ４は酸化膜２７２の厚さを意味する。

前述したように、トンネリング誘電膜２１２の厚さ、すなわち消去ゲート２１８とフローティングゲート２１４との間の誘電膜の厚さは、カップリング誘電膜２１１、又はプログラムゲート２１０とフローティングゲート２１４との間の誘電膜厚さよりさらに厚いことが好ましい。こうした多用な厚さ、オーバーラップ領域及び／又は長さは、プログラムゲート２１０が消去ゲート２１８よりもフローティングゲート２１４にさらに大きな電界を付与し、すなわちさらに高いカップリング比を確保する。例えば、素子の書き取り動作の間、消去ゲート２１８は約１．５Ｖの電圧とすることができ、プログラムゲート２１０は、約１０Ｖの電位を有することができる。こうした電圧が印加されたとき、消去ゲート２１８が同時に消去ゲート電圧をフローティングゲート２１４に与えることができるので、フローティングゲート２１４の電圧は低下することができる。

また、本発明の実施形態によれば、ジャンクション領域に印加される電圧、例えば３Ｖ〜６Ｖとプログラムゲート２１０に印加される電圧、例えば５Ｖ〜１０Ｖは全てフローティングゲート２１４のカップリングを誘導する。従って、フローティングゲート２１４のカップリングはジャンクション領域に印加された１５Ｖのような高電圧に依存する必要がないため、充電又は放電動作は、従来技術と比較して相当に低い電圧で遂行できる。

次の表２は、ＥＥＰＲＯＭ単位セルの充電、放電及び読み出し動作の間に、前述した本発明の実施形態に適用できる典型的な電圧を示す。

書き取り（充電）動作の間、概ね１．５Ｖのスレッショルド電圧Ｖｔｈが消去ゲート２１８に印加され、プログラムゲート２１０は、５Ｖ〜１０Ｖの電位に、ソース領域２１５は、３Ｖ〜６Ｖの電位に、ドレイン領域２１９は殆ど０Ｖの電位にある。

消去（放電）動作の間、消去ゲート２１８に１０Ｖ〜１３Ｖの電圧が印加され、プログラムゲート２１０、ソース領域２１５、ドレイン領域２１９は全て０Ｖにある。

読み出し動作の間、消去ゲート２１８とプログラムゲート２１０には、１Ｖ〜２Ｖの電圧が印加される。ソース領域２１５は０Ｖの電圧、ドレイン領域２１９は０．４Ｖ〜１Ｖの電圧を有する。

図６に示されたように、本発明は、メモリモジュール又はスマートカードのような多様な電子システムに適用されうる。スマートカードは、例えば暗号化及び／又は解読のための保安コントローラと、チップ動作システム（ＣＯＳ）及び基本的な入出力システム（ＢＩＯＳ）を含むＭ−ＲＯＭと、臨時貯蔵メモリ用ＳＲＡＭ及び本発明の実施形態による不揮発性メモリセルに付加して、チップ又はデータ制御のための中央処理装置（ＣＰＵ）と、を含む。

結論的に、本発明の一側面によれば、消去ゲート２１８は、フローティングゲート２１４及び／又はプログラムゲート２１０に自己整列されて形成できるので、工程マージンが従来技術に比較して実質的に向上できる。また、本発明の他の側面によれば、センスラインから十分な距離だけ物理的に離隔されるべき分離されたワードラインがないので、素子のサイズは相当に縮小することができる。また、本発明のさらに他の側面によれば、ジャンクション領域に印加される電圧だけではなく、プログラムゲート２１０に印加される電圧は、フローティングゲート２１４のカップリングを招来できる。従って、充電又は放電動作は従来技術に比較して相当に低い電圧で遂行できる。言い換えれば、本発明の実施形態では、従来技術の素子で要求された高電圧を、メモリセルの間のパンチスルー又はディスターブ現象を起こすジャンクション領域に印加する必要はない。その結果、メモリセルのパンチスルーのような従来技術の問題点は、共通ソース領域２１５とドレイン領域２１９との間の距離Ｌ３が縮小される場合にも効果的に防止できる。従って、素子はプログラムディスターブ現象やパンチスルーの問題なしに、さらにサイズを縮めることができる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明は、単位セルのサイズが縮小され、低電圧によって素子動作が可能な不揮発性メモリ素子及びその製造方法に適用されうる。

従来ＥＥＰＲＯＭ単位セルの断面図である。本発明の実施形態による多くのＥＥＰＲＯＭ単位セルアレイの配置図である。本発明の一実施形態によるＥＥＰＲＯＭ単位セルの断面図である。本発明の他の実施形態によるＥＥＰＲＯＭ単位セルの断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ａに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。図３Ｂに示した実施形態によるＥＥＰＲＯＭの典型的な製造工程を示した断面図である。本発明の不揮発性メモリセルを採用した典型的なデータシステムを示した概略図である。

符号の説明

２１０プログラムゲート
２１１第１の絶縁膜
２１２第２の絶縁膜
２１４フローティングゲート
２１５共通ソース領域
２１５＿１ＬＤＤ領域
２１５＿２ハロー領域
２１８消去ゲート
２１９ドレイン領域

Claims

半導体基板上に形成されたゲート誘電膜；
前記ゲート誘電膜上に置かれ、第１の側面、前記第１の側面に対向する第２の側面及び上面を備えるフローティングゲート；
少なくとも前記第１の側面に沿って側部が設けられ、前記ゲート誘電膜上に載る絶縁されたプログラムゲート；
前記フローティングゲートに隣接して配置され、少なくとも前記第２の側面に沿って設けられ、前記ゲート誘電膜上に載る消去ゲート；
前記フローティングゲートと前記プログラムゲートとの間に配置されるカップリング誘電膜；
前記フローティングゲートと前記消去ゲートとの間に配置されるトンネリング誘電膜；および
前記フローティングゲートの対向側に沿って半導体基板内形成された第１の不純物領域と第２の不純物領域；
を含むことを特徴とする半導体素子。
前記プログラムゲートと前記フローティングゲートとの間の容量性カップリング比が前記プログラムゲートと前記消去ゲートとの間の容量性カップリング比よりさらに大きいことを特徴とする請求項１に記載の半導体素子。
前記カップリング誘電膜の厚さは、前記トンネリング誘電膜の厚さより薄いか、或いは殆ど同じであることを特徴とする請求項２に記載の半導体素子。
前記カップリング誘電膜の厚さが約４０Å〜２００Åであることを特徴とする請求項３に記載の半導体素子。
前記カップリング誘電膜の厚さが約６０Å〜１２０Åであることを特徴とする請求項４に記載の半導体素子。
前記トンネリング誘電膜の厚さは、前記カップリング誘電膜の厚さより厚いか、或いは同じであり、前記カップリング誘電膜の厚さの３倍より厚くないことを特徴とする請求項３に記載の半導体素子。
前記トンネリング誘電膜の厚さは、前記フローティングゲートと前記消去ゲートとの間のＦ−Ｎトンネリングをもたらす程度に薄いことを特徴とする請求項６に記載の半導体素子。
前記フローティングゲートと前記プログラムゲートは、それら間に第１のオーバーラップ領域を含み、前記プログラムゲートと前記消去ゲートは、それら間に第２のオーバーラップ領域を含み、前記第１のオーバーラップ領域が前記第２のオーバーラップ領域より広いことを特徴とする請求項２に記載の半導体素子。
前記第１のオーバーラップ領域のサイズは、少なくとも前記第２のオーバーラップ領域のサイズの約２倍であり、前記第２のオーバーラップ領域の５倍より広くないことを特徴とする請求項８に記載の半導体素子。
前記プログラムゲートは、前記フローティングゲートの前記上面の領域上に設けられる上部を含むことを特徴とする請求項１に記載の半導体素子。
前記消去ゲートは、前記プログラムゲートと前記フローティングゲートの形態によって自己整列されて形成されたことを特徴とする請求項１に記載の半導体素子。
前記ゲート誘電膜は、前記カップリング誘電膜よりさらに厚いことを特徴とする請求項１に記載の半導体素子。
前記第１の不純物領域は、前記プログラムゲートと部分的にオーバーラップして前記半導体基板内にチャネル領域を形成することを特徴とする請求項１に記載の半導体素子。
前記第１の不純物領域が前記プログラムゲートと完全にオーバーラップされることを特徴とする請求項１に記載の半導体素子。
前記第１の不純物領域に隣接して形成されたハロー注入領域をさらに含むことを特徴とする請求項１に記載の半導体素子。
前記フローティングゲートと前記プログラムゲートとの間のオーバーラップ長さと前記フローティングゲートと前記消去ゲートとの間のオーバーラップ長さの比が約５：１〜約２０：１であることを特徴とする請求項１に記載の半導体素子。
前記比が約１０：１であることを特徴とする請求項１６に記載の半導体素子。
前記フローティングゲートは、端に形成されたチップを有し、前記消去ゲートは前記チップ上に一直線に載る部分を有することを特徴とする請求項１に記載の半導体素子。
前記トンネリング誘電膜は、順次に形成された熱酸化膜と化学気相蒸着絶縁膜とを含むこと
を特徴とする請求項１に記載の半導体素子。
前記フローティングゲートは、端に形成されたチップを備え平坦ではない表面を形成する屈曲のある厚さを有することを特徴とする請求項１に記載の半導体素子。
前記プログラムゲートの厚さは約１０００Å〜３０００Åであり、前記フローティングゲートの厚さは約５００Å〜２５００Åであり、前記消去ゲートの厚さは１０００Å〜３０００Åであることを特徴とする請求項１に記載の半導体素子。
半導体基板上に載り、側面と上面とを有する絶縁されたフローティングゲート；
少なくとも前記フローティングゲートの前記側面上に形成された絶縁されたプログラムゲート；
前記フローティングゲートに隣接して配置される絶縁された消去ゲート；
前記絶縁されたフローティングゲートと前記絶縁されたプログラムゲートとの間に配置される第１の誘電膜；
前記絶縁されたフローティングゲートと前記絶縁された消去ゲートとの間に配置され、前記フローティングゲートと前記プログラムゲートとの間の容量性カップリング比が前記プログラムゲートと前記消去ゲートとの間の容量性カップリング比よりさらに大きい第２の誘電膜；および
前記絶縁されたフローティングゲートの対向側に沿って配置される第１及び第２のジャンクション領域；
を含むことを特徴とする半導体素子。
前記第１の誘電膜の厚さが実質的に前記第２の誘電膜の厚さよりさらに薄いことを特徴とする請求項２２に記載の半導体素子。
前記フローティングゲートと前記プログラムゲートとの間のオーバーラップ領域が前記フローティングゲートと前記消去ゲートとの間のオーバーラップ領域よりさらに広いこと
を特徴とする請求項２２に記載の半導体素子。
前記絶縁されたプログラムゲートは、前記フローティングゲートの前記上面領域上にも形成されることを特徴とする請求項２２に記載の半導体素子。
前記消去ゲートは、前記フローティングゲートと前記プログラムゲート上に載り、前記フローティングゲートと前記プログラムゲートの形態によって自己整列されて形成されたことを特徴とする請求項２２に記載の半導体素子。
バイト動作のための前記消去ゲートに結合する選択トランジスタをさらに含むことを特徴とする請求項２２に記載の半導体素子。
半導体基板上に配置され、第１の高さを有する絶縁された第１のゲート；
前記第１のゲートと部分的にオーバーラップされ、前記第１の高さよりさらに高い第２の高さを有する絶縁された第２のゲート；および
前記第１のゲートと部分的にオーバーラップされ、前記第２の高さよりさらに高い第３の高さを有する絶縁された第３のゲート；
を含むことを特徴とする不揮発性半導体メモリ素子。
前記第２のゲートと前記第３のゲートは、それぞれ前記第１のゲートの側部及び上部全てに亘って配置されることを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
前記第１のゲートと前記第３のゲートとの間に配置されるトンネリング誘電膜；および
前記第１のゲートと前記第２のゲートとの間に配置されるカップリング誘電膜；
を含み、
前記トンネリング誘電膜は、前記カップリング誘電膜よりさらに厚いことを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
前記消去ゲートによって部分的にオーバーラップされ、前記半導体基板上に形成された第１のジャンクション；および
前記プログラムゲートによって部分的にオーバーラップされ、半導体基板上に形成された前記第２のジャンクション；
をさらに含むことを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
前記第２のジャンクションに隣接し、前記プログラムゲートによって部分的にオーバーラップされるハロージャンクションをさらに含むことを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
前記消去ゲートの上端部は、前記プログラムゲートの上端部よりさらに高く拡張されることを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
半導体基板上に載り、側面と上面とを有する絶縁されたフローティングゲート；
少なくとも前記フローティングゲートの前記側面上に形成され絶縁されたプログラムゲート；
前記フローティングゲートに隣接して配置され絶縁された消去ゲート；
前記絶縁されたフローティングゲートと前記絶縁されたプログラムゲートとの間に配置される第１の誘電膜；
前記絶縁されたフローティングゲートと前記絶縁された消去ゲートとの間に配置され、前記フローティングゲートと前記プログラムゲートとの間の容量性カップリング比が前記プログラムゲートと前記消去ゲートとの間の容量性カップリング比よりさらに大きい第２の誘電膜；および
前記絶縁されたフローティングゲートの対向側に沿って配置される第１及び第２のジャンクション領域を含む不揮発性半導体メモリ；および
前記不揮発性メモリで電気的通信を行う中央処理装置；
を含むことを特徴とするシステム。
保安コントローラをさらに含むことを特徴とする請求項３４に記載のシステム。
ＳＲＡＭをさらに含むことを特徴とする請求項３５に記載のシステム。
Ｍ−ＲＯＭをさらに含むことを特徴とする請求項３６に記載のシステム。
半導体基板上にゲート誘電膜を蒸着する段階；
前記ゲート誘電膜上に第１の導電膜を形成する段階；
前記ゲート誘電膜上に配置される前記第１の導電膜をパターニングしてフローティングゲートを形成する段階；
前記フローティングゲート上に第１の厚さを有する第１の誘電膜を蒸着する段階；
前記ゲート誘電膜と前記第１の誘電膜上に第２の導電膜を形成する段階；
前記第２の導電膜をパターニングして前記フローティングゲートと部分的にオーバーラップされるプログラムゲートを形成する段階；
前記プログラムゲート、前記第１の誘電膜及び前記ゲート誘電膜上に第２の厚さを有する前記第２の誘電膜を蒸着する段階；
前記第２の誘電膜上に第３の導電膜を形成する段階；および
第３の導電膜をパターニングして前記プログラムゲートと前記フローティングゲートに部分的にオーバーラップされる消去ゲートを形成する段階；
を含むことを特徴とする半導体素子の製造方法。
前記第１の導電膜は、約５００Å〜２５００Åの厚さで形成されることを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第２の導電膜は、約１０００Å〜３０００Åの厚さで形成されることを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第１の厚さは、約５０Å〜２００Åであることを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第１の誘電膜を蒸着する段階は、熱酸化又は化学気相蒸着を含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第２の誘電膜を蒸着する段階は、化学気相蒸着又は熱酸化を含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
前記フローティングゲートの上面を平坦ではないように酸化して、端に形成されたチップを備え平坦ではない表面を形成する屈曲のある厚さを、前記フローティングゲートが形成する段階をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
前記フローティングゲートの対向側に沿って第１及び第２のジャンクション領域を形成する段階をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第１及び第２のジャンクション領域のうちいずれか一つに隣接するハロー領域を形成する段階をさらに含むことを特徴とする請求項４５に記載の半導体素子の製造方法。
半導体基板上にゲート誘電膜を蒸着する段階；
前記ゲート誘電膜上に配置される第１の導電膜をパターニングしてフローティングゲートを形成する段階；
前記ゲート誘電膜と前記フローティングゲート上に第１のマスク膜を蒸着する段階；
前記第１のマスク膜をパターニングして前記フローティングゲートを部分的に露出させる第１のマスクパターンを形成する段階；
前記第１のマスクパターンをマスクとして使用して前記フローティングゲートの上面にイオンを注入する段階；
前記第１のマスクパターンを除去する段階；
前記ゲート誘電膜と前記フローティングゲート上に第２のマスク膜を蒸着する段階；
前記第２のマスク膜をパターニングして前記フローティングゲートを露出させる第２のマスクパターンを形成する段階；
前記フローティングゲートの上面を熱酸化する段階；
前記フローティングゲート上に第１の厚さを有する第１の誘電膜を蒸着する段階；
前記ゲート誘電膜と前記第１の誘電膜上に配置される第２の導電膜をパターニングして前記フローティングゲートと部分的にオーバーラップされるプログラムゲートを形成する段階；
前記プログラムゲート、前記第１の誘電膜及び前記ゲート誘電膜上に第２の厚さを有する第２の誘電膜を蒸着する段階；および
前記第２の誘電膜上に配置される第３の導電膜をパターニングして、前記プログラムゲート及び前記フローティングゲートと部分的にオーバーラップされる消去ゲートを形成する段階；
を含むことを特徴とする半導体素子の製造方法。
前記イオンを注入する段階は、窒素イオンを注入する段階を含むことを特徴とする請求項４７に記載の半導体素子の製造方法。
前記フローティングゲートの上面を熱酸化して、前記イオン注入が起こる前記フローティングゲートの部分が前記マスクによって覆われた領域より少なく酸化される段階を含むことを特徴とする請求項４７に記載の半導体素子の製造方法。
前記第１の導電膜は、約５００Å〜２５００Åの厚さで蒸着されることを特徴とする請求項４７に記載の半導体素子の製造方法。
前記第２の導電膜は、約１０００Å〜３０００Åの厚さで蒸着されることを特徴とする請求項４７に記載の半導体素子の製造方法。
前記第２の厚さは、前記第１の厚さより約１．５〜３．０倍厚いことを特徴とする請求項４７に記載の半導体素子の製造方法。