JP5554973B2 - 半導体集積回路装置の製造方法 - Google Patents

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Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるリソグラフィ技術に適用して有効な技術に関する。
日本特開平５−３２６３５８号公報（特許文献１）には、コンタクトホールの角部の形状が丸みを帯びないように、一枚のネガ型レジスト膜を相互に直交する帯状斜光部を有する２枚のマスクを用いて２度露光する技術が開示されている。
日本特開平９−２８９１５３号公報（特許文献２）には、ポリサイドゲート電極とそれに近接するポリサイドパターンのポジ型レジストを用いた光リソグラフィ加工において、パターンの角部の形状が丸みを帯びないように、一枚のネガ型レジスト膜を異なる遮蔽パターンを有する２枚のマスクを用いて２度露光する技術が開示されている。
日本特開平１１−１２１７０１号公報（特許文献３）には、ＮＯＲ型半導体メモリデバイスのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域の光リソグラフィに関して、矩形パターンの端部が近接効果により丸みを帯びることを回避するために、ハードマスクパターンと、それと直交するレジスト膜によるラインアンドスペースパターンを対エッチングマスクとして、シリコン基板をドライエッチングすることで、トレンチを形成する技術が開示されている。
日本特開２００６−４９７３７号公報（特許文献４）または、これに対応する米国特許公開２００９−１２２６０９号公報（特許文献５）には、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造またはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造を用いたスプリットゲートフラッシュメモリセル（Ｓｐｌｉｔ Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ）を有するフラッシュメモリにおいて、書き込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わる書き込みディスターブを防止する技術が開示されている。
日本特開２００９−５４７０７号公報（特許文献６）または、これに対応する米国特許公開２００９−０５０９５６号公報（特許文献７）には、ＭＯＮＯＳ構造またはＳＯＮＯＳ構造を用いたスプリットゲートフラッシュメモリセルを有するフラッシュメモリにおいて、ＳＳＩ（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）方式による書き込み時のディスターブ耐性を向上させる技術が開示されている。
特開平５−３２６３５８号公報 特開平９−２８９１５３号公報 特開平１１−１２１７０１号公報 特開２００６−４９７３７号公報 米国特許公開２００９−１２２６０９号公報 特開２００９−５４７０７号公報 米国特許公開２００９−０５０９５６号公報
共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ半導体集積回路装置では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域のパターニング工程においては、横方向に細長い矩形形状のＳＴＩパターンを縦方向に繰り返しパターンとして形成する必要がある。この矩形形状の最小寸法が露光波長（露光する光または電磁波の波長）と同程度か、それよりも短くなってくると、矩形形状の端部において近接効果が顕著となり、パターンの変形が増大する。このようなパターンの変形は、端部近傍を縦断するメモリゲートのゲート幅等のデバイスパラメータに影響する懸念がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光（第１の露光ステップと第２の露光ステップはどちらが先でもよい）を適用するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、半導体メモリ等のメモリセルアレー等の露光において、横長のほぼ矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用するので、矩形形状の端部における近接効果を回避することができる。
本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスの一例であるＭＯＮＯＳ型記憶構造を有するスプリットゲート型フラッシュメモリにおけるメモリセルアレーの部分上面図である。 図１のＡ−Ａ’断面に対応するデバイス模式断面図である。 図２に示すＯＮＯ膜周辺部Ｒ１の部分拡大断面図である。 図１に示すスプリットゲート型フラッシュメモリにおけるメモリセルアレーの回路構成図である。 図１に示すスプリットゲート型フラッシュメモリの選択セルの書込み、消去および読出し時において、各配線（選択ゲート線、メモリゲート線、ソース線およびビット線）に印加される電圧条件の一例である。 図１に示すスプリットゲート型フラッシュメモリのメモリセル部、周辺回路部、位置合わせ用のターゲットパターンおよびチップ領域の間の相互の位置関係を例示したウエハの部分上面図である。 図６のＢ−Ｂ’断面（メモリセルアレー部分は、更に図１のＡ−Ａ’’断面に対応、以下図２９まで同じ）に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用窒化シリコン膜成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用レジスト膜塗布工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用レジスト膜パターニング工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域埋め込み＆平坦化工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（Ｐ型ウエル導入工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（Ｎ型ウエル導入工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ゲート酸化および第１層ポリシリコン層成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（キャップ絶縁膜成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（メモリセル部のゲート電極加工用レジスト塗布工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（メモリセル部のゲート電極加工工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のキャップ絶縁膜除去工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆第２層ポリシリコン層成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（第２層ポリシリコン層の自己整合エッチング工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆内側ゲート電極加工用レジスト膜パターニング工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆内側ゲート電極エッチング工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のゲート電極加工用レジスト膜塗布工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のゲート電極加工工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（サイドウォールスペーサ形成＆ソース・ドレイン領域導入工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（シリサイド化工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（コンタクト上窒化シリコン膜成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（プリメタル絶縁膜成膜工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（タングステンプラグ形成工程）である。 図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（第１層メタル配線形成工程）である。 図８から図１０のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分の光学マスク（第１の光学マスク）のパターンの一例を示すマスク平面図である。 図８から図１０のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分の光学マスク（第２の光学マスク）のパターンの一例を示すマスク平面図である。 図９のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分のデバイス上面図である。 図３２のＸ−Ｘ’断面に関するデバイス断面図である。 図３１の後、レジスト膜を除去した時点の図１に対応する部分のデバイス上面図である。 図３４のＸ−Ｘ’断面に関するデバイス断面図である。 図３４の後、ライナ酸化シリコン膜成膜時点の図１に対応する部分のデバイス上面図である。 図３６の後、酸化シリコン膜で素子分離溝を埋め込んだ時点の図１に対応する部分のデバイス上面図である。 図３７の後、化学機械研摩により不要な埋め込み酸化シリコン膜を除去した時点の図１に対応する部分のデバイス上面図である。 図３８の後、窒化シリコン膜除去前の酸化シリコン膜エッチング処理を実行した時点の図１に対応する部分のデバイス上面図である。 図３９の後、窒化シリコン膜除去処理を実行した時点の図１に対応する部分のデバイス上面図である。 図４０の後、窒化シリコン膜除去後の酸化シリコン膜エッチング処理（洗浄処理等を含む）を実行した時点の図１に対応する部分のデバイス上面図である。 縮小投影露光におけるウエハ、単位露光領域、チップ領域、位置合わせ用ターゲットパターン等の配置を説明するためのウエハ部分上面図（図６は、このチップ及びその周辺領域Ｒ２に対応する）である。 図４２のＹ方向位置合わせ用ターゲットパターンの拡大上面図である。 図４２のＸ方向位置合わせ用ターゲットパターンの拡大上面図である。 図４４のＢ−Ｂ’断面に対応する位置合わせ用ターゲットパターンの一例の拡大断面図である。 図４４のＢ−Ｂ’断面に対応する位置合わせ用ターゲットパターンの他の例の拡大断面図である。 本願の他の実施形態の半導体装置の製造方法におけるＳＴＩ領域形成プロセスを説明するための図１のデバイス部分に対するハードマスク加工用の第１の光学マスクの一例（ポジ型レジストを使用する場合）を示すマスク平面図である。 図４７の光学マスクを使用して露光、現像したレジスト膜パターン（第１のレジスト膜）の平面図である。 図４８のＸ−Ｘ’断面に対応するデバイス断面図である。 図４９に続くデバイス断面図（ハードマスクエッチング完了時点）である。 図５０に続くデバイス平面図（第１のレジスト膜除去完了時点）である。 図５１のＸ−Ｘ’断面に対応するデバイス断面図である。 図５２に続くデバイス断面図（第２のレジスト膜塗布時点）である。 本願の他の実施形態の半導体装置の製造方法におけるＳＴＩ領域形成プロセスを説明するための図１のデバイス部分に対する第２の光学マスクの一例（ポジ型レジストを使用する場合）を示すマスク平面図である。 図５３に続き、図５４の光学マスクを使用して露光、現像したレジスト膜パターン（第２のレジスト膜）を含むデバイス平面図である。 図５５のＸ−Ｘ’断面に対応するデバイス断面図である。 図５５に続くデバイス平面図（第２のレジスト膜除去完了時点）である。 本願の各実施形態の半導体装置の製造方法の対象デバイスの他の例を示すＮＯＲ型フラッシュメモリの図１に対応するメモリセルアレー部分のデバイス上面図である。 図５８のＡ−Ａ’断面に対応するデバイス模式断面図である。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．「化学機械研摩」または「ＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）」というときは、浮遊砥粒によるもののみでなく、固定砥粒によるものも含む。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＭＯＮＯＳ構造またはＳＯＮＯＳ構造を用いたスプリットゲートフラッシュメモリの基本動作等の説明（主に図１から図５）
ここで説明するフラッシュメモリは、通常、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）その他のロジック回路チップ、信号処理回路チップ等に組み込まれた組み込み型メモリ（Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ）として使用される。従って、通常、配線系は、たとえば多層の銅ダマシン配線であるが、ここでは、その第１層配線のみを説明する。なお、専用のメモリとして、独立のチップに搭載することもできる。
図１は本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスの一例であるＭＯＮＯＳ型記憶構造を有するスプリットゲート型フラッシュメモリにおけるメモリセルアレーの部分上面図である。図２は図１のＡ−Ａ’断面に対応するデバイス模式断面図である。図３は図２に示すＯＮＯ膜周辺部Ｒ１の部分拡大断面図である。図４は図１に示すスプリットゲート型フラッシュメモリにおけるメモリセルアレーの回路構成図である。図５は図１に示すスプリットゲート型フラッシュメモリの選択セルの書込み、消去および読出し時において、各配線（選択ゲート線、メモリゲート線、ソース線およびビット線）に印加される電圧条件の一例である。
まず、本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスであるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１から図３を用いて説明する。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＭＯＮＯＳ構造またはＳＯＮＯＳ構造を用いたスプリットゲートフラッシュメモリのメモリセル構造、メモリセルアレーの基本構造、および基本動作を説明する。
先ずメモリセル部３（メモリセルアレー）の構造を説明する。このメモリセル部３は、メモリセル繰り返し単位領域３ｕを単位胞または単位格子とする２次元繰り返し構造を有する。図１から図３に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、この基板部より高濃度のｐ型の不純物が導入されてなるｐウエル１１が形成されている。半導体基板１の第１の主面１ａ（デバイス形成面すなわち裏面１ｂの反対の面）の活性領域には、メモリセルの選択用ｎチャネルＭＩＳＦＥＴ（ＱＳ）とメモリ用ｎチャネルＭＩＳＦＥＴ（ＱＭ）とが配置されている。このメモリセルのドレイン領域９およびソース領域８ａ，８ｂは、例えば相対的に低濃度のｎ−型の半導体領域１４ｄ，１４ｓ（それぞれＮ型ドレインエクステンション領域、Ｎ型ソースエクステンション領域）と、そのｎ−型の半導体領域１４ｄ，１４ｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１２（Ｎ型高濃度領域）とを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域１４ｄ，１４ｓは、メモリセルのチャネル領域側に配置され、ｎ＋型の半導体領域１２は、メモリセルのチャネル領域側からｎ−型の半導体領域１４ｄ，１４ｓ分だけ離れた位置に配置されている。ｎ＋型の半導体領域１２上には、ニッケルシリサイド層等の（ソース・ドレイン上の）シリサイド層１５ａが設けられている。
このドレイン領域９とソース領域８ａ，８ｂとの間の半導体基板１の主面１ａ上には、上記選択用ｎチャネルＭＩＳＦＥＴ（ＱＳ）すなわち選択トランジスタの選択ゲート電極６ａ，６ｂと、上記メモリ用ｎチャネルＭＩＳ（ＱＭ）すなわちメモリトランジスタのメモリゲート電極７ａ，７ｂとが隣接して延在しており、その延在方向において複数のメモリセルは半導体基板１に形成された素子分離部５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ（ＳＴＩ領域）を介して隣接している。すなわち、マトリクス状のＳＴＩ領域群の各列を所定の間隔を置いて、一対のワード線６ａ，６ｂが縦断している。
ソース・ドレイン領域上と同様に、メモリゲート電極７ａ，７ｂ上には、先と同様にニッケルシリサイド層等のシリサイド層１５ｂが設けられている。また、選択ゲート電極６ａ，６ｂ上には、キャップ絶縁膜１９が設けられている。更に、メモリゲート電極７ａ，７ｂの外側および選択ゲート電極６ａ，６ｂの内側には、サイドウォールスペーサ１８が設けられている。
選択ゲート電極６ａ，６ｂと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜１６が設けられている。ゲート絶縁膜１６には、酸化シリコン膜以外にも、酸窒化シリコン膜あるいは、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
メモリゲート電極７ａ，７ｂは選択ゲート電極６ａ，６ｂ及びキャップ絶縁膜１９からなる積層膜の側面の片側にサイドウォール状に設けられており、下層の絶縁膜１７ａ（電荷蓄積膜下層絶縁膜）、電荷蓄積層１７ｂ（電荷蓄積膜）および上層の絶縁膜１７ｃ（電荷蓄積膜上層絶縁膜）を積層した電荷保持用絶縁膜１７（ＯＮＯ膜）により選択ゲート電極６ａ，６ｂとメモリゲート電極７ａ，７ｂとの絶縁がなされている。
電荷蓄積層１７ｂは、その上下を絶縁膜１７ａ，１７ｃに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。本実施の形態においては、トラップ準位を有する絶縁膜として、窒化シリコン膜９ｂを形成しているが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、シリコンナノドットで形成してもよい。絶縁膜１７ａ，１７ｃは、例えば酸化シリコン膜等からなり、下層の絶縁膜１７ａの厚さは、例えば１．５〜６ｎｍ程度、上層の絶縁膜１７ｃの厚さは、例えば１〜８ｎｍ程度である。絶縁膜１７ａ，１７ｃは窒素を含んだ酸化シリコン膜で形成することもできる。
選択ゲート電極６ａ，６ｂおよびメモリゲート電極７ａ，７ｂの方には窒化シリコン膜および酸化シリコン膜からなる層間絶縁膜２１（プリメタル絶縁膜）が形成されており、この層間絶縁膜２１にはドレイン領域９に達するコンタクトホール１０が形成されている。ドレイン領域９には、コンタクトホール１０に埋め込まれたプラグ２２（タングステンプラグ）を介して、第１方向（列方向）に延在するメモリゲート電極７ａ，７ｂ（または選択ゲート電極６ａ，６ｂ）に対して交差する方向である第２方向（行方向）に延在する第１層配線２３が接続されている。この配線２３が、各メモリセルのビット線を構成している。
図１に示すような平面構造のため、ＳＴＩ領域５、５ｂ，５ｄ等のパターニングにおいて、近接効果等のために横長の長方形形状が、その端部２４ａ，２４ｂにおいて、歪むことによって、近接して設けられるＭＩＳＦＥＴ（ＱＳ，ＱＭ）のゲート幅が変化したり、端部２４ａ，２４ｂ間のソース領域８の幅が変化する当の懸念がある。このため、セクション３および５においては、この問題をプロセス的改良によって、克服している。
次に、図４を用いて、スプリットゲート型ＭＯＮＯＳメモリセルのアレー構成の一例を説明する。なお、図４では、簡略化のため、２×４個のメモリセルのみを示している。
各メモリセルの選択ゲート電極６を接続する選択ゲート線（ワード線）ＣＧＬ０〜ＣＧＬ３、メモリゲート電極７を接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域８を接続するソース線ＳＬ０，ＳＬ１は第１の方向（列方向）にそれぞれ平行に延在する。また、メモリセルのドレイン領域９を接続するビット線ＢＬ０，ＢＬ１は第２の方向（行方向）、すなわち、選択ゲート線ＣＧＬ０等と直交する方向に延在する。なお、これらの配線は、原則として、回路図上だけでなく、各メモリセルまたは配線のレイアウト上も前述した方向に延在する。また、選択ゲート線ＣＧＬ０等は、選択ゲート電極６により構成しても良く、選択ゲート電極６に接続される配線により構成してもよい。
ソース線ＳＬ０，ＳＬ１とメモリゲート線ＭＧＬ０〜ＭＧＬ３には、書込み・消去時に高電圧が印加されるので、高耐圧のＭＩＳＦＥＴからなる昇圧ドライバが接続されている。また、選択ゲート線ＣＧＬ０〜ＣＧＬ３には、１．５Ｖ程度の低電圧のみが印加されるので、低耐圧で高速の昇圧ドライバが接続されている。１本のローカルビット線には１６個、３２個または６４個のメモリセルが接続され、ローカルビット線はローカルビット線を選択するＭＩＳＦＥＴを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続されている。
図４に示したアレー構成では、ソース線ＳＬ０，ＳＬ１は一本毎に独立して配線され、メモリゲート線ＭＧＬ０〜ＭＧＬ３は複数本を接続して共通のメモリゲート線ＭＧＬとしてあるが、ソース線ＳＬ０，ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに複数本を接続して、それぞれ共有のソース線およびメモリゲート線としても良い。共有の配線とすることで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積を低減することができる。逆に、ソース線ＳＬ０，ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに一本毎に独立して配線しても良い。この場合、高耐圧のドライバ数は多くなるが、書込みおよび消去時にディスターブを受ける時間を減らすことができる。
次に、スプリットゲート型ＭＯＮＯＳメモリセルのメモリ動作（書込み、消去および読み出し）の一例を図５を用いて説明する。ここでは、電荷蓄積層１７ｂへの電子の注入を「書込み」、ホールの注入を「消去」と定義する。
「書込み」について説明する。
書込みは、いわゆるＳＳＩ方式によって行なわれる。図５に示すように、選択セルＢＩＴ１のソース領域８に印加する電圧Ｖｓを５Ｖ、メモリゲート電極７に印加する電圧Ｖｍｇを１０Ｖ、選択ゲート電極６に印加する電圧Ｖｓｇを１Ｖとする。そして、ドレイン領域９に印加する電圧Ｖｄは書込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択用ＭＩＳＦＥＴ（ＱＳ）のしきい値電圧によって決まり、例えば設定電流値１μＡで０．４Ｖ程度となる。ｐウエル１１に印加する電圧Ｖｗｅｌｌは０Ｖである。
次に、選択セルＢＩＴ１に書込み電圧を印加したときの電荷の動きを説明する。ドレイン領域９よりも大きな電圧を選択ゲート電極６に印加して選択用ＭＩＳＦＥＴ（ＱＳ）をオン状態とし、ソース領域８に正の高電圧を印加することで、ドレイン領域９からソース領域８へ電子が流れる。チャネル領域を流れるこの電子は、選択ゲート電極６とメモリゲート電極７との境界付近下のチャネル領域（ソース領域８とドレイン領域９との間）で加速されてホットエレクトロンになる。そして、ホットエレクトロンは、メモリゲート電極７に印加された正電圧によってメモリゲート電極７に引き寄せられメモリゲート電極７下の電荷蓄積層１７ｂ中に注入される。注入されたホットエレクトロンは、電荷蓄積層１７ｂ中のトラップ準位に捕獲され、その結果、電荷蓄積層１７ｂに電子が蓄積されてメモリ用ｎチャネルＭＩＳＦＥＴ（ＱＭ）のしきい値電圧が上昇する。
次に、「消去」について説明する。
図５の「消去」欄に示すように、消去は、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホールを発生させ電界加速することでホットホールを電荷蓄積層１７ｂ中に注入するＢＴＢＴ消去、メモリゲート電極７または半導体基板１からホールをＦＮ（Fowler-Nordheim）トンネリングで電荷蓄積層中に注入するＦＮ消去のいずれかによって行う。
ＢＴＢＴ消去を行う場合は、メモリゲート電極７に印加する電圧Ｖｍｇを−６Ｖ、ソース領域８に印加する電圧Ｖｓを６Ｖ、選択ゲート電極６に印加する電圧Ｖｓｇを０Ｖとし、ドレイン領域９は浮遊状態する。ｐウエル１１には０Ｖ（Ｖｗｅｌｌ）を印加する。上記電圧を印加した場合、ソース領域８とメモリゲート電極７との間にかかる電圧によってソース領域８の端部においてＢＴＢＴ現象で生成されたホールが、ソース領域８に印加された高電圧によって加速されてホットホールとなり、メモリゲート電極７に印加された高電圧によってホットホールがメモリゲート電極７方向へと引っ張られ、電荷蓄積層１７ｂ中に注入される。注入されたホットホールは電荷蓄積層１７ｂ中のトラップ準位に捕獲され、メモリ用ｎチャネルＭＩＳＦＥＴ（ＱＭ）のしきい値電圧が低下する。
メモリゲート電極７からホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、図３で上層の絶縁膜１７ｃの厚さを３ｎｍ以下とするか、上層の絶縁膜１７ｃがない構造とする。上層の絶縁膜１７ｃがある構造の場合、よりホールが注入しやすいように、上層の絶縁膜１７ｃの間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造にすると良い。また、上層の絶縁膜１７ｃがない構造の場合、よりホールが注入しやすいように、電荷蓄積層１７ｂを酸窒化シリコン膜を用いた構造、または窒化シリコン膜および酸窒化シリコン膜を半導体基板側から順に積層した構造とすると良い。メモリゲート電極７からホール注入するＦＮ消去の印加電圧としては、メモリゲート電極７に印加する電圧Ｖｍｇを１５Ｖとし、その他ソース領域８に印加する電圧Ｖｓ、選択ゲート電極６に印加する電圧Ｖｓｇ、ドレイン領域９に印加する電圧Ｖｄ、ｐウエル１１に印加する電圧Ｖｗｅｌｌは０Ｖとする。上記電圧を印加すると、メモリゲート電極７からホールがＦＮトンネリングで電荷蓄積層１７ｂに注入される。加えて、書き込み時に電荷蓄積層１７ｂに蓄積された電子がメモリゲート電極７へ引き抜かれる。
半導体基板１からホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、図３に示したメモリセルにおいて、下層の絶縁膜１７ａを３ｎｍ以下の膜厚にするか、よりホールを注入しやすいように下層の絶縁膜１７ａの間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造とする。半導体基板１からホール注入するＦＮ消去の印加電圧としては、メモリゲート電極７に印加する電圧Ｖｍｇを−１５Ｖとし、その他ソース領域８に印加する電圧Ｖｓ、選択ゲート電極６に印加する電圧Ｖｓｇ、ドレイン領域９に印加する電圧Ｖｄ、ｐウエル１１に印加する電圧Ｖｗｅｌｌは０Ｖとする。上記電圧を印加すると、半導体基板１からホールがトンネリングで電荷蓄積層１７ｂに注入される。加えて、書き込み時に電荷蓄積層１７ｂに蓄積された電子が半導体基板１へ引き抜かれる。
次に、「読出し」について説明する。
図５の「読出し」欄に示すように、読出しには、書込みと逆方向に電流を流して読み出す方法と同方向に電流を流して読み出す方法の２種類がある。図５に示すように、書込みと逆方向に電流を流して読み出す場合、ドレイン領域９に印加する電圧Ｖｄを１．５Ｖ、ソース領域８に印加する電圧Ｖｓを０Ｖ、選択ゲート電極６に印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極７に印加する電圧Ｖｍｇを１．５Ｖとする。書込みと同方向に電流を流して読み出す場合、ドレイン領域９に印加する電圧Ｖｄとソース領域８に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとする。
読出し時のメモリゲート電極７に印加する電圧Ｖｍｇは、書込み状態におけるメモリ用ｎチャネルＭＩＳ（ＱＭ）のしきい値電圧と消去状態におけるメモリ用ｎチャネルＭＩＳＦＥＴ（ＱＭ）のしきい値電圧との間に設定する。書込み状態および消去状態のしきい値電圧をそれぞれ４Ｖおよび−１Ｖに設定すると、上記読出し時のＶｍｇは両者の中間値となる。中間値とすることで、データ保持中に書込み状態のしきい値電圧が２Ｖ低下しても、消去状態のしきい値電圧が２Ｖ上昇しても、書込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセルのしきい値電圧を十分低くしておけば、読出し時の電圧Ｖｍｇを０Ｖとすることもできる。読出し時の電圧Ｖｍｇを０Ｖとすることで、読出しディスターブ、すなわち、メモリゲート電極ＭＧへの電圧印加によるしきい値電圧の変動を避けることが可能となる。
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスのアウトライン等の説明（主に図６から図２９）
図６は図１に示すスプリットゲート型フラッシュメモリのメモリセル部、周辺回路部、位置合わせ用のターゲットパターンおよびチップ領域の間の相互の位置関係を例示したウエハの部分上面図である。図７は図６のＢ−Ｂ’断面（メモリセルアレー部分は、更に図１のＡ−Ａ’’断面に対応、以下図２９まで同じ）に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用窒化シリコン膜成膜工程）である。図８は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用レジスト膜塗布工程）である。図９は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域加工用レジスト膜パターニング工程）である。図１０は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＳＴＩ領域埋め込み＆平坦化工程）である。図１１は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（Ｐ型ウエル導入工程）である。図１２は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（Ｎ型ウエル導入工程）である。図１３は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ゲート酸化および第１層ポリシリコン層成膜工程）である。図１４は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（キャップ絶縁膜成膜工程）である。図１５は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（メモリセル部のゲート電極加工用レジスト塗布工程）である。図１６は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（メモリセル部のゲート電極加工工程）である。図１７は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のキャップ絶縁膜除去工程）である。図１８は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆第２層ポリシリコン層成膜工程）である。図１９は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（第２層ポリシリコン層の自己整合エッチング工程）である。図２０は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆内側ゲート電極加工用レジスト膜パターニング工程）である。図２１は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（ＯＮＯ膜＆内側ゲート電極エッチング工程）である。図２２は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のゲート電極加工用レジスト膜塗布工程）である。図２３は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（周辺回路部のゲート電極加工工程）である。図２４は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（サイドウォールスペーサ形成＆ソース・ドレイン領域導入工程）である。図２５は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（シリサイド化工程）である。図２６は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（コンタクト上窒化シリコン膜成膜工程）である。図２７は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（プリメタル絶縁膜成膜工程）である。図２８は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（タングステンプラグ形成工程）である。図２９は図６のＢ−Ｂ’断面に対応するデバイス断面プロセスフロー図（第１層メタル配線形成工程）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスのアウトラインを説明する。
先ず、図６により対象デバイス等のウエハ１上でのレイアウトを説明する。図６に示すように、メモリセル部３（メモリセルアレー）は、チップ領域２の一部を占めており、チップ領域２は、実際の製品回路が形成される製品回路領域である。メモリセル部３の近傍には、通常、ＣＭＯＳまたはＣＭＩＳ構成のメモリ周辺回路４が設けられている。チップ領域２の外のスクライブ領域６４には、位置合わせ用ターゲットパターン２５が置かれている。この位置合わせ用ターゲットパターン２５は、Ｘ方向位置合わせ用ターゲットパターン２５ｘ、Ｙ方向位置合わせ用ターゲットパターン２５ｙ等から構成されている。次に、この図６のＢ−Ｂ’断面（メモリセルアレー部については、更に図１のＡ−Ａ’’断面に対応する）に対応するデバイス断面を使って、ウエハプロセスの概要を説明する。なお、以下で示す断面は、図示の関係上、メモリセル部３、メモリ周辺回路４、Ｘ方向位置合わせ用ターゲットパターン２５ｘ等の各一部である。メモリ周辺回路４については、ＣＭＯＳまたはＣＭＩＳ構成のＰチャネル部分の一部を示した。
図７に示すように、各断面は、左からメモリセルアレー３、周辺回路部４、位置合わせ用ターゲットパターン部２５にそれぞれ対応する。スターティングマテリアルとして、ウエハ１を準備する。ウエハ１としては、たとえば、Ｐ型単結晶シリコンウエハ（シリコン系単結晶ウエハ）等を例示することができる。なお、エピタキシャルウエハでも、ＳＯＩウエハでもよい。ウエハ１の寸法としては、たとえば、３００φ（直径が３００ｍｍ程度のほぼ円形）ウエハを例示することができる。ただし、そのほかに２００φ、４５０φ等を例示することができる。以下工程を説明する。
図７に示すように、まず、ウエハ１の第１の主面１ａ（裏面１ｂの反対の面）のほぼ全面に、たとえば厚さ１０ｎｍ程度の熱酸化シリコン膜２６（パッド酸化シリコン膜）を形成する。ここで、熱酸化処理としては、たとえば減圧した水素および酸素ガス混合雰囲気中における枚葉ランプ（Ｌａｍｐ）加熱方式（バッチ処理でもよい）等を適用してもよい（以後、「水素酸素ガス混合雰囲気減圧酸化」という）。パッド酸化シリコン膜２６は、ＳＴＩ領域を加工するときに、ウエハ１をエッチングダメージから保護するために形成されている。続いて、パッド酸化シリコン膜２６上のほぼ全面に、たとえば厚さ９０ｎｍ程度のＳＴＩ領域加工用窒化シリコン膜２７をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、成膜する。
次に、図８に示すように、窒化シリコン膜２７上のほぼ全面に、ＳＴＩ領域加工用レジスト膜２８を塗布する。続いて、このＳＴＩ領域加工用レジスト膜２８が塗布されたウエハ１をセクション３または４のリソグラフィ処理等により、処理する。ここでは、一例として、セクション３に対応してＳＴＩ領域形成工程の概要のみを説明する（詳細はセクション３参照）。
すなわち、セクション３に示す方法により、レジスト膜２８を現像すると図９のようになる。続いて、パターニングされたレジスト膜２８が存在する状態で、異方性ドライエッチングを実行することにより、シリコン膜２７、パッド酸化シリコン膜２６およびウエハ１の第１の主面１ａ（シリコン部材表面領域）をエッチングして、素子分離溝を形成する。その後、レジスト膜２８を除去する。更に、ウエハ１の第１の主面側１ａ表面および素子分離溝内に、たとえばＣＶＤ法等により埋め込み絶縁膜５を成膜する。
続いて、ウエハ１の第１の主面側１ａ表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により、平坦化すると、図１０のようになる。これで、ＳＴＩ領域５（マトリクス状のＳＴＩ領域群）及びターゲットパターン２５が完成する。図１０には説明簡略化のため、Ｘ方向位置合わせ用ターゲットパターン２５ｘを例示しているが、ＳＴＩ領域５（マトリクス状のＳＴＩ領域群）及びターゲットパターン２５ｔと同時に、Ｙ方向位置合わせ用ターゲットパターン２５ｙも形成されている。 次に、図１１に示すように、メモリセル部３以外の部分をＰウエル導入用レジスト膜２９で被覆した状態で、イオン打ち込みにより、メモリセル部３にＰウエル１１を形成する。
次に、図１２に示すように、周辺回路部４以外の部分をＮウエル導入用レジスト膜３１で被覆した状態で、イオン打ち込みにより、Ｎウエル３２を形成する。その後、レジスト膜３１を除去する。
次に、図１３に示すように、ウエハ１の第１の主面１ａ表面に、たとえば水素酸素ガス混合雰囲気減圧酸化により、たとえば厚さ７ｎｍ程度のゲート絶縁膜１６を形成する。更に、その上に、たとえばＣＶＤ法等により、たとえば厚さ１４０ｎｍ程度の第１層ポリシリコン膜３３を成膜する。
次に、図１４に示すように、第１層ポリシリコン膜３３上に、たとえばＣＶＤ法等により、たとえば下層のキャップ酸化シリコン膜１９ａ（たとえば厚さ１０ｎｍ程度）および上層のキャップ窒化シリコン膜１９ｂ（たとえば厚さ５０ｎｍ程度）からなるキャップ絶縁膜１９を成膜する。
次に、図１５に示すように、キャップ絶縁膜１９上に、選択ゲートパターニング用レジスト膜３４を塗布する。続いて、レジスト膜３４が塗布されたウエハ１をリソグラフィ装置（露光装置を含む）に導入して、Ｘ方向位置合わせ用ターゲットパターン２５ｘを用いて、Ｘ方向（行方向）の位置合わせを実行し、同様に、Ｙ方向位置合わせ用ターゲットパターン２５ｙを用いて、Ｙ方向（行方向）の位置合わせを実行して、光学マスクを用いて、メモリセル部３の選択的露光を行う（言い換えれば、セクション３の図３０のマスクによって焼き付けられたＸ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙを用いてＸ方向およびＹ方向の位置合わせを実行する）。これは、選択ゲートをパターニングする際の位置合わせは、マトリクス状のＳＴＩ領域群のＸ方向の位置を基準として実行されることを意味する。このことにより、図1に示すように、たとえばＳＴＩ領域５ｂの端部２４ａと選択ゲート電極６ａとのＸ方向（行方向）の位置ずれを最小限に抑えることができる。
ここで、たとえばポジ型レジストを使用したとすると、周辺回路部４については、基本的に露光せず、位置合わせ用ターゲットパターン２５については、ほぼ全面露光する。このようにした後、レジスト膜３４を現像処理する。
このパターニングされたレジスト膜３４をマスクとして、異方性ドライエッチングを実行すると、図１６のようになる。すなわち、選択ゲート電極６ａとキャップ絶縁膜１９とからなる積層膜、および、選択ゲート６ｂとキャップ絶縁膜１９とからなる積層膜が形成される。その後、レジスト膜３４を除去する。
次に、図１７に示すように、周辺回路部４の第１層ポリシリコン３３上に形成されたキャップ絶縁膜１９ｂを除去する際には、周辺回路部４以外をレジスト膜３５で被覆した状態で、ウエハ１の第１の主面側１ａに対して、ウエットエッチング（たとえば、熱燐酸系窒化シリコン膜エッチング液および弗酸系酸化シリコン膜エッチング液）を実行することにより、周辺回路部４のキャップ絶縁膜１９ｂを除去する。キャップ絶縁膜１９ｂを除去する工程においては、キャップ絶縁膜１９ａがエッチングストッパとして用いられる。その後、レジスト膜３５を除去する。周辺回路部４に形成されたキャップ絶縁膜１９ａは、その後の洗浄工程などを経て、除去される。
次に、図１８に示すように、ウエハ１の第１の主面側１ａのほぼ全面に、たとえばＣＶＤ法等により、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜１７を成膜する。続いて、ウエハ１の第１の主面側１ａのほぼ全面に、たとえばＣＶＤ法等により、たとえば厚さ５０ｎｍ程度の第２層ポリシリコン膜３６を成膜する。
次に、図１９に示すように、ウエハ１の第１の主面側１ａのほぼ全面に対して、異方性ドライエッチングを実行することにより、選択ゲート電極６ａとキャップ絶縁膜１９とからなる積層膜、および、６ｂとキャップ絶縁膜１９とからなる積層膜の両側に、その一部がメモリゲート電極７ａ，７ｂとなるべき第２層ポリシリコン膜３６をサイドウォール状に残存させる。
次に、図２０に示すように、メモリセル部３の一対の選択ゲート電極６ａ，６ｂの一部、残すべきメモリゲート電極７ａ，７ｂ、周辺回路部４、および、位置合わせ用ターゲットパターン部２５をレジスト膜３７で被覆した状態で、順次、ポリシリコンの等方性ドライエッチングを実行し、露出している第２層ポリシリコン膜３６を除去する。その後、レジスト膜３７を除去した後、酸化シリコン膜、窒化シリコン膜等のウエットエッチングを実行することで、露出しているＯＮＯ膜１７を除去すると、図２１のようになる。これによって、一対のワード線６ａ，６ｂに沿って、自己整合的に第１および第２の電極線７ａ，７ｂが形成されたことになる。
次に、図２２に示すように、ウエハ１の第１の主面側１ａのほぼ全面に、メモリ周辺回路ゲート加工用レジスト膜３８を塗布する。続いて、レジスト膜３８が塗布されたウエハ１をリソグラフィ装置（露光装置を含む）に導入して、Ｘ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙ（言い換えればセクション３の図３０の光学マスクによって露光されたターゲットパターン）を用いて、Ｘ方向（行方向）およびＹ方向（列方向）の位置合わせを実行して、光学マスクを用いて、周辺回路部４の選択的露光を行う。たとえばポジ型レジストを使用したとすると、メモリセル部３および位置合わせ用ターゲットパターン２５については、基本的に露光しない。このようにした後、レジスト膜３８を現像処理する。ここでは、選択ゲート電極６をパターニングする際に用いたＸ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙを周辺回路部４に形成される電極６ｃのパターニング時にも用いる場合について記載した。この場合、周辺回路部４におけるＳＴＩ領域５の露光は、図３０の光学マスクによって露光されたターゲットパターンを用いることが好ましい。一方、周辺回路部におけるＳＴＩ領域５の露光を図３１の光学マスクによって露光されたターゲットパターンを用いることも可能である。その場合は、Ｘ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙに加えて、周辺回路部４に形成される電極６ｃのパターニング時に用いるＸ方向位置合わせ用ターゲットパターンおよびＹ方向位置合わせ用ターゲットパターンを図３１の光学マスクを用いてさらに形成することが好ましい。
次に、図２３に示すように、パターニングされたレジスト膜３８をマスクとして、異方性ドライエッチングを実行して、周辺回路部４のゲート電極６ｃを形成する。その後、レジスト膜３８を除去する。
次に、図２４によってサイドウォールスペーサ１８の形成とイオン打ち込みによる各部のソース・ドレイン領域の導入を説明する。図２４に示すように、サイドウォールスペーサ１８の形成の前に、Ｎ型ドレインエクステンション領域１４ｄ、Ｎ型ソースエクステンション領域１４ｓ、Ｐ型エクステンション領域４１等を順次導入する。その後、ウエハ１の第１の主面側１ａのほぼ全面に、たとえばＣＶＤ法等により、絶縁膜として酸化シリコン膜を成膜し、その後、異方性ドライエッチングを実行することにより、サイドウォールスペーサ１８を形成する。続いて、Ｐ型高濃度領域４２、Ｎ型高濃度領域１２等を順次導入する。ここでは、サイドウォールスペーサを形成する絶縁膜として、酸化シリコン膜を用いたが、酸化シリコン膜に限定されず、窒化シリコン膜、あるいは、酸化シリコン膜および窒化シリコン膜との積層膜によって形成することもできる。
次に、図２５に示すように、（ソース・ドレイン上の）シリサイド層１５ａおよび（メモリゲート上の）シリサイド層１５ｂとして、たとえば、ニッケルシリサイド層を形成する。シリサイド層１５ｂとして、ニッケルシリサイド層以外にも、コバルトシリサイド層、チタンシリサイド層、あるいは、プラチナを含むニッケルシリサイド層で構成しても良い。
次に、図２６に示すように、ウエハ１の第１の主面側１ａのほぼ全面に、たとえばＣＶＤ法等により、プリメタル絶縁膜２１の一部である窒化シリコン膜２１ａ（厚さは、たとえば４０ｎｍ程度）を成膜する。
次に、図２７に示すように、ウエハ１の第１の主面側１ａのほぼ全面に、たとえばＣＶＤ法等により、プリメタル絶縁膜２１の一部であるオゾンＴＥＯＳ酸化シリコン系膜２１ｂ（厚さは、たとえば１７０ｎｍ程度）およびプラズマＴＥＯＳ酸化シリコン系膜２１ｃ（厚さは、たとえば１００ｎｍ程度）を順次成膜する。続いて、必要であれば、ＣＭＰ処理による平坦化を実施する。更に、たとえばプラズマＴＥＯＳ酸化シリコン系膜を形成してもよい。
次に、図２８に示すように、コンタクトホールを形成し、そこに、チタン及び窒化チタン等のバリアメタル膜を介して、タングステンプラグ２２を埋め込む。
次に、図２９に示すように、たとえば第１層銅埋め込み配線２３（ビットライン）をシングルダマシン法により形成する。その後、必要な数の配線層および層間絶縁膜を積層して、デバイスを完成する。
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるＳＴＩ領域形成プロセス（多重露光プロセス）等の説明（主に図３０から図４１）
図３０は図８から図１０のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分の光学マスク（第１の光学マスク）のパターンの一例を示すマスク平面図である。図３１は図８から図１０のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分の光学マスク（第２の光学マスク）のパターンの一例を示すマスク平面図である。図３２は図９のデバイス断面プロセスフロー（ＳＴＩ形成工程）における図１に対応する部分のデバイス上面図である。図３３は図３２のＸ−Ｘ’断面に関するデバイス断面図である。図３４は図３１の後、レジスト膜を除去した時点の図１に対応する部分のデバイス上面図である。図３５は図３４のＸ−Ｘ’断面に関するデバイス断面図である。図３６は図３４の後、ライナ酸化シリコン膜成膜時点の図１に対応する部分のデバイス上面図である。図３７は図３６の後、酸化シリコン膜で素子分離溝を埋め込んだ時点の図１に対応する部分のデバイス上面図である。図３８は図３７の後、化学機械研摩により不要な埋め込み酸化シリコン膜を除去した時点の図１に対応する部分のデバイス上面図である。図３９は図３８の後、窒化シリコン膜除去前の酸化シリコン膜エッチング処理を実行した時点の図１に対応する部分のデバイス上面図である。図４０は図３９の後、窒化シリコン膜除去処理を実行した時点の図１に対応する部分のデバイス上面図である。図４１は図４０の後、窒化シリコン膜除去後の酸化シリコン膜エッチング処理（洗浄処理等を含む）を実行した時点の図１に対応する部分のデバイス上面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるＳＴＩ領域形成プロセス（多重露光プロセス）を説明する。
セクション２の図８の状態において、ウエハ１を縮小投影露光装置内に導入して、図３０および図３１のような第１の光学マスク４３および第２の光学マスク４６を用いて、ＳＴＩ領域加工用レジスト膜２８（ここでは、ネガ型レジスト膜）をたとえば図番の順序でそれぞれ露光する。すなわち、それぞれの露光工程の間に現像する工程を挟まずに、第１の光学マスク４３および第２の光学マスク４６を用いて、２度続けて露光する。なお、露光の順序は、逆でもよい。第１の光学マスク４３には、第１の線状開口群４４とそれらを規定するマスクの遮光部４５が設けられている。一方、第２の光学マスク４６には、第２の線状開口群４７とそれらを規定するマスクの遮光部４５が設けられている。このレジスト膜２８を現像すると、図３２のようなパターンとなる。すなわち、レジスト膜２８に、行方向が列方向よりも長く、ほぼ矩形形状を有する複数の単位開口４８が前記列方向および前記行方向に、マトリクス状に形成される。このように、２枚の光学マスク４３、４６を用いてそれぞれ露光し、その後の現像により図３２のようなレジスト膜２８のパターンを作成するため、セクション３で用いるレジスト膜２８はネガレジスト膜である必要がある。
次に、図３３に示すように、現像されたレジスト膜２８がある状態で、ＳＴＩ領域加工用窒化シリコン膜２７、パッド酸化シリコン膜２６、ウエハ１の第１の主面１ａのシリコン表面領域に対して、異方性ドライエッチング処理を実行すると、ＳＴＩ領域５すなわち、素子分離溝が形成される。このように、直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状の端部における近接効果を回避することができ、矩形形状の端部が丸みを帯びるのを回避することができる。これは、本実施の形態においてＳＴＩ領域５を形成する際のレジスト膜を角部が存在しない線状のマスクを２枚用い、それぞれのマスクに対して２回の露光を行うことで、矩形形状を有するレジスト膜２８を形成しているためである。線状のマスクは、端部や角部を有しないため、近接効果の影響を受けることがないのである。矩形形状の端部が丸みを帯びていると、ＳＴＩ領域５の丸みを帯びている領域上にメモリゲート電極７が形成されてしまい、メモリセルの特性が変動してしまうことが懸念されるが、本実施の形態によると、このようなメモリセルの特性変動を回避することが可能である。さらに、丸みを考慮したマージンを確保する必要もなくなり、メモリセル領域の縮小化を図ることが可能となる。このレジスト膜２８を除去すると、図３４および図３５のようになる。なお、周辺回路部４のＳＴＩ領域５のパターニングは、メモリセル部３と同様に行ってもよいが、通常、図３０または図３１の光学マスクのうち、いずれか一方を用いて実行した方が簡素化される。また、セクション５に説明する方法においては、周辺回路部４のＳＴＩ領域５のパターニングは、メモリセル部３と同様に行ってもよいが、通常、図４７または図５４の光学マスクのうち、いずれか一方を用いて実行した方が簡素化される。更に、セクション５に説明する方法の場合は、他の部分との整合性を考慮すると、図５４の光学マスクを用いるのが最も好適である。
次に、図３６に示すように、露出した素子分離溝５の内面を熱酸化処理することで、ライナ酸化シリコン膜４９を形成する。なお、この熱酸化処理は、前記の水素酸素ガス混合雰囲気減圧酸化でもよい。その場合は、ＳＴＩ領域加工用窒化シリコン膜２７の表面も酸化される。
次に、図３７に示すように、ウエハ１の第１の主面側１ａのほぼ全面を、たとえばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を用いたＣＶＤ法により、たとえば酸化シリコン膜等の埋め込み絶縁膜５を成膜する。
次に、図３８に示すように、ウエハ１の第１の主面側１ａに対して、窒化シリコン膜２７をストッパとしてＣＭＰ処理を実行する。その後、図３９に示すように、弗酸系エッチング液を用いて、露出している余剰の埋め込み絶縁膜５をエッチバックする。続いて、図４０に示すように、熱燐酸等を用いて、窒化シリコン膜２７を除去する。更に、弗酸系エッチング液を用いて、表面の洗浄処理を実行することによって、パッド酸化シリコン膜２６および埋め込み絶縁膜５の表層を除去すると図４１のようになる。これが、すなわちセクション２の図１０の状態である。
４．本願の各実施の形態の半導体集積回路装置の製造方法における露光プロセスに使用する位置合わせ用ターゲットパターン等の説明（主に図４２から図４６）
図４２は縮小投影露光におけるウエハ、単位露光領域、チップ領域、位置合わせ用ターゲットパターン等の配置を説明するためのウエハ部分上面図（図６は、このチップ及びその周辺領域Ｒ２に対応する）である。図４３は図４２のＹ方向位置合わせ用ターゲットパターンの拡大上面図である。図４４は図４２のＸ方向位置合わせ用ターゲットパターンの拡大上面図である。図４５は図４４のＢ−Ｂ’断面に対応する位置合わせ用ターゲットパターンの一例の拡大断面図である。図４６は図４４のＢ−Ｂ’断面に対応する位置合わせ用ターゲットパターンの他の例の拡大断面図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における露光プロセスに使用する位置合わせ用ターゲットパターン等を説明する。
セクション３で説明したＳＴＩ領域のパターニング、ゲート電極のパターニング等で用いるリソグラフィプロセスにおける露光処理、たとえば、縮小投影露光では、通常、図４２に示すように、光学マスクを用いたウエハ1に対する露光において、一度に露光できる領域、すなわち、単位露光領域１３（ショット領域）には、複数のチップ領域２が含まれる。複数のチップ領域２間のスクライブ領域６４には、通常、各パターニング層で形成された位置合わせ用ターゲットパターン２５が存在する（一般に、単位パターニング層の同一方向について複数個存在する）。そして、各露光における位置合わせの際には、先行するプロセス層に属する適切なターゲットパターン２５を通常、Ｘ，Ｙ方向をセットにして使用する。なお、Ｘ，Ｙ方向を別々のプロセス層に属するターゲットパターンを用いることもできるが、同一の露光により形成されたターゲットパターンを用いるほうが好ましい。本願では、選択ゲート電極６をパターニングする際に用いるターゲットパターンとして、ＳＴＩ領域の形成の過程で作られたＸ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙを使用している。選択ゲート電極６をエッチングする際に用いるレジスト膜を形成するときのＸ方向位置合わせ用ターゲットパターン２５ｘおよびＹ方向位置合わせ用ターゲットパターン２５ｙは、レジスト膜２８に列方向の線状開口郡４４を形成する際の露光により形成することが好ましい。列方向の線状開口郡４４により、メモリセルアレーが形成された領域のＳＴＩ領域５の行方向の幅が決まり、この幅に対して、選択ゲート電極６の位置を既定することが必要だからである。このようにすることで、選択ゲート電極６の側面にサイドウォール状に形成されるメモリゲート電極７がＳＴＩ領域５の端部付近に形成されることを回避できメモリセルの特性を安定させることが可能となる。
ＳＴＩ領域の形成の過程で作られたターゲットパターン２５のＹ方向位置合わせ用ターゲットパターン２５ｙの全体平面図を図４３に示す。位置合わせ用ターゲットパターンの要素パターン２５ｅは、この例では長方形形状（Ｘ方向についても同じ）をしているが長方形状には限定されず、他の形状であってもよい。同様に、ＳＴＩ領域の形成の過程で作られたターゲットパターン２５のＸ方向位置合わせ用ターゲットパターン２５ｘの全体平面図を図４４に示す。図４４のＢ−Ｂ’断面を図２２および図１５にそれぞれ対応して、図４５および図４６に示す。ここで、図４６では、位置合わせ用ターゲットパターン２５の上方に各種の膜が存在するが、半導体基板１と位置合わせ用ターゲットパターンの要素パターン２５ｅの界面の段差によって、光学的な認識が可能である。ただし、図４５の方が鮮明に認識することができる。図４６でＳＴＩ領域の段差が小さく平らに近い状態であるために、ターゲットパターンの上方に各種の膜が形成されたときに光学的な認識が困難な場合がある。その場合には、ＳＴＩ領域が形成された後、すなわち、図１０で示された工程の後にマスクを追加して、位置合わせ用ターゲットパターン部２５が露出するようなレジスト膜を形成し、ＳＴＩ領域に形成されている埋め込み絶縁膜５をエッチングすることで、ウエハ１とターゲットパターンとの段差を強調する。段差が強調されることで、その後に各種膜が形成されても、強調された段差を反映して形成されるため、光学的に認識することが容易となる。
５．本願の他の実施の形態の半導体集積回路装置の製造方法におけるＳＴＩ領域形成プロセス（複合マスク・プロセス）等の説明（主に図４７から図５７）
このセクションで説明するＳＴＩ領域形成プロセスは、セクション３で説明した例の変形例である。このセクションで説明するプロセスは、工程はより複雑になるが、ポジ型レジストを使用できるメリットがある。もちろん、必要があれば、いずれか一方又は両方にネガ型レジストを使用してもよい。
図４７は本願の他の実施形態の半導体装置の製造方法におけるＳＴＩ領域形成プロセスを説明するための図１のデバイス部分に対するハードマスク加工用の第１の光学マスクの一例（ポジ型レジストを使用する場合）を示すマスク平面図である。図４８は図４７の光学マスクを使用して露光、現像したレジスト膜パターン（第１のレジスト膜）の平面図である。図４９は図４８のＸ−Ｘ’断面に対応するデバイス断面図である。図５０は図４９に続くデバイス断面図（ハードマスクエッチング完了時点）である。図５１は図５０に続くデバイス平面図（第１のレジスト膜除去完了時点）である。図５２は図５１のＸ−Ｘ’断面に対応するデバイス断面図である。図５３は図５２に続くデバイス断面図（第２のレジスト膜塗布時点）である。図５４は本願の他の実施形態の半導体装置の製造方法におけるＳＴＩ領域形成プロセスを説明するための図１のデバイス部分に対する第２の光学マスクの一例（ポジ型レジストを使用する場合）を示すマスク平面図である。図５５は図５３に続き、図５４の光学マスクを使用して露光、現像したレジスト膜パターン（第２のレジスト膜）を含むデバイス平面図である。図５６は図５５のＸ−Ｘ’断面に対応するデバイス断面図である。図５７は図５５に続くデバイス平面図（第２のレジスト膜除去完了時点）である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法におけるＳＴＩ領域形成プロセス（複合マスクプロセス）を説明する。
セクション２の図７の状態において、ＳＴＩ領域加工用窒化シリコン膜２７上に、たとえばＣＶＤ法等により、たとえば厚さ３０ｎｍ程度の酸化シリコン系膜をＳＴＩ領域加工用ハードマスク酸化シリコン膜５１として成膜する。ハードマスク酸化シリコン膜５１は、後のＳＴＩ用単位溝領域をエッチングする工程において、エッチングマスクとして用いるものである。したがって、本セクションにおいては、ハードマスク酸化シリコン膜５１としているが、それに限定されるものではなく、シリコンからなるウエハに対して高いエッチング選択比を有するものであればよい。続いて、図８と同様に、ＳＴＩ領域加工用ハードマスク酸化シリコン膜５１上にＳＴＩ領域加工用レジスト膜２８を塗布する。続いて、ウエハ１を縮小投影露光装置内に導入して、図４７に示すような第１の光学マスク４３を用いて、縮小投影露光を実行する。ただし、この例の場合は、図８のＳＴＩ領域加工用レジスト膜２８は、ポジ型レジストによるＳＴＩ領域加工用の第１のレジスト膜２８ａである。第１の光学マスク４３は、第１の線状遮蔽領域群５４、それらの間のマスクの開口５５等から構成されている。
露光後、レジスト膜２８ａを現像すると、図４８に示すように、ＳＴＩ領域加工用ハードマスク酸化シリコン膜５１上に、線状のＳＴＩ領域加工用の第１のレジスト膜２８ａが残ることと成る。このＸ−Ｘ’断面を、図４９に示す。
次に、この状態で、図５０に示すように、たとえば異方性ドライエッチング等によりＳＴＩ領域加工用ハードマスク酸化シリコン膜５１をパターニングすることにより、第１の線状膜群５２（図５１および図５２）を形成する。その後、第１のレジスト膜２８ａを除去すると、図５１および図５２に示すような状態となる。
次に、図５３に示すように、ウエハ１の第１の主面側１ａのほぼ全面に、ＳＴＩ領域加工用の第２のレジスト膜２８ｂ（たとえば、ポジ型レジスト）を塗布する。次に、図５４に示すように、第２の線状遮蔽領域群５７、その間のマスクの開口５５等からなる第２の光学マスク４６を準備する。続いて、第２のレジスト膜２８ｂが塗布されたウエハ１を縮小投影露光装置内に導入して、図５４に示すような第２の光学マスク４６を用いて、縮小投影露光を実行する。露光後、レジスト膜２８ｂを現像すると、第２の線状膜群５３（図５５）が得られる。
次に、相互に直交する第１の線状膜群５２および第２の線状膜群５３がある状態で、ウエハ１の第１の主面側１ａに対して、異方性ドライエッチング等を実行して、ＳＴＩ領域加工用窒化シリコン膜２７、パッド酸化シリコン膜２６、およびウエハ１の表面１ａのシリコン部材をエッチングすると、図５５および図５６に示すように、素子分離溝５、すなわち、行方向が列方向よりも長く、ほぼ矩形形状を有し、列方向および行方向にマトリクス状を呈するＳＴＩ用単位溝領域が形成される。セクション３と同様に、２つの線状のマスクを用いて２回露光し、それにより形成された第１の線状膜群５２および第２の線状膜群５３を矩形形状のＳＴＩ用単位溝領域のエッチングマスクとして用いているため、ＳＴＩ領域５の端部が丸みを帯びることを回避することができる。さらに、本セクションでは、ＳＴＩ用単位溝領域のエッチングマスクの一方に酸化シリコン膜からなる線状膜郡５２を用いているため、セクション３で形成するＳＴＩ領域５よりも、さらに端部に丸みが帯びないように形成することが可能である。ただし、酸化シリコン膜からなる線状膜郡５２を形成するための工程が増加することになる。
続いて、レジスト膜２８ｂを除去すると、図５７のようなウエハ上面の状態となる。この状態は、セクション３における図３５に対応する状態であり、その後は、セクション３とほぼ同じ処理を続行すればよい。図５７におけるＳＴＩ領域加工用ハードマスク酸化シリコン膜５１は、後のＣＭＰ処理により自動的に除去される。セクション３においては、レジスト膜２８に対しての２回の露光の順序は問わなかったが、セクション５においては、ハードマスク酸化シリコン膜５１をレジスト膜２８ｂよりも先に形成しておく必要がある。ただし、ハードマスク酸化シリコン膜５１は、列方向に用いても行方向に用いてもどちらでも可能である。
６．本願の各実施の形態の半導体集積回路装置の製造方法の対象デバイスのその他の一例等の説明（主に図５８および図５９）
ここで説明するフラッシュメモリは、通常、専用のメモリとして、独立のチップに搭載されるが、組み込み型メモリとすることもできる。ここでは、専用のメモリの場合について具体的に説明する。専用のメモリの場合は、通常、配線系は、たとえば多層のアルミニウム系通常配線２３（図５９）であるが、ここでは、その第１層配線のみを説明する。このセクションでは、コモングランド（Ｃｏｍｍｏｎ Ｇｒｏｕｎｄ）型のＮＯＲフラッシュメモリについて、具体的に説明するが、これに限らず、同様のマトリクス上のＳＴＩ領域パターンを有するもの等に広く適用できることは言うまでもない。
このセクションの対象デバイスの製造に関しては、セクション２から５に説明したプロセス等がほぼそのまま、または、以下に説明する対応関係を適用して、実施することができる。
図５８は本願の各実施形態の半導体装置の製造方法の対象デバイスの他の例を示すＮＯＲ型フラッシュメモリの図１に対応するメモリセルアレー部分のデバイス上面図である。図５９は図５８のＡ−Ａ’断面に対応するデバイス模式断面図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法の対象デバイスのその他の一例を説明する。なお、平面構造及び断面構造とも図１および図２（セクション１）と類似する点が多いので、両者の対応関係および異なる点を中心に説明する。
図５８および図５９に示すように、ＳＴＩ領域５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆの個々の形状および配列はセクション１の例と全く同一である。セクション１の例との最も大きな違いは、コントロールゲート電極６ａ，６ｂは、第２層ポリシリコン膜（通常、ポリサイド膜）から構成されているところである。その下には、電極間絶縁膜６３（インターポリ絶縁膜）を介して、第１層ポリシリコン膜から構成され、個々のセルに対応して分離されたフローティングゲート６２（電荷蓄積ゲート）が設けられている。
ここで、ＳＴＩ領域５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆの個々の形状および配列はセクション１の例と全く同一であるので、セクション３および５の各プロセスを適用することができる。その際、コントロールゲート電極６ａ，６ｂは、セクション１の選択ゲート電極６ａ，６ｂに対応しているものとすればよい。
７．本願の各実施の形態の半導体集積回路装置の製造方法におけるリソグラフィ全体に関する説明
（１）セクション３またはセクション５に説明した露光プロセスは、たとえば、６５ｎｍテクノロジノードの製品の場合（９０ｎｍテクノロジノードなどのより最小寸法が長い製品を含む）は、バイナリ光学マスク、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）および非液浸系縮小露光装置を用いて露光するのが好適である。これを「ＡｒＦ非液浸露光方式」という。
（２）一方、４５ｎｍテクノロジノードおよび３２ｎｍテクノロジノードの製品の場合は、（１）の方法または、バイナリ光学マスク、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）および液浸系縮小露光装置（水または水よりも高屈折率の高屈折率液体）を用いて露光するのが好適である。後者を「ＡｒＦ液浸露光方式」という。
（３）更に、２２ｎｍテクノロジノード、１６ｎｍテクノロジノードおよび１０ｎｍテクノロジノードの製品の場合は、バイナリ光学マスクおよび波長１５ｎｍ程度の軟Ｘ線によるＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）反射縮小投影露光装置を用いて露光するのが好適である。これを「ＥＵＶ露光方式」という。なお、ＥＵＶ露光方式では、反射型光学マスクを使用するため、前記実施の形態で示した光学マスクにおいて、以下の変換が必要である。光透過部（開口部）を反射部へ、遮光部を光吸収部（光減衰部）にそれぞれ変換する。
（４）以上のいずれの露光方式を用いた場合にも、ＳＴＩ領域のパターンが２次元周期パターン、すなわち、行列上に周期的に並んだパターンであることから、バイナリ光学マスクに代えて、ハーフトーン型位相シフトマスク、レベンソン型位相シフトマスク、またはその他の形式の位相シフトマスクが適用できる。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、先の実施の形態においては、ＭＯＮＯＳ構造またはＳＯＮＯＳ構造を用いたスプリットゲートフラッシュメモリセルを有するフラッシュメモリを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、同様な素子分離領域の形状及び配列を有する独立したまたは他のチップに組み込まれたフラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびその他のメモリ等に適用できることは言うまでもない。
１ ウエハ又は半導体チップ（半導体基板、ｐ型シリコン単結晶基板）
１ａ 半導体基板の表面（第１の主面または同主面側）
１ｂ 半導体基板の裏面（第２の主面）
２ 半導体チップ又はチップ領域
３ メモリセル部（メモリセルアレー）
３ｕ メモリセル繰り返し単位領域
４ 周辺回路部
５、５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ ＳＴＩ領域、ＳＴＩ溝領域または素子分離溝（埋め込み絶縁膜）
６，６ａ，６ｂ 選択ゲート電極またはワード線（コントロールゲート電極）
６ｃ 周辺回路部ゲート電極
７，７ａ，７ｂ メモリゲート電極（電極線）
８，８ａ，８ｂ メモリ部ソース領域
９ メモリ部ドレイン領域
１０ ビット線コンタクト（またはコンタクトホール）
１１ Ｐウエル
１２ Ｎ型高濃度領域
１３ 単位露光領域
１４ｄ Ｎ型ドレイン・エクステンション領域
１４ｓ Ｎ型ソース・エクステンション領域
１５ａ （ソース・ドレイン上の）シリサイド層
１５ｂ （ゲート上の）シリサイド層
１６ ゲート絶縁膜
１７ ＯＮＯ膜
１７ａ 電荷蓄積膜下層絶縁膜
１７ｂ 電荷蓄積膜
１７ｃ 電荷蓄積膜上層絶縁膜
１８ サイドウォールスペーサ
１９ キャップ絶縁膜
１９ａ キャップ酸化シリコン膜
１９ｂ キャップ窒化シリコン膜
２１ プリメタル絶縁膜
２１ａ 窒化シリコン膜
２１ｂ オゾンＴＥＯＳ酸化シリコン系膜
２１ｃ プラズマＴＥＯＳ酸化シリコン系膜
２２ タングステンプラグ
２３ 第１層メタル配線（ビット線）
２４ ＳＴＩ領域の端部
２５ 位置合わせ用ターゲットパターン
２５ｅ 位置合わせ用ターゲットパターンの要素パターン
２５ｘ Ｘ方向位置合わせ用ターゲットパターン
２５ｙ Ｙ方向位置合わせ用ターゲットパターン
２６ パッド酸化シリコン膜
２７ ＳＴＩ領域加工用窒化シリコン膜（窒化シリコン系膜）
２８ ＳＴＩ領域加工用レジスト膜
２８ａ ＳＴＩ領域加工用の第１のレジスト膜
２８ｂ ＳＴＩ領域加工用の第２のレジスト膜
２９ Ｐウエル導入用レジスト膜
３１ Ｎウエル導入用レジスト膜
３２ Ｎウエル
３３ 第１層ポリシリコン膜
３４ 選択ゲートパターニング用レジスト膜
３５ 周辺回路部ポリシリコン上キャップ除去用レジスト膜
３６ 第２層ポリシリコン膜
３７ 内側ゲート除去用レジスト膜
３８ メモリ周辺回路ゲート加工用レジスト膜
４０ メモリ周辺回路ソース・ドレイン領域
４１ Ｐ型エクステンション領域
４２ Ｐ型高濃度領域
４３ 第１の光学マスク
４４ 第１の線状開口群
４５ マスクの遮光部
４６ 第２の光学マスク
４７ 第２の線状開口群
４８ レジスト膜の単位開口
４９ ライナ酸化シリコン膜
５１ ＳＴＩ領域加工用ハードマスク酸化シリコン膜
５２ 第１の線状膜群
５３ 第２の線状膜群
５４ 第１の線状遮蔽領域群
５５ マスクの開口
５７ 第２の線状遮蔽領域群
６１ コントロールゲート（ワード線）
６２ フローティングゲート
６３ 電極間絶縁膜（インターポリ絶縁膜）
６４ スクライブ領域
ＢＩＴ１ 選択セル
ＢＬ０，ＢＬ１ ビット線
ＣＧＬ０，ＣＧＬ１，ＣＧＬ２，ＣＧＬ３ 選択ゲート線（ワード線）
ＭＧＬ，ＭＧＬ０，ＭＧＬ１，ＭＧＬ２，ＭＧＬ３ メモリゲート線
ＱＭ メモリトランジスタ
ＱＳ 選択トランジスタ
Ｒ１ ＯＮＯ膜周辺部
Ｒ２ チップ及びその周辺領域
ＳＬ０，ＳＬ１ ソース線

Claims (8)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）ウエハの第１の主面上にネガ型レジスト膜を形成する工程；
    （ｂ）前記第１の主面のメモリセルアレーとなるべき部分上の前記レジスト膜に、行方向が列方向よりも長く、矩形形状を有する複数の単位開口を前記列方向および前記行方向に、マトリクス状に形成する工程；
    （ｃ）前記工程（ｂ）の後、前記レジスト膜がある状態で、前記第１の主面側に対して、エッチング処理を実行することにより、前記第１の主面にＳＴＩ用溝領域を形成する工程；
    （ｄ）前記ＳＴＩ用溝領域を埋め込むように、埋め込み絶縁膜を前記第１の主面側に形成する工程；
    （ｅ）前記ＳＴＩ用溝領域外の前記埋め込み絶縁膜を平坦化処理で除去することにより、マトリクス状のＳＴＩ領域群を形成する工程；
    （ｆ）前記工程（ｅ）の後、前記マトリクス状のＳＴＩ領域群の各列を所定の間隔を置いて縦断する前記メモリセルアレーの第１及び第２のワード線をリソグラフィ処理により形成する工程、
    ここで、前記工程（ｂ）は以下の下位工程を含む：
    （ｂ１）列方向に延びる第１の線状開口群を有する第１の光学マスクを用いて、前記ネガ型レジスト膜を露光する工程；
    （ｂ２）行方向に延びる第２の線状開口群を有する第２の光学マスクを用いて、前記ネガ型レジスト膜を露光する工程；
    （ｂ３）前記工程（ｂ１）および（ｂ２）の後、前記ネガ型レジスト膜を現像することにより、前記複数の単位開口を開口する工程、
    更に、ここで、前記ウエハ上には、リソグラフィ処理の露光工程における位置合わせに用いる第１ターゲットパターンが形成されるスクライブ領域があり、
    前記（ａ）工程において、前記レジスト膜は前記スクライブ領域にも形成され、
    前記工程（ｂ１）における露光で、前記スクライブ領域の前記レジスト膜に対して前記第１ターゲットパターンの露光を行い、
    前記工程（ｃ）において、前記スクライブ領域に前記第１ターゲットパターン用溝領域を形成し、
    前記工程（ｄ）において、前記第１ターゲットパターン用溝領域中にも前記埋め込み絶縁膜を形成し、
    前記工程（ｅ）において、前記第１ターゲットパターン用溝領域外の前記埋め込み絶縁膜を平坦化処理で除去することにより、前記第１ターゲットパターンが形成され、
    前記工程（ｆ）の前記リソグラフィ処理中の露光工程における位置合わせは、前記第１ターゲットパターンを用いて行なわれる。
  2. 請求項１に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
    （ｇ）前記工程（ａ）の前に、前記第１の主面上に窒化シリコン系膜を形成する工程。
  3. 請求項１に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
    （ｈ）前記工程（ｆ）の後、前記第１及び第２のワード線の各々に沿って、それらの外側にそれらと自己整合的に第１及び第２の電極線を形成する工程。
  4. 請求項２に記載の半導体集積回路装置の製造方法において、前記平坦化処理は、化学機械研摩工程を含む。
  5. 請求項１に記載の半導体集積回路装置の製造方法において、前記メモリセルアレーは、ＮＯＲ型フラッシュメモリのセルアレーである。
  6. 請求項３に記載の半導体集積回路装置の製造方法において、前記メモリセルアレーは、電荷蓄積膜を有するスプリット・ゲート型フラッシュメモリのセルアレーである。
  7. 請求項１に記載の半導体集積回路装置の製造方法において、周辺回路部における前記ネガ型レジスト膜の露光は、前記下位工程（ｂ１）および（ｂ２）のいずれか一方のみで実施する。
  8. 請求項１に記載の半導体集積回路装置の製造方法において、前記下位工程（ｂ１）は、前記下位工程（ｂ２）よりも前に実行される場合と、前記（ｂ２）よりも後に実行される場合を含む。
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