KR20070062816A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상부의 소정영역에 터널산화막, 제 1 폴리실리콘막 및 질화막을 형성한 후, 상기 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계; 상기 트랜치 표면에서 소정폭 안쪽으로 산화막을 형성하여 반도체 기판의 활성영역 폭이 줄어들도록 열산화공정을 실시하는 단계; 및 상기 산화막을 클리닝 공정으로 제거한 후, 갭필 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 개시한다.
열산화(Thermal Oxidation) 공정, 포토 리소그라피(Photo Lithography) 공정, 활성(Active) 영역, 게이트 폭
Description
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도.
도 2a 내지 도 2c는 도 1의 선 A-A 를 절취한 상태에서 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 공정을 나타낸 반도체 소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널산화막
104 : 제 1 폴리실리콘막 106 : 질화막
108 : 트랜치 110 : 산화막
112 : 절연막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로서, 특히 70 나노 이하의 디바이스에서 소자분리막을 형성한 후, 소자분리막의 폭을 넓히는 동시에 활성(Active) 영역의 폭을 줄이는 열산화(Thermal Oxidation) 공정을 실시하여, 포 토 리소그라피(Photo Lithography) 공정의 한계를 극복하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.
이하, 종래의 플래시 메모리 소자의 제조 공정을 간략하게 설명하면서 종래 기술의 문제점을 도출한다.
반도체기판 상부에 소정 두께의 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘막 및 질화막을 순차적으로 형성한다.
질화막 상부에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로, 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 트랜치를 형성한다. 다음, 갭필 공정을 실시하여 필드영역을 형성한 후, 상기 질화막을 제거한다.
다음, 클리닝 공정을 실시한 후, 유전체막, 컨트롤 게이트용 제 2 폴리실리 콘막, 텅스텐실리사이드막 및 하드마스크막을 형성한다.
게이트 식각공정으로, 상기 하드마스크막, 텅스텐실리사이드막, 제 2 폴리실리콘막, 유전체막 및 제 1 폴리실리콘막의 일부를 식각하여 활성영역에 게이트를 형성한다.
그러나, 최근 낸드 플래시 메모리 소자의 고집적화에 따라 디바이스 크기가 점차 작아지고 있으며, 특히, 50 나노 이하의 패턴에서는 포토 리소그라피(Photo Lithography)의 한계에 직면하게 된다.
본 발명의 목적은 70 나노 이하의 디바이스에서 트랜치를 형성한 후, 트랜치의 폭을 넓히는 동시에 활성(Active) 영역의 폭을 줄이는 열산화(Thermal Oxidation) 공정을 실시하여, 줄어든 활성 영역의 폭에 게이트를 형성함으로써, 포토 리소그라피(Photo Lithography) 공정의 한계를 극복하기 위한 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상부의 소정영역에 터널산화막, 제 1 폴리실리콘막 및 질화막을 형성한 후, 상기 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계; 상기 트랜치 표면에서 소정폭 안쪽으로 산화막을 형성하여 반도체 기판의 활성영역 폭이 줄어들도록 열산화공정을 실시하는 단계; 및 상기 산화막을 클리닝 공정으로 제거한 후, 갭필 공정을 실시하는 단계를 포함한다.
상기 열산화 공정은 800 내지 1000 ℃ 의 온도하에서 실시한다.
상기 산화막은 분당 5 내지 25 Å 형성된다. 상기 소정폭은 상기 형성된 산화막 두께의 40 내지 50 % 이다. 상기 클리닝 공정은 HF 용액으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다. 또한, 도 2a 내지 도 2c는 도 1의 선A-A를 절취한 상태에서, 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도 이다.
도 1 및 도 2a 를 참조하면, 반도체 기판(100) 상부에 소정 두께의 터널 산화막(102), 플로팅 게이트용 제 1 폴리실리콘막(104) 및 질화막(106)을 순차적으로 형성한다.
질화막(106) 상부에 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴(미도시)을 마스크로, 질화막(106), 제 1 폴리실리콘막(104), 터널산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트랜치(108)를 형성한다.
도 2b는 도 2a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2b를 참조하면, 전체구조상부에 열산화(Thermal Oxidation) 공정을 실시하여 트랜치(102) 폭을 넓히는 동시에 활성(Active) 영역의 폭을 줄인다.
상기 열산화 공정을 800 내지 1000 ℃ 의 온도하에서 실시하게 되면, 산화제 (O2)가 확산(Diffusion) 또는 게이트 패턴 안쪽으로의 운동에 의해 산화물과 게이트 패턴 간의 경계면으로 침투되어 산화를 일으키게 되고, 그로인해 분당 5 내지 25 Å 두께의 산화막(110)이 형성된다.
이때, 상기 형성된 산화막(110) 두께의 약 40 내지 50 % 가 원래의 게이트 패턴 안쪽으로 형성된다.
다음, 일례로 HF 용액을 이용하여 클리닝 공정을 실시하면, 산화막(110)이 제거되어, 트랜치(108) 폭이 넓어지는 동시에 활성 영역의 폭은 줄어들게 된다.
도 2c는 도 2b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2c를 참조하면, 넓어진 트랜치(108)에 갭필 공정을 실시하여 절연막(112)을 형성한다.
다음, 질화막(106)을 제거한 후, 기계 화학적 연마(Chemical Mechanical Polishing ; CMP) 공정을 이용하여 평탄화 하면, 반도체 기판(100)의 소정영역에 서로 평행한 복수개의 활성(Active) 영역을 한정하는 소자분리막이 형성된다.
전체구조상부에 유전체막(미도시), 컨트롤 게이트용 제 2 폴리실리콘막(미도시), 텅스텐실리사이드막(미도시) 및 하드마스크막(미도시)을 형성한다.
게이트 식각공정으로, 상기 하드마스크막(미도시), 텅스텐실리사이드막(미도시), 제 2 폴리실리콘막(미도시), 유전체막(미도시), 제 1 폴리실리콘막(미도시)의 일부를 순차적으로 식각하여 본 발명에 의해 좁아진 활성영역에 게이트를 형성한다.
전술한 바와 같이, 70 나노 이하의 디바이스에서 트랜치(108)를 형성한 후, 트랜치(108)의 폭을 넓히는 동시에 활성(Active) 영역의 폭을 줄이는 열산화(Thermal Oxidation) 공정을 실시하여, 줄어든 활성 영역의 폭에 게이트를 형성함으로써, 포토 리소그라피(Photo Lithography) 공정의 한계를 극복할 수 있다.
또한, 본 발명은 활성 영역 표면에 발생될 수 있는 댕글링 본딩(Dangling bonding)을 완화하여 소자특성을 개선할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 70 나노 이하의 디바이스에서 트랜치(Trench)를 형성한 후, 트랜치의 폭을 넓히는 동시에 활성(Active) 영역의 폭을 줄이는 열산화(Thermal Oxidation) 공정을 실시하여, 줄어든 활성 영역의 폭에 게이트를 형성함으로써, 포토 리소그라피(Photo Lithography) 공정의 한계를 극복할 수 있다.
또한, 본 발명은 활성 영역 표면에 발생될 수 있는 댕글링 본딩(Dangling bonding)을 완화하여 소자특성을 개선할 수 있다.
Claims (5)
- 반도체 기판 상부의 소정영역에 터널산화막, 제 1 폴리실리콘막 및 질화막을 형성한 후, 상기 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 플로팅게이트 패턴 및 트랜치를 형성하는 단계;상기 플로팅게이트 패턴 및 트랜치 표면 안팎으로 산화막을 형성하여 반도체 기판의 활성영역 폭이 줄어들도록 열산화공정을 실시하는 단계; 및상기 산화막을 클리닝 공정으로 제거한 후, 갭필 공정을 실시하는 단계;를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 열산화 공정은 800 내지 1000 ℃ 의 온도하에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 산화막은 분당 5 내지 25 Å 의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 산화막은 상기 플로팅게이트 패턴 및 트랜치 안쪽으로 40 내지 50 % 성 장되는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 클리닝 공정은 HF 용액으로 실시하는 플래시 메모리 소자의 제조 방법.
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