KR20070036521A - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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KR20070036521A
KR20070036521A KR1020050091648A KR20050091648A KR20070036521A KR 20070036521 A KR20070036521 A KR 20070036521A KR 1020050091648 A KR1020050091648 A KR 1020050091648A KR 20050091648 A KR20050091648 A KR 20050091648A KR 20070036521 A KR20070036521 A KR 20070036521A
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이승철
임수현
박상욱
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주식회사 하이닉스반도체
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Abstract

본 발명은 SAFG(Self Aligned Floating Gate) 공정을 적용한 플래시 메모리 소자의 플로팅 게이트 형성공정시 라지캡(large cap) 영역에 형성된 소자 분리막의 EFH(Effective Fox Height)의 저하를 방지하여 DC 패일과 같이 소자의 특성이 저하되는 것을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀영역과 페리영역으로 정의되는 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 셀영역과 상기 페리영역에 각각 복수의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 고립되는 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 패드 질화막이 제거된 상기 기판 상부에 플로팅 게이트용 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막을 연마하여 상기 소자 분리막에 의해 고립된 플로팅 게이트를 형성하는 단계와, 상기 셀영역이 오픈되는 마스크를 형성하는 단계와, 상기 마스크를 이용하여 상기 셀영역에 대해서만 선택적으로 제1 세정공정을 실시하여 상기 셀영역에 형성된 상기 소자 분리막의 높이를 제어하는 단계와, 상기 셀영역과 상기 페리영역에 대해 전처리용 제2 세정공정을 실시하여 상기 셀영역과 상기 페리영역에 각각 형성된 상기 소자 분리막의 높이를 제어하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
70nm 플래시 메모리 소자, SAFG, 소자 분리막, EFH, 세정공정

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2의 (a) 및 (b)는 종래기술에 따른 플래시 메모리 소자의 제조방법을 통해 제조된 셀영역과 라지캡(large cap) 영역을 도시한 TEM(Transmission Electron Microscope) 사진.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 4의 (a) 내지 (c)는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 통해 제조된 셀영역과 고전압영역을 도시한 TEM 사진.
도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 통해 제조된 라지캡 영역을 도시한 TEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 패드 산화막
12 : 패드 질화막
13a, 13b, 13c, 13d, 113a, 113b, 113c, 113d : 소자 분리막
14, 112 : 폴리 실리콘막
114 : 포토레지스트 패턴
2, 12 : 패드 산화막
3, 13 : 패드 질화막
5a, 5b, 14a, 14b : 트렌치
6a, 6b, 15a, 15b : 소자 분리막
7, 19 : 터널 산화막
8, 20 : 폴리 실리콘막
8a, 20a : 플로팅 게이트
20b : 더미 패턴
본 발명은 반도체 기술에 관한 것으로, 특히 SAFG(Self Aligned Floating Gate) 공정을 적용한 70nm이하급 플래시 메모리 소자(FLASH memory device)의 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
플래시 메모리 소자의 제조함에 있어서, 일반적으로 소자 분리 공정으로 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하, STI라 함) 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 격리를 위한 마스크 패터닝이 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(space) 구현시에 마스크 작업 등의 문제가 더욱 어려워지고 있다. 이에 따라, 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 소자의 제조 공정의 난이도가 한층 높아지고 있다.
최근에는 디자인 룰(design rule)의 감소에 따른 소자의 신뢰성 확보가 중요한 문제로 대두됨에 따라 70nm 이하급 낸드(NAND) 플래시 메모리 소자의 제조공정에서는 자기정렬방식으로 플로팅 게이트를 형성하는 SAFG(Self Aligned Floating Gate) 공정이 도입되었다.
이하, 종래기술에 따른 SAFG 공정을 이용한 플래시 메모리 소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래기술에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도이다. 여기서, 동일한 참조번호는 동일한 기능을 수행하는 동일요소이다.
먼저, 도 1a에 도시된 바와 같이, 셀이 형성되는 셀영역(CELL)과, 셀을 구동시키기 위한 로직소자들이 형성되는 페리영역(PERI)으로 정의되고, 페리영역(PERI)은 고전압 트랜지스터가 형성되는 고전압영역(HV)과, 저전압 트랜지스터가 형성되는 저전압영역(LV)과, 저전압 NMOS 트랜지스터 및 PMOS 트랜지스터가 혼재되어 형성되는 혼합영역(LVN/LVP)으로 정의된다. 이중, 혼합영역(LVN/LVP)은 보통 소자 분리막의 밀도가 다른 영역에 비해 낮은 지역으로 다른 영역에 비해 넓은 폭을 갖는 소자 분리막이 소밀하게 형성되고, 플로팅 게이트용 폴리 실리콘막이 라인(line) 형태로 패터닝되어 존재하여 라지캡(large cap)을 형성하기 때문에 라지캡 영역이라고도 한다.
이어서, 상기와 같이 정의되는 기판(10) 상에 순차적으로 패드 산화막(11)과 패드 질화막(12)을 증착한다.
이어서, STI(Shallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성한다.
이어서, 트렌치가 매립되도록 각 영역에 소자 분리막(13a, 13b, 13c, 13d)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 인산(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(도 1a의 '12'참조)을 제거한다. 이후, 세정공정을 통해 패드 산화막(11)을 제거할 수도 있으나, 여기서는 설명의 편의를 위해 제거하지 않고 잔류시킨다. 만약, 패드 산화막(11)을 제거한 경우 별도의 공정을 통해 터널 산화막을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 기판(10)의 단차를 따라 플로팅 게이트용 폴리 실리콘막(14)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정(15)을 실시하여 폴리 실리콘막(14)을 연마한다. 이때, CMP 공정(15)은 산화막(즉, 소자 분리막)과의 고선택비를 갖는 폴리 연마용 슬러리(slury)를 이용하여 실시함으로써 선택적으로 폴리 실리콘막(14)을 연마한다. 이로써, 폴리 실리콘막(14)은 소자 분리막(13a, 13b, 13c, 13d)을 경계로 자기정렬되어 플로팅 게이트가 정의된다.
그러나, 종래기술에 따른 플래시 메모리 소자의 제조공정에서는 CMP 공정(15)시 산화막과의 고선택비를 갖는 폴리 연마용 슬러리를 사용하였음에도 불구하고, 페리영역(PERI) 중 혼합영역(LVN/LVP)에서 소자 분리막(13d)이 폴리 실리콘막(14)과 함께 과도 연마되어 소자 분리막(13d)의 EFH(Effective Fox Height)(H4)가 낮아지는 현상이 발생된다. 이에 따라, 후속 공정을 통해 증착되는 컨트롤 게이트용 폴리 실리콘막이 기판(10)과 접촉되어 패일(fail)이 발생하는 문제가 발생된다. 여기서, 보통 CMP 공정(15) 후 각 소자 분리막의 EFH는 H2(900Å)>H3(850)Å>H1(840Å)>H4(586Å)가 된다.
이러한 현상은 혼합영역(LVN/LVP)의 단위 면적이 셀영역(CELL)에 비해 상대적으로 넓어 CMP 공정(15)시 혼합영역(LVN/LVP)에서 디슁(dishing)이 심하게 발생하기 때문이다. 이로 인하여, 셀영역(CELL)에 비해 폴리 두께(Rpoly)가 낮아져 후속 습식세정공정시 EFH가 낮아지는 문제가 발생되게 된다. 이는 폴리 실리콘막(14)을 연마하기 위한 CMP 공정(15)의 고유한 특성으로 인해 생기는 현상으로 이를 해결하고자 혼합영역(LVN/LVP)의 주변에 더미 패턴(dummy pattern)을 추가하여 디슁 정도를 개선하는 시도가 이루어지고 있으나, 그 개선 정도가 미비해서 이에 대한 해결책이 요구된다.
한편, 도 2의 (a)는 폴리 실리콘막을 연마하기 위한 CMP 공정 후 셀영역(CELL)의 소자 분리막을 도시한 도면이고, (b)는 혼합영역(LVN/LVP)의 소자 분리막을 도시한 도면이다. 도 2의 (a) 및 (b)에 나타난 바와 같이 셀영역(CELL)에 비해 혼합영역(LVN/LVP)에 형성된 소자 분리막의 EFH가 크게 감소하여 낮아지는 것을 확인할 수 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, SAFG 공정을 적용한 플래시 메모리 소자의 플로팅 게이트 형성공정시 라지캡 영역에 형성된 소자 분리막의 EFH의 저하를 방지하여 DC 패일과 같이 소자의 특성이 저하되는 것을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀영역과 페리영역으로 정의되는 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 셀영역과 상기 페리영역에 각각 복수의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 고립되는 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 패드 질화막이 제거된 상기 기판 상부에 플로팅 게이트용 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막을 연마하여 상기 소자 분리막에 의해 고립된 플로팅 게이트를 형성하는 단계와, 상기 셀영역이 오픈되는 마스크를 형성하는 단계와, 상기 마스크를 이용하여 상기 셀영역에 대해서만 선택적으로 제1 세정공정을 실시하여 상기 셀영역에 형성된 상기 소자 분리막의 높이를 제어하는 단계와, 상기 셀영역과 상기 페리영역에 대해 전처리용 제2 세정공정을 실시하여 상기 셀영역과 상기 페리영역에 각각 형성된 상기 소자 분리막의 높이를 제어하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 SAFG 방식을 이용한 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
먼저, 도 3a를 참조하면, 이미 공지되어 웨이퍼 상에서 셀영역(CELL)과 페리지역(PERI)으로 정의되고, 다시 페리지역(PERI)은 고전압영역(HV), 저전압영역(LV) 및 혼합영역(LVN/LVP)으로 정의된 기판(110) 상부에 결정 결함 억제 또는 표면 처리를 위하여 패드 산화막(111)을 형성한다. 이때, 패드 산화막(111)은 건식 또는 습식산화공정으로 형성하며, 750~900℃의 온도범위 내에서 70~100Å의 두께로 형성한다.
이어서, 패드 산화막(111) 상부에 패드 질화막(미도시)을 증착한다. 이때, 패드 질화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착하며, 후속 공정을 통해 형성되는 소자 분리막(113a, 113b, 113c, 113d)의 두께를 충분히 확보하기 위하여 최대한 두껍게 증착하되, 바람직하게는 2500~3500Å의 두께로 증착한다.
이어서, STI 식각공정을 실시하여 기판(110) 내부에 트렌치(미도시)를 형성한다. 이때, 트렌치는 소정 각도 범위의 기울기(slope)를 갖도록 형성하되, 바람직하게는 75~85°범위의 각도로 경사지게 형성한다. 한편, STI 식각공정은 마스크 공정과 식각공정으로 이루어지며, 패드 질화막 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한 후 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 기판(110)을 식각하는 과정으로 이루어진다.
이어서, 트렌치가 매립되도록 소자 분리막용 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(113a, 113b, 113c, 113d)을 형성한다. 이때, 소자 분리막(113a, 113b, 113c, 113d)은 트렌치 내부에서 공극(void)이 발생되지 않도록 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성한다.
이어서, 습식식각공정을 실시하여 패드 질화막을 제거한다. 이때, 습식식각공정은 인산(H3PO4)을 이용한다.
한편, 패드 질화막을 제거한 후 패드 산화막(111)을 제거할 수도 있다. 이 경우 패드 산화막(111)은 DHF 용액(Diluted HF, 예컨대 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE 용액(Buffered Oxide Etchant, 예컨대 HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)을 이용하여 제거한다. 그 후, 패드 산화막(111)이 제거되어 노출된 기판(110) 상에 터널 산화막(미도시)을 형성한다. 이때, 터널 산화막은 습식산화공정으로 형성하며, 예컨대 750~800℃ 정도의 온도에서 습식산화를 진행하고, 900~910℃ 정도의 온도에서 질소(N2) 분위기에서 20~30분 동안 어닐링을 진행하여 형성한다.
이어서, 플로팅 게이트로 사용될 폴리 실리콘막(112)을 증착한다. 폴리 실리콘막(112)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 형성한다. 이 때, 폴리 실리콘막의 그레인 사이즈(grain size)가 최소화되도록 증착하는 것이 바람직하다. 예컨대 580~620℃의 온도범위 내에서 0.1~3Torr 정도의 낮은 압력으로 형성한다.
이어서, CMP 공정을 통해 폴리 실리콘막(112)을 평탄화하여 플로팅 게이트를 형성한다. 이때, CMP 공정은 산화막과의 고선택비를 갖는 폴리 연마용 슬러리를 사용하여 실시한다.
한편, CMP 공정 후 각 영역에 형성된 소자 분리막(113a, 113b, 113c, 113d)의 EFH(H11, H12, H13, H14)는 H12(900Å)>H13(850Å)>H11(840Å)>H14(586Å) 순이 된다. 즉, 혼합영역(LVN/LVP)에 형성된 소자 분리막(113d)이 과도 연마되어 가장 낮은 높이를 갖는다.
이어서, 도 3b에 도시된 바와 같이, 포토공정을 실시하여 셀영역(CELL)만 오픈되는 포토레지스트 패턴(114)을 형성한다. 이때, 셀영역(CELL)만을 오픈시키는 마스크는 셀영역의 문턱전압 조절용 이온주입마스크를 그대로 이용하여 실시할 수 있다.
이어서, 포토레지스트 패턴(114)을 마스크로 하여 셀영역(CELL)에 대하여 선택적으로 세정공정(115)을 실시한다. 이때, 세정공정(115)은 셀영역(CELL)에 형성된 소자 분리막(113a)의 EFH(H11)를 선택적으로 100~600Å, 바람직하게는 250Å 정도 감소시키는 타겟(target)으로 실시한다. 이로써, 잔류되는 EFH(H15)는 590Å가 된다.
한편, 세정공정(115)은 BOE 용액(HF와 NH4F가 300:1로 혼합된 용액)을 이용하여 실시하는 제1 단계와, 상기 제1 단계 후, H2SO4와 H2O2가 4:1로 혼합된 용액을 이용하여 100~140℃, 바람직하게는 120℃ 온도에서 실시하는 제2 단계와, SC-1(Standard cleaning-1, NH4OH:H2O2:H2O(1:4:20)로 혼합된 용액)을 이용하여 20~30℃, 바람직하게는 25℃ 정도의 상온에서 실시하는 제3 단계로 이루어진다. 여기서, 제1 단계는 셀영역(CELL)에 형성된 소자 분리막(113a)을 리세스시키기 위한 공정이고, 제2 단계는 포토레지스트 패턴(114)을 제거하기 위한 공정이며, 제3 단계는 파티클(particle)이나 결함(defect)을 제거하기 위한 공정이다. 물론, 제2 단계 및 제3 단계를 통해서도 소자 분리막(113a)의 리세스는 일어난다. 이러한 세정공정(115)은
이어서, 도 3c에 도시된 바와 같이, 유전체막으로 ONO(Oxide-Nitride-Oxide) 적층 구조를 형성하기 전, 전처리 세정공정(116)을 실시하여 각 영역에 형성된 소자 분리막(113a, 113b, 113c, 113d)의 최종 EFH를 제어한다. 이때, 전처리 세정공정(116)은 DHF 용액(Diluted HF, 예컨대 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE 용액(Buffered Oxide Etchant, 예컨대 HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)을 이용하여 500~1000초 동안 실시한다. 예컨대, 전처리 세정공정(116) 후 각 소자 분리막(113a, 113b, 113c, 113d)은 H17(470Å)>H18(420Å)>H16(160Å)>H19(156Å)가 된다.
한편, 도 4 및 도 5는 도 3c까지 공정이 완료된 후 각 영역의 소자 분리막을 도시한 도면이다. 도 4의 (a)는 셀영역(CELL)을 도시하였고, (b) 및 (c)는 고전압영역(HV)을 도시하였으며, 도 5는 혼합영역(LVN/LVP)을 도시하였다. 특히, 도 5에 도시된 바와 같이 혼합영역(LVN/LVP)에 형성된 소자 분리막의 최종 EFH를 도시하였다. 여기서, 도 5에 도시된 EFH는 상기 실시예에서 설명한 최종 EFH와는 다를 수 있다. 즉, EFH는 공정 조건에 따라 달라질 수 있으며, 본 발명은 최종 EFH의 그 자체 크기에 한정되는 것이 아니라, 최종 EFH를 제어하는데 그 기술적 특징이 있는 것이다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, SAFG 공정을 적용하는 플래시 메모리 소자의 제조공정에 있어서, 소자 분리막의 EFH를 셀 영역과 페리영역으로 분리하여 독립적으로 제어함으로써, 페리지역 중에서 폴리 연마 후 가장 취약한 라지캡 영역에 형성된 소자 분리막의 EFH를 제어하여 폴리 연마공정시 발생하는 디슁으로 인한 EFH 저하 현상을 방지할 수 있다. 이와 같이, 페리영역에 형성된 소자 분리막의 EFH를 제어함으로써 소자의 DC 패일을 개선하여 소자의 특성을 향상시킬 수 있다.

Claims (7)

  1. 셀영역과 페리영역으로 정의되는 기판을 제공하는 단계;
    상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 셀영역과 상기 페리영역에 각각 복수의 트렌치를 형성하는 단계;
    상기 트렌치 내부에 고립되는 소자 분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 패드 질화막이 제거된 상기 기판 상부에 플로팅 게이트용 폴리 실리콘막을 증착하는 단계;
    상기 폴리 실리콘막을 연마하여 상기 소자 분리막에 의해 고립된 플로팅 게이트를 형성하는 단계;
    상기 셀영역이 오픈되는 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 셀영역에 대해서만 선택적으로 제1 세정공정을 실시하여 상기 셀영역에 형성된 상기 소자 분리막의 높이를 제어하는 단계; 및
    상기 셀영역과 상기 페리영역에 대해 전처리용 제2 세정공정을 실시하여 상기 셀영역과 상기 페리영역에 각각 형성된 상기 소자 분리막의 높이를 제어하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1 세정공정은,
    BOE 용액을 이용하여 상기 셀영역에 형성된 상기 소자 분리막의 높이를 제어하는 단계;
    H2SO4/H2O2가 혼합된 혼합용액을 이용하여 상기 마스크를 제거하는 단계; 및
    상기 SC-1 용액을 이용하여 파티클이나 결함을 제거하는 단계
    를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 BOE 용액은 HF:NH4F = 300:1인 용액을 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 마스크를 제거하는 단계는 상기 H2SO4와 H2O2의 혼합비를 4:1로 하여 100~140℃의 온도에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 SC-1 용액은 NH4OH:H2O2:H2O =1:4:20인 용액을 이용하여 20~30℃에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 제1 세정공정은 상기 셀영역에 형성된 상기 소자 분리막의 높이를 100~600Å 정도 감소시키도록 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제2 세정공정은 DHF 용액과 BOE 용액을 이용하여 500~1000초 동안 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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