KR100945228B1 - 비휘발성 메모리 소자 제조방법 - Google Patents

비휘발성 메모리 소자 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀 영역과 주변회로 영역 사이에 더미 셀 영역이 형성된 비휘발성 메모리 소자의 제조방법에 있어, μ트렌칭 현상을 억제하여 더미 셀 영역에서 발생되는 콘트롤 게이트와 액티브 간의 누설전류를 방지할 수 있는 비휘발성 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 셀 영역, 더미 셀 영역 및 주변회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서, 기판 상에 게이트 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 메모리 셀 영역, 상기 더미 셀 영역 및 상기 주변회로 영역에 각각 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내에 매립된 소자분리막을 형성하는 단계; 상기 주변회로 영역에 그 측벽이 일정 경사각을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 통해 상기 메모리 셀 영역 및 더미 셀 영역의 소자분리막을 선택적으로 리세스시키는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
비휘발성 메모리, 소자분리막, 포토레지스트 패턴, 경사각, μ트렌칭

Description

비휘발성 메모리 소자 제조방법{METHOD FOR MANUFACTURING NON-VOLATILE MEMORY DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 11 : 터널 산화막
12, 112 : 플로팅 게이트용 폴리실리콘막
111 : 게이트 절연막
13, 113 : 패드 질화막 14, 114 : 트렌치
15, 115 : 소자분리막 16, 116 : 포토레지스트 패턴
17, 117 : 식각공정 18, 118 : 유전체막
19, 119 : 콘트롤 게이트용 폴리실리콘막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 메모리 셀(memory cell)이 형성되는 메모리 셀 어레이(memory cell array) 영역과, 메모리 셀을 구동시키기 위한 구동회로(디코더(decoder), 페이지 버퍼(page buffer) 등)가 형성되는 주변회로 영역 사이에 실제 소자 동작에 사용되지 않는 더미 셀 어레이(dummy cell array)가 형성된 비휘발성 메모리 소자(non-vloatile memory device) 제조방법에 관한 것이다.
최근에는 비휘발성 메모리 소자 중 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재기입하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
이러한 결과로, 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀들이 직렬로 접속되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자가 제안되었다.
낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 다르게 순차적으로 데이터를 독출(read)하는 메모리 소자로서, 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나, 주입된 전자를 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다.
일반적으로, 70nm급 이하의 선폭을 갖는 낸드 플래시 메모리 소자의 제조공정에서, 플로팅 게이트는 SA-STI(Self Aligned Shallow Trench Isolation) 또는 ASA-STI(Advanced SA-STI) 공정을 이용하여 형성하고 있다. 이 과정에서 메모리 셀 어레이 영역과 주변회로 영역 간에는 터널 산화막(또는, 게이트 산화막)의 두께 차와 같은 여러 가지 이유에 의해 단차가 발생되며, 이러한 단차를 줄이기 위해 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 소자의 평탄화를 이루고 있다. 평탄화 공정은 후속 공정에서 사진 식각공정을 실시함에 있어서 구조물의 단차로 인해 해상력이 떨어지는 문제점을 해결할 수 있으므로 필수적으로 수행되고 있는 공정 중의 하나이다. 이러한 평탄화 공정은 단차가 형성되어 있는 구조물에 물질을 채움과 동시에 상부를 평탄화시키는 CMP 공정이 통상적으로 실시되고 있다.
그러나, CMP 공정은 평탄화 측면에서 우수한 특성을 얻을 수 있는 이점은 있지만, CMP 공정시 대상막의 두께를 균일하게 가져가야만 하는 공정상의 제약이 따른다. 그 이유는 CMP 공정시 소위 말하는 디싱(dishing) 현상이 발생되기 때문이다. 이러한 디싱 현상은 CMP 대상막, 즉 물질층 아래에 형성되어 있는 하부층의 패 턴모양, 크기나 그 위치에 따라 국부적으로 CMP 대상막이 아래로 꺼지는 현상을 말한다.
이러한 디싱 현상을 해소하기 위해 낸드 플래시 메모리 소자에서는 메모리 셀 어레이와 주변회로 영역 간에 실제 소자 동작에는 사용되지 않는 더미 셀 어레이를 부가적으로 메모리 셀 어레이 영역에 형성될 메모리 셀과 동일 공정으로 형성하고 있다.
이하, 더미 셀 어레이를 구비한 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1e는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도로서, 일례로 ASA-STI 공정을 적용한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 메모리 셀 어레이 영역(MC)(이하, 메모리 셀 영역이라 함), 더미 셀 어레이 영역(DC)(이하, 더미 셀 영역이라 함) 및 주변회로 영역(PERI)을 포함하는 반도체 기판(10)을 제공한다. 여기서, 메모리 셀 영역(MC)에서는 소자분리막(또는, 플로팅 게이트 패턴)이 더미 셀 영역(DC)과 주변회로 영역(PERI)에서보다 높은 밀도로 형성된다. 또한, 주변회로 영역(PERI)에서는 소자분리막이 메모리 셀 영역(MC)과 더미 셀 영역(DC)에서 보다 큰 폭으로 형성된다. 또한, 더미 셀 영역(DC)에서는 소자분리막이 메모리 셀 영역(MC)에서보다 낮은 밀도로 형성된다.
이어서, 메모리 셀 영역(MC), 더미 셀 영역(DC) 및 주변회로 영역(PERI)을 포함하는 기판(10) 상부에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12) 및 패드 질화막(13)을 순차적으로 증착한다.
이어서, STI(Shallow Trench Isolation) 식각공정을 실시하여 패드 질화막(13), 폴리실리콘막(12), 터널 산화막(11) 및 기판(10)을 식각하여 복수의 트렌치(14)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 복수의 트렌치(14, 도 1a참조)가 완전히 매립되도록 소자분리막용 절연막으로 고밀도 플라즈마(High Density Plasma) 화학기상증착(Chemical Vapor Deposition) 방식으로 증착되는 HDP막을 증착한 후 CMP 공정을 실시하여 트렌치(14) 내부에 고립되는 소자분리막(15)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 패드 질화막(13, 도 1b참조)을 제거한다. 이후, 세정공정을 실시하여 완전히 제거되지 않고 잔류되는 패드 질화막의 잔류물을 제거한다.
상기한, 패드 질화막(13) 제거공정 및 세정공정에 의해 소자분리막(15) 또한 일부가 식각되어 동도면과 같은 프로파일(profile)을 갖는다.
이어서, 도 1d에 도시된 바와 같이, 패드 질화막(13, 도 1b참조)이 제거된 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(16)을 형성한다. 이때, 포토레지스트 패턴(16)은 주변회로 영역(PERI)은 닫히고, 메모리 셀 영역(MC)과 더미 셀 영역(DC)은 개방되는 구조를 갖는다.
이어서, 포토레지스트 패턴(16)을 식각 마스크로 이용한 식각공정(17)을 실 시하여 선택적으로 메모리 셀 영역(MC)과 더미 셀 영역(DC)의 소자분리막(15)의 유효높이를 제어한다.
이어서, 도 1e에 도시된 바와 같이, 포토레지스트 패턴(16, 도 1d참조)을 제거한 후 전체 구조 상부면에 유전체막(18)과 콘트롤 게이트용 폴리실리콘막(19)을 증착한다.
그러나, 상기한 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 다음과 같은 문제가 발생된다.
구체적으로, 도 1d를 통해 설명한 바와 같이, 메모리 소자의 커플링 비(coupling ratio)를 증대시키기 위해서는 유전체막(18)과 폴리실리콘막(12) 간의 접촉면적을 증대시켜야 하는데, 그 방법 중 하나가 메모리 셀 영역(MC)에 형성된 소자분리막(15)을 식각하여 소자분리막(15)의 유효 높이를 조절하는 것이다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 포토레지스트 패턴(16)을 식각 마스크로 이용한 식각공정(17)시 더미 셀 영역(DC)에 형성된 소자분리막(15)이 각각 서로 다른 높이로 제어되는 문제가 발생한다. 예컨대, 포토레지스트 패턴(16)에 가장 인접하여 형성되는 더미 셀 영역(DC)의 소자분리막(15)이 가장 낮은 높이로 제어된다. 즉, 동도면에서와 같이 포토레지스트 패턴(16)에 가장 인접하여 형성되는 더미 셀 영역(DC)의 소자분리막(15)이 메모리 셀 영역(MC)의 소자분리막(15)보다 'H2'만큼 낮은 높이로 제어되고, 더미 셀 영역(DC)의 중앙부에 존재하는 소자분리막(15)이 메모리 셀 영역(MC)의 소자분리막(15)보다 'H1'만큼 낮은 높이로 제어되고 있다.
이때, 더미 셀 영역(DC)에서 발생하는 소자분리막(15)의 단차의 주요 원인은 식각공정(17)시 발생하는 μ트렌칭(trenching) 현상에 기인한 것으로 판단된다. 일반적으로, μ트렌칭 현상이란 포토레지스트를 마스크로 이용할 경우 플라즈마 내부의 이온/라디컬(ion/radical) 입자들의 식각단면 입사밀도가 일정 지역에 집중되게 되어 식각면의 수직방향 식각 속도의 차이가 발생하는 현상을 말한다.
즉, 이러한 μ트렌칭 현상에 기인하여 이온/라디컬 입자들의 식각단면 입사밀도가 더미 셀 영역(DC) 중 포토레지스트 패턴(16)에 가장 인접한 부분에서 집중되므로 이 부분의 소자분리막(15)이 가장 낮은 높이로 제어되는 것이다.
이에 따라, 더미 셀 영역(DC) 중 그 높이가 가장 낮게 제어되는 소자분리막(15)에 의해 후속 공정을 통해 증착되는 콘트롤 게이트용 폴리실리콘막(19)과 액티브 영역(채널영역) 간의 거리가 120Å 이하로 제어되어 이들 간에 직접적인 단락(short)이 발생되지 않더라도 근접 효과(간섭)에 기인한 누설전류(leakage)가 발생되어 소자 프로그램 동작시 콘트롤 게이트에 인가되는 프로그램 바이어스 전압(대략 18V)을 강하시켜 원하는 수준의 프로그램 바이어스 전압을 확보하지 못해 소자 특성이 저하된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 메모리 셀 영역과 주변회로 영역 사이에 더미 셀 영역이 형성된 비휘발성 메모리 소자의 제조방법에 있어, μ트렌칭 현상을 억제하여 더미 셀 영역에서 발생되는 콘트롤 게이트와 액티브 간의 누설전류를 방지할 수 있는 비휘발성 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 메모리 셀 영역, 더미 셀 영역 및 주변회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서, 기판 상에 게이트 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 메모리 셀 영역, 상기 더미 셀 영역 및 상기 주변회로 영역에 각각 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내에 매립된 소자분리막을 형성하는 단계; 상기 주변회로 영역에 그 측벽이 일정 경사각을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 통해 상기 메모리 셀 영역 및 더미 셀 영역의 소자분리막을 선택적으로 리세스시키는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
본 발명에서는 주변회로 영역에 포토레지스트 패턴 형성시 포토레지스트 패턴이 측벽에서 일정 경사각을 갖도록 한 후, 포토레지스트 패턴을 통해 메모리 셀 및 더미 셀 영역에 형성된 소자분리막을 식각함으로써, 식각시 인가되는 플라즈마 내부의 이온/라디컬 입자들의 식각단면 입사밀도를 고르게 분산시킨다. 이를 통해, 소자분리막의 식각시 μ 트렌칭 효과를 억제하여 메모리 셀 및 더미 셀 영역의 소 자분리막을 모두 동일한 깊이로 리세스시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소를 나타낸다.
실시예
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도로서, 일례로 ASA-STI 공정을 적용한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 메모리 셀 어레이 영역(MC)(이하, 메모리 셀 영역이라 함), 더미 셀 어레이 영역(DC)(이하, 더미 셀 영역이라 함) 및 주변회로 영역(PERI)을 포함하는 반도체 기판(110)을 제공한다. 여기서, 메모리 셀 영역(MC)에서는 소자분리막(또는, 플로팅 게이트 패턴)이 더미 셀 영역(DC)과 주변회로 영역(PERI)에서보다 높은 밀도로 형성된다. 또한, 주변회로 영역(PERI)에서는 소자분리막이 메모리 셀 영역(MC)과 더미 셀 영역(DC)에서 보다 큰 폭으로 형성된 다. 또한, 더미 셀 영역(DC)에서는 소자분리막이 메모리 셀 영역(MC)에서보다 낮은 밀도로 형성된다.
이어서, 메모리 셀 영역(MC), 더미 셀 영역(DC) 및 주변회로 영역(PERI)을 포함하는 기판(110) 상부에 게이트 절연막(111), 플로팅 게이트용 도전막인 폴리실리콘막(112) 및 패드 질화막(113)을 순차적으로 증착한다. 도면에 도시하진 않았지만, 폴리실리콘막(112)과 패드 질화막(113) 사이에는 버퍼 산화막을 더 형성할 수도 있다. 버퍼 산화막은 패드 질화막(113) 형성시 폴리실리콘막(112)에 인가되는 스트레스(stress)를 감소시킬 수 있다.
이어서, STI 식각공정을 실시하여 패드 질화막(113), 폴리실리콘막(112), 게이트 절연막(111) 및 기판(110)을 식각하여 복수의 트렌치(114)를 형성한다. 이때, 트렌치(114)는 각 영역(MC, DC, PERI)에 따라 서로 다른 폭을 갖도록 형성된다. 예컨대, 주변회로 영역(PERI)에서 가장 큰 폭으로 형성되고, 그 다음으로 더미 셀 영역(DC) 및 메모리 셀 영역(MC) 순으로 형성된다. 또한, 트렌치(114)의 조밀도는 메모리 셀 영역(MC), 더미 셀 영역(DC), 주변회로 영역(PERI) 순으로 높다.
또한, 트렌치(114)는 메모리 셀 영역(MC)과 더미 셀 영역(DC) 간의 경계지역(A 참조)에도 형성될 수 있다.
이어서, 도 2b에 도시된 바와 같이, 복수의 트렌치(114, 도 2a참조)가 완전히 매립되도록 소자분리막용 절연막으로 HDP막을 증착한 후 CMP 공정을 실시하여 트렌치(114) 내부에 고립되는 소자분리막(115)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 패드 질화막(113, 도 2b참조)을 제거한 다.
이어서, 세정공정을 실시하여 완전히 제거되지 않고 잔류되는 패드 질화막의 잔류물을 제거한다.
상기한, 패드 질화막(113) 제거공정 및 세정공정에 의해 소자분리막(115) 또한 일부가 식각되어 동도면과 같은 프로파일(profile)을 갖는다.
이어서, 도 2d에 도시된 바와 같이, 패드 질화막(113, 도 2b참조)이 제거된 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(116)을 형성한다. 이때, 포토레지스트 패턴(116)은 메모리 셀 영역(MC)의 소자분리막(115)의 유효높이를 제어하기 위한 마스크로써, 주변회로 영역(PERI)은 닫히고 메모리 셀 영역(MC)과 더미 셀 영역(DC)은 개방되는 구조로 형성한다.
여기서, 특히 중요한 것은 포토레지스트 패턴(116)의 측벽이 일정 경사각을 갖도록 형성하는 것이다. 예컨대, 포토레지스트 패턴(116)의 측벽이 10~45°의 경사각을 갖도록 형성한다. 이를 통해, 포토레지스트 패턴(116)을 마스크로 이용한 후속 식각공정(117)시 어느 일정 방향으로 집중되는 반응성 이온(reactive ion)/라디컬의 반사와 휘어짐을 감소시키고 이온/라디컬을 고르게 분산시킬 수 있다. 따라서, 식각공정(117)시 메모리 셀 영역(MC)과 더미 셀 영역(DC)에서의 소자분리막(115)이 동일한 유효높이로 제어될 수 있다.
또한, 포토레지스트 패턴(116)은 주변회로 영역(PERI)과 가장 인접하여 형성되는 더미 셀 영역(DC)의 소자분리막(115)으로부터 일정 거리 이격되도록 형성되어 야 한다. 예컨대, 포토레지스트 패턴(116)은 주변회로 영역(PERI)과 가장 인접하여 형성되는 더미 셀 영역(DC)의 소자분리막(115)으로부터 적어도 0.3㎛ 이상 이격되도록 형성한다.
이와 함께, 포토레지스트 패턴(116)은 메모리 셀 영역(MC)의 소자분리막(115)의 유효높이를 제어하기 위한 후속 식각공정(117)시 소자분리막(115)이 리세스되는 깊이에 비례하여 그 두께를 제어한다. 즉, 포토레지스트 패턴(116)은 소자분리막(115)이 리세스되는 동안 모두 소실되지 않고 마스크로 기능할 수 있는 최소한의 두께를 유지하여야 한다.
이어서, 포토레지스트 패턴(116)을 마스크로 이용한 식각공정(117)을 실시하여 선택적으로 메모리 셀 영역(MC)과 더미 셀 영역(DC)의 소자분리막(115)을 리세스시킨다. 이를 통해, 메모리 셀 영역(MC)과 더미 셀 영역(DC)의 소자분리막(115)의 유효높이를 제어한다.
이어서, 도 2e에 도시된 바와 같이, 포토레지스트 패턴(116, 도 2d참조)을 제거한 후 전체 구조 상부면에 유전체막(118)과 콘트롤 게이트용 폴리실리콘막(119)을 증착한다. 이때, 유전체막(118)은 산화막-질화막-산화막(Oxide-Nitride-Oxide, ONO)으로 형성한다.
한편, 유전체막(118)을 형성한 후, 블록(block) 단위의 스트링을 선택하기 위해 형성되는 드레인 선택 라인(Drain Select Line, DSL)과 대응되는 메모리 셀 영역(MC)과 더미 셀 영역(DC)에 형성된 유전체막(118)을 선택적으로 제거할 수도 있다.
본 발명의 기술적 사상은 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 공정에 대해서만 설명하였으나, 이는 일례로서 SA-STI 공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 주변회로 영역에 포토레지스트 패턴 형성시 포토레지스트 패턴이 측벽에서 일정 경사각을 갖도록 한 후, 포토레지스트 패턴을 통해 메모리 셀 및 더미 셀 영역에 형성된 소자분리막을 식각하여 식각시 인가되는 플라즈마 내부의 이온/라이컬 입자들의 식각단면 입사밀도를 고르게 분산시킴으로써, 다음과 같은 효과를 얻을 수 있다.
첫째, 본 발명에 의하면, 소자분리막의 식각시 μ트렌칭 효과를 억제하여 메모리 셀 및 더미 셀 영역의 소자분리막을 모두 동일한 깊이로 리세스시킬 수 있다.
둘째, 본 발명에 의하면, μ트렌칭 효과를 억제하여 더미 셀 영역에서 발생되는 콘트롤 게이트와 액티브 간의 누설전류를 방지할 수 있다.
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Claims (8)

  1. 메모리 셀 영역, 더미 셀 영역 및 주변회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서,
    기판 상에 게이트 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 메모리 셀 영역, 상기 더미 셀 영역 및 상기 주변회로 영역에 각각 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 내에 매립된 소자분리막을 형성하는 단계;
    상기 주변회로 영역에 그 측벽이 경사진 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 메모리 셀 영역 및 더미 셀 영역의 소자분리막을 선택적으로 리세스시키는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하는 비휘발성 메모리 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 소자분리막을 리세스시키는 단계 후,
    상기 리세스된 소자분리막을 포함하는 전체 구조 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 도전막을 형성하는 단계 후.
    상기 제1 도전막 상에 패드 질화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 도전막을 형성하는 단계와 상기 패드 질화막을 형성하는 단계 사이에,
    버퍼 산화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 포토레지스트 패턴은 측벽이 10~45°의 경사각을 갖도록 형성하는 비휘발성 메모리 소자 제조방법.
  6. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 포토레지스트 패턴은 상기 주변회로 영역에 가장 인접하여 형성된 소자분리막으로부터 적어도 0.3㎛ 이상 이격되도록 형성하는 비휘발성 메모리 소자 제조방법.
  7. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 메모리 셀 영역 및 더미 셀 영역의 소자분리막을 선택적으로 리세스시키는 단계는,
    상기 메모리 셀 영역 및 더미 셀 영역에서 상기 소자분리막이 동일한 깊이로 리세스되도록 이루어지는 비휘발성 메모리 소자 제조방법.
  8. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 소자분리막을 리세스시키는 단계에서 상기 소자분리막의 리세스 깊이에 비례하여 상기 포토레지스트 패턴의 두께를 조절하는 비휘발성 메모리 소자 제조방법.
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