JP4398420B2 - 半導体装置の製造方法 - Google Patents
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Description
1c チップ
1n ノッチ
1w ウェハ
2 シリコン酸化膜
3 シリコン窒化膜
4 フォトレジスト膜
5 溝
6 シリコン酸化膜
7 素子分離領域
8 ディープウェル
9 n型ウェル
10 p型ウェル
11 シリコン酸化膜
12 多結晶シリコン膜
13 タングステンシリサイド膜
14 シリコン窒化膜
15 フォトレジスト膜
16 キャップ絶縁膜
17 ゲート電極
19 低濃度不純物半導体領域
20 サイドウォールスペーサ
21 高濃度不純物半導体領域
22 シリコン酸化膜
23 接続孔
24 接続プラグ
25 配線
DL 大面積の第1ダミーパターン
Ds 小面積の第2ダミーパターン
Ds2 小面積の第3ダミーパターン
L1〜L3 活性領域
PR 製品領域
SR スクライブ領域
DR ダミー領域
CR 回路領域
SR 給電領域
TR ターゲット領域
IR 小面積ダミー禁止領域
MA メモリセルアレイ
R1、R2 パターン配置禁止領域
SL スクライブライン
T1、T2、T3 ターゲット(ターゲットパターン)
PCd 直接周辺回路
PCi 間接周辺回路
Claims (17)
- スクライブ領域と製品領域とを含む半導体基板を有する半導体装置の製造方法であって、
(a)前記半導体基板に、第1ダミーパターン、複数の第2ダミーパターンおよび半導体素子の一部として機能する活性領域を規定する溝を形成する工程と、
(b)前記溝内部を含む前記半導体基板上に第1絶縁膜を堆積する工程と、
(c)研磨法によって、前記溝外部の前記第1絶縁膜を研磨することで、前記溝内部に前記第1絶縁膜を埋め込む工程と、
(d)前記半導体基板上に、導電層からなり、且つ、光学的パターン認識の対象として使用するためのターゲットパターンを形成する工程と、
(e)前記(d)工程後に、前記ターゲットパターンを用いて位置合わせを行うことで、前記製品領域にマスクを形成する工程と、
を有し、
前記活性領域は前記製品領域に形成され、
前記第1ダミーパターン、前記複数の第2ダミーパターンおよび前記ターゲットパターンは前記スクライブ領域に形成され、
前記第1ダミーパターンの周辺に前記複数の第2ダミーパターンが配置され、
前記第2ダミーパターンの幅は、前記第1ダミーパターンの幅よりも小さく構成され、
前記第2ダミーパターンは、前記スクライブ領域において周期的に形成され、
前記ターゲットパターンは、前記第1ダミーパターンの上部に前記第1ダミーパターンと平面的に重なるように配置され、
前記第1ダミーパターンの面積は、前記ターゲットパターンの面積よりも大きく形成されていることを特徴とする半導体装置の製造方法。 - スクライブ領域と製品領域とを含む半導体基板を有する半導体装置の製造方法であって、
(a)前記半導体基板に、第1ダミーパターン、複数の第2ダミーパターンおよび半導体素子の一部として機能する活性領域を規定する溝を形成する工程と、
(b)前記溝内部を含む前記半導体基板上に第1絶縁膜を堆積する工程と、
(c)研磨法によって、前記溝外部の前記第1絶縁膜を研磨することで、前記溝内部に前記第1絶縁膜を埋め込む工程と、
(d)前記半導体基板上に、導電層からなり、且つ、光学的パターン認識の対象として使用するためのターゲットパターンを形成する工程と、
(e)前記(d)工程後に、前記ターゲットパターンを用いて位置合わせを行うことで、前記製品領域にマスクを形成する工程と、
を有し、
前記活性領域は前記製品領域に形成され、
前記第1ダミーパターン、前記複数の第2ダミーパターンおよび前記ターゲットパターンは、前記スクライブ領域に形成され、
前記第1ダミーパターンの周辺に前記複数の第2ダミーパターンが配置され、
前記第2ダミーパターンの幅は、前記第1ダミーパターンの幅よりも小さく構成され、
前記第2ダミーパターンは、前記スクライブ領域において周期的に形成され、
前記ターゲットパターンは、前記第1ダミーパターンの上部に前記第1ダミーパターンと平面的に重なるように配置され、
前記第1ダミーパターンは、前記ターゲットパターンの下部に前記溝が形成されないように配置されていることを特徴とする半導体装置の製造方法。 - スクライブ領域と製品領域とを含む半導体基板を有する半導体装置の製造方法であって、
(a)前記半導体基板に、第1ダミーパターン、複数の第2ダミーパターンおよび半導体素子の一部として機能する活性領域を規定する溝を形成する工程と、
(b)前記溝内部を含む前記半導体基板上に第1絶縁膜を堆積する工程と、
(c)研磨法によって、前記溝外部の前記第1絶縁膜を研磨することで、前記溝内部に前記第1絶縁膜を埋め込む工程と、
(d)前記半導体基板上に、導電層からなり、且つ、光学的パターン認識の対象として使用するためのターゲットパターンを形成する工程と、
(e)前記(d)工程後に、前記ターゲットパターンを用いて位置合わせを行うことで、前記製品領域にマスクを形成する工程と、
を有し、
前記活性領域は前記製品領域に形成され、
前記第1ダミーパターン、前記複数の第2ダミーパターンおよび前記ターゲットパターンは、前記スクライブ領域に形成され、
前記第1ダミーパターンを挟むように前記複数の第2ダミーパターンが配置され、
前記第2ダミーパターンの幅は、前記第1ダミーパターンの幅よりも小さく構成され、
前記第2ダミーパターンは、前記スクライブ領域において周期的に形成され、
前記ターゲットパターンは、前記第1ダミーパターンの上部に前記第1ダミーパターンと平面的に重なるように配置され、
前記第1ダミーパターンは、前記ターゲットパターンの下部及び前記ターゲットパターンを越えて延在するように形成されていることを特徴とする半導体装置の製造方法。 - スクライブ領域と製品領域とを含む半導体基板を有する半導体装置の製造方法であって、
(a)前記半導体基板に、第1ダミーパターン、複数の第2ダミーパターンおよび半導体素子の一部として機能する活性領域を規定する溝を形成する工程と、
(b)前記溝内部を含む前記半導体基板上に第1絶縁膜を堆積する工程と、
(c)研磨法によって、前記溝外部の前記第1絶縁膜を研磨することで、前記溝内部に前記第1絶縁膜を埋め込む工程と、
(d)前記半導体基板上に、導電層からなり、且つ、光学的パターン認識の対象として使用するためのターゲットパターンを形成する工程と、
(e)前記(d)工程後に、前記ターゲットパターンを用いて位置合わせを行うことで、前記製品領域にマスクを形成する工程と、
を有し、
前記活性領域は前記製品領域に形成され、
前記第1ダミーパターン、前記複数の第2ダミーパターンおよび前記ターゲットパターンは、前記スクライブ領域に形成され、
前記第1ダミーパターンを挟むように前記複数の第2ダミーパターンが配置され、
前記第2ダミーパターンの幅は、前記第1ダミーパターンの幅よりも小さく構成され、
前記第2ダミーパターンは、前記スクライブ領域において周期的に形成され、
前記ターゲットパターンは、前記第1ダミーパターンの上部に前記第1ダミーパターンと平面的に重なるように配置され、
前記第1ダミーパターンは、前記ターゲットパターンを平面的に内包するように形成されていることを特徴とする半導体装置の製造方法。 - 請求項1〜4の何れか1項に記載の半導体装置の製造方法において、
前記(d)工程で、前記ターゲットパターンは、前記半導体素子の一部であるゲート電極と同層で形成されることを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法は、更に、
前記(d)工程後であって前記(e)工程前に、前記ターゲットパターンおよび前記ゲート電極を覆うように、前記半導体基板上に第2絶縁膜を形成する工程を有し、
前記(e)工程では、前記マスクが、前記製品領域の前記第2絶縁膜中に接続孔を形成するためのマスクとして、前記第2絶縁膜上に形成されることを特徴とする半導体装置の製造方法。 - 請求項5または6に記載の半導体装置の製造方法において、
前記ターゲットパターンと同層の導電層で形成された複数の第3ダミーパターンが、前記スクライブ領域に周期的に形成されており、
前記複数の第3ダミーパターンは、前記複数の第2ダミーパターンと同一ピッチで配置されており、
前記複数の第3ダミーパターンは、平面位置において、それぞれ前記複数の第2ダミーパターンと重なるように形成されており、
前記複数の第3ダミーパターンの端部は、平面位置において、それぞれ前記複数の第2ダミーパターンの端部とずれて形成されていることを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記複数の第2ダミーパターンおよび前記複数の第3ダミーパターンは、それぞれライン状のパターンで構成されることを特徴とする半導体装置の製造方法。 - 請求項1〜4の何れか1項に記載の半導体装置の製造方法は、更に、
前記(c)工程後であって前記(d)工程前に、前記半導体基板上に第2絶縁膜を形成する工程を有し、
前記(d)工程で、前記ターゲットパターンは、前記第2絶縁膜上に形成される配線層と同層で形成されることを特徴とする半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法は、更に、
前記(d)工程後であって前記(e)工程前に、前記ターゲットパターンおよび前記配線層を覆うように、前記第2絶縁膜上に第3絶縁膜を形成する工程を有し、
前記(e)工程では、前記マスクが、前記製品領域の前記第3絶縁膜中に前記配線層と接続するためのスルーホールを形成するためのマスクとして、前記第3絶縁膜上に形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜10の何れか1項に記載の半導体装置の製造方法は、更に、
前記(e)工程後に、前記スクライブ領域に沿って前記半導体基板を分断する工程を有することを特徴とする半導体装置の製造方法。 - 請求項1〜11の何れか1項に記載の半導体装置の製造方法において、
前記マスクはフォトレジスト膜であることを特徴とする半導体装置の製造方法。 - 請求項1〜12の何れか1項に記載の半導体装置の製造方法において、
前記複数の第2ダミーパターンは、それぞれライン状のパターンで構成されることを特徴とする半導体装置の製造方法。 - 請求項1〜13の何れか1項に記載の半導体装置の製造方法において、
前記複数の第2ダミーパターンは、前記スクライブ領域および前記製品領域の両方に形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜14の何れか1項に記載の半導体装置の製造方法において、
前記複数の第2ダミーパターンは、それぞれ前記第1ダミーパターンより小さい平面形状で形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜15の何れか1項に記載の半導体装置の製造方法において、
前記第1ダミーパターンは、前記スクライブ領域において少なくとも2ヶ所に形成され、
前記ターゲットパターンは、第1ターゲットパターンと第2ターゲットパターンとを含み、
前記第1ターゲットパターンは、前記2つの内の一方の第1ダミーパターンの上部に形成され、
前記第2ターゲットパターンは、前記2つの内の他方の第1ダミーパターン上に形成され、
前記第2ターゲットパターンは、前記第1ターゲットパターンよりも上層の配線層で構成され、
前記一方の第1ダミーパターンは、前記第1ターゲットパターンを平面的に内包するように形成され、
前記他方の第1ダミーパターンは、前記第2ターゲットパターンを平面的に内包するように形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜16の何れか1項に記載の半導体装置の製造方法において、
前記溝のうち、前記活性領域を規定する溝に埋め込まれた前記第1絶縁膜は、素子分離領域として機能し、
前記第1絶縁膜の表面は平坦化されていることを特徴とする半導体装置の製造方法。
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