JP2018006443A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】裏面照射型の固体撮像素子においてスクライブ領域の半導体基板を貫通する溝を形成する場合に、当該溝を形成するエッチング工程または半導体チップの個片化のためのダイシング工程に起因する固体撮像素子の汚染を防ぐ。【解決手段】トランジスタＱ１の電極の表面などを覆うシリサイド層Ｓ１を形成する際、スクライブ領域１Ｄにおいて半導体基板ＳＢの主面を覆うシリサイド層Ｓ１が形成されることを防ぐため、シリサイド層Ｓ１の形成工程の前に半導体基板ＳＢの主面を絶縁膜ＩＦ２で覆う。【選択図】図１３

Description

本発明は、半導体装置およびその製造方法に関し、特に、固体撮像素子を含む半導体装置に適用して有効な技術に関するものである。
デジタルカメラなどに用いられる固体撮像素子（画像素子）として、半導体基板の主面に受光素子であるフォトダイオードを設けることが知られている。半導体ウェハ（半導体基板）から複数の固体撮像素子を得る方法としては、半導体ウェハの主面において格子状に存在するスクライブ領域（スクライブライン）を切削する方法がある。
特許文献１（特開２００３−０３１７８５号公報）には、裏面受光型の画素構造を有する固体撮像素子が記載されている。
特許文献２（特開２０１５−１５９３３８号公報）には、背面照射（ＢＳＩ：Back Side Illumination、裏面照射）型の固体撮像素子において、スクライブラインに形成された誘電層、ポリシリコン層、酸化ケイ素層および基板をエッチングにより除去することが記載されている。
特許文献３（特開２０１２−２４４１７４号公報）には、裏面照射型のイメージセンサにおいて、ボンディング領域の基板、バッファ層および隔離層をエッチングにより除去して、金属層部を露出させることが記載されている。
特許文献４（特開２００６−１４０５０６号公報）には、研磨による平坦化工程において、研磨対象の面にディッシングあるいはうねりが発生することが記載されている。また、このディッシングなどの発生を防ぐため、スクライブ領域の半導体基板上にダミーパターンを形成することが記載されている。
特許文献５（特開平１０−０１２５７０号公報）には、低抵抗の電極形成技術として、基板の上面を覆うシリサイド層を形成することが記載されている。
特開２００３−０３１７８５号公報 特開２０１５−１５９３３８号公報 特開２０１２−２４４１７４号公報 特開２００６−１４０５０６号公報 特開平１０−０１２５７０号公報
半導体ウェハの主面上に近傍に形成したトランジスタの電極などの低抵抗化を目的として、電極の表面にシリサイド層を形成した場合、スクライブ領域にもシリサイド層が形成されることが考えられる。この場合、スクライブ領域の半導体基板をエッチングにより除去すると、エッチングに晒されたスクライブ領域の上記シリサイド層が飛散し、固体撮像素子において特性劣化が生じる原因となる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、裏面照射型の固体撮像素子の形成工程において、トランジスタなどを覆うシリサイド層を形成する前に、スクライブ領域の半導体基板の主面を覆う絶縁膜を形成するものである。
また、他の実施の形態である半導体装置は、個片化された裏面照射型の固体撮像素子の端部において、半導体基板から露出する領域にシリサイド層が形成されていないものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、撮像素子においてシリサイド層がエッチングされることに起因する不良の発生を防ぐことができる。
本発明の実施の形態１である半導体装置の製造工程を説明する平面図である。 図１の一部を拡大して示す平面図である。 図２のＡ−Ａ線における断面を含む断面図である。 図３に続く半導体装置の製造工程を説明する断面図である。 図４に続く半導体装置の製造工程を説明する断面図である。 図５に続く半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する平面図である。 図１４のＢ−Ｂ線における断面を含む断面図である。 本発明の実施の形態１の変形例１である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態１の変形例２である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態２である半導体装置の製造工程を説明する平面図である。 図１８のＣ−Ｃ線における断面を含む断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する平面図である。 図２２のＤ−Ｄ線における断面を含む断面図である。 本発明の実施の形態２の変形例１である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態２の変形例２である半導体装置の製造工程を説明する平面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 図２７に続く半導体装置の製造工程を説明する断面図である。 比較例である半導体装置の製造工程を説明する断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
以下に、図１〜図１５を用いて、本実施の形態の半導体装置の製造方法および半導体装置の構造について説明する。図１、図２および図１４は、本実施の形態の半導体装置の製造工程を説明する平面図である。図３〜図１３および図１５は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３〜図１３および図１５の各図では、左から順に画素領域１Ａ、周辺回路領域１Ｂ、シールリング領域１Ｃ、スクライブ領域（スクライブライン）１Ｄおよびシールリング領域１Ｃを示している。これらの断面図では、画素領域１Ａと、周辺回路領域１Ｂと、シールリング領域１Ｃおよびスクライブ領域１Ｄを含む領域とをそれぞれ分離して示しているが、実際にはこれらの領域は同一基板上に並んで存在している。
半導体装置の製造工程では、まず、図１〜図３に示すように、例えば単結晶シリコン（Ｓｉ）からなるＮ型の半導体基板（半導体ウェハ）ＳＢを準備する。半導体基板ＳＢは、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。ここでは、図１１を用いて後述する工程で半導体基板ＳＢの上下の向きを反対にするまで、当該裏面に対する当該主面側の方向を上方向と呼び、その逆方向を下方向と呼ぶ。また、図１１を用いて後述する工程で半導体基板ＳＢの上下の向きを反対にした後は、当該主面に対する当該裏面側の方向を上方向と呼び、その逆方向を下方向と呼ぶ。
続いて、例えば熱酸化法により、半導体基板ＳＢの主面に厚さ１０ｎｍ程度の薄い絶縁膜（シリコン酸化膜）ＩＦ１（図３参照）を形成する。その後、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜ＩＦ１上に、厚さ数百ｎｍ程度の窒化シリコン膜（図示しない）を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、素子分離領域を形成する領域において、前記窒化シリコン膜および絶縁膜ＩＦ１を除去する。その後、ドライエッチングを行うことで、半導体基板ＳＢの上面（主面）に複数の溝を形成する。当該溝の深さは、例えば３００ｎｍである。ここでいう溝の深さとは、半導体基板ＳＢの主面に対して垂直な方向における、当該主面から溝の底面までの距離を指す。
続いて、フォトレジスト膜を除去した後、例えばＣＶＤ法を用いて、上記複数の溝のそれぞれを絶縁膜により埋め込む。当該絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、つまり酸化シリコン膜からなり、その膜厚は３００ｎｍ以上である。
続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、当該絶縁膜の上面を研磨し、これにより当該上面を平坦化し、上記窒化シリコン膜の上面を露出させる。その後、例えばフッ酸を用いたウェットエッチングなどを行うことで、複数の溝のそれぞれに埋め込まれた絶縁膜（分離酸化膜）の高さを適切に調節する。その後、熱リン酸などを用いてウェットエッチングを行うことで、当該窒化シリコン膜を除去し、絶縁膜ＩＦ１の上面を露出させる。
これにより、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（酸化シリコン膜）からなる素子分離領域（分離絶縁膜）ＥＩを複数形成する。素子分離領域ＥＩから半導体基板ＳＢの上面が露出する領域は、活性領域であり、素子分離領域ＥＩにより規定（区画）されている。ここでは、素子分離領域ＥＩをＳＴＩ（Shallow Trench Isolation）法で形成することについて説明したが、ＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成することもできる。素子分離領域ＥＩの膜厚は、例えば３００ｎｍである。
ここで、図１に示すように、平面視において円い形状を有する半導体ウェハＷＦ（半導体基板ＳＢ）は、平面視における端部の一部に切り欠き（ノッチ）ＮＴを有している。また、半導体ウェハＷＦの主面には、アレイ状に並ぶ複数のチップ領域ＣＨＲが存在している。図１では、半導体ウェハＷＦとは別に、複数のチップ領域ＣＨＲのうちの１つを拡大して示している。平面視において、各チップ領域ＣＨＲは矩形形状を有しており、画素領域１Ａ、周辺回路領域１Ｂおよびシールリング領域１Ｃを有している。
平面視において、各チップ領域ＣＨＲの画素領域１Ａおよび周辺回路領域１Ｂは、環状のシールリング領域１Ｃの内側に位置している。画素領域１Ａは、照射された光を受光して光電変換により電荷信号を得る受光部である画素を複数備えた領域（画素アレイ領域）である。周辺回路領域１Ｂは、撮像により画素領域１Ａで得られた信号を処理する回路を有する領域であり、例えば画素読み出し回路、出力回路、行選択回路および制御回路などを備えている。つまり、周辺回路領域１Ｂには、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路および信号処理回路などを有している。
シールリング領域１Ｃは、後の工程で半導体ウェハをダイシングブレードで切削する際に、シールリング領域１Ｃの内側にクラックが生じることを防ぐための金属配線などを配置する領域である。よって、シールリング領域１Ｃはチップ領域ＣＨＲの端部に形成されている。
チップ領域ＣＨＲは、半導体ウェハＷＦの上面に沿う第１方向および第２方向に複数並んで配置されている。第１方向および第２方向は、互いに直交している。半導体ウェハＷＦの上面に行列状に並ぶチップ領域ＣＨＲ同士の間は、互いに離間している。隣り合うチップ領域ＣＨＲ同士の間の領域はスクライブ領域１Ｄである。言い換えれば、スクライブ領域１Ｄはシールリング領域１Ｃを境界として、周辺回路領域１Ｂと反対側に位置する領域である。すなわち、各チップ領域ＣＨＲは、スクライブ領域１Ｄにより囲まれている。
また、スクライブ領域１Ｄは、第１方向または第２方向に延在している。スクライブ領域１Ｄは、後の工程でその一部が、スクライブ領域１Ｄの延在方向に沿って切削される領域である。つまり、スクライブ領域１Ｄは、各チップ領域ＣＨＲを切り離すために一部が除去される領域である。当該切削により個片化された各チップ領域ＣＨＲは、固体撮像素子となる。１方向に延在するスクライブ領域１Ｄの短手方向の幅は、例えば１００μｍ程度である。
図２に、第１方向に延在するスクライブ領域１Ｄおよび第２方向に延在するスクライブ領域１Ｄの交差する箇所を拡大して示す。図２は、図１の破線で囲まれた領域を拡大して示す平面図である。図２では、上記絶縁膜ＩＦ１（図３参照）を示していない。図２では、スクライブ領域１Ｄに素子分離領域ＥＩおよび半導体基板ＳＢの上面を示している。また、シールリング領域１Ｃを含むチップ領域ＣＨＲにも半導体基板ＳＢの上面および素子分離領域ＥＩが露出しており、それぞれが所定のレイアウトを有しているが、図では、チップ領域ＣＨＲにおいて半導体基板ＳＢおよび素子分離領域ＥＩのレイアウトを示していない。
図２に示すように、スクライブ領域１Ｄでは、素子分離領域ＥＩに囲まれた半導体基板ＳＢの上面のパターンが、行列状に複数並んで配置されている。言い換えれば、スクライブ領域１Ｄにおける半導体ウェハの上面は、当該パターンが形成された箇所以外は素子分離領域ＥＩにより覆われている。半導体基板ＳＢの上面である当該パターンは、平面視において矩形形状を有している。素子分離領域ＥＩは、スクライブ領域１Ｄに格子状に形成されている。
このようなパターンを形成せず、スクライブ領域１Ｄ全体を素子分離領域ＥＩにより覆うことも考えられるが、その場合、素子分離領域ＥＩのみが形成される領域が広すぎるため、素子分離領域ＥＩを形成する際に行う上記研磨工程において素子分離領域ＥＩの上面が過度に削られる。すなわち、ディッシングが生じる。この場合、スクライブ領域１Ｄおよびその近傍のチップ領域ＣＨＲでは、半導体基板ＳＢ上に形成する膜の高さが不均一となり、これに起因して成膜不良が生じる虞がある。また、フォトレジスト膜の露光時に焦点ずれが生じることによる加工不良、または、研磨工程での膜残りに起因する短絡などが生じる虞がある。これらの問題は、例えば、スクライブ領域１Ｄの近傍のシールリング領域１Ｃなどで生じる。
そこで、研磨（ＣＭＰ）工程においてスクライブ領域１Ｄの素子分離領域ＥＩの上面が他の領域の素子分離領域ＥＩの上面に比べて大きく凹むこと、つまりディッシングを防ぐため、ここでは、スクライブ領域１Ｄの複数の箇所において素子分離領域ＥＩを形成せず、半導体基板ＳＢの上面を露出させている。このようにスクライブ領域１Ｄにおいて素子分離領域ＥＩから露出する半導体基板ＳＢの上面であるパターンは、素子などが形成される活性領域ではなく、擬似的な素子分離領域、つまり素子分離領域のダミーパターンである。当該ダミーパターンは、平面視において正方形の形状を有している。
図３の右側に示すスクライブ領域１Ｄおよびシールリング領域１Ｃを含む断面図は、図２のＡ−Ａ線における断面図である。
図３に示すように、画素領域１Ａ、周辺回路領域１Ｂ、シールリング領域１Ｃおよびスクライブ領域１Ｄのそれぞれにおいて、素子分離領域ＥＩは複数形成され、素子分離領域ＥＩと隣り合う領域では半導体基板ＳＢの上面が露出している。
次に、図４に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、周辺回路領域１Ｂの半導体基板ＳＢの主面に、Ｐ型のウェルＷＬを形成する。このとき、画素領域１Ａの半導体基板ＳＢの上面にウェルを形成してもよいが、ここでは図示しない。当該イオン注入では、Ｐ型の不純物（例えばＢ（ホウ素））を打ち込む。なお、本実施の形態では周辺回路領域１ＢにＮチャネル型のトランジスタを形成することについて説明をするが、周辺回路領域１Ｂの図示していない領域には、Ｐチャネル型のトランジスタも形成する。Ｐチャネル型のトランジスタを形成する箇所では、Ｎチャネル型のトランジスタを形成する際に半導体基板ＳＢに形成する不純物領域の導電型を異なる導電型とする。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、画素領域１Ａの半導体基板ＳＢの主面にフォトダイオードＰＤを形成する。フォトダイオードＰＤは、主に、半導体基板ＳＢの上面に打ち込まれたＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を含むＮ型半導体領域からなる受光素子である。また、フォトダイオードＰＤは、半導体基板ＳＢの上面または当該Ｎ型半導体領域の周囲に形成されたＰ型半導体領域も有している。すなわち、フォトダイオードＰＤは、Ｎ型半導体領域およびＰ型半導体領域のＰＮ接合により構成されている。
画素領域１Ａでは、複数のフォトダイオードＰＤが形成されており、各フォトダイオードＰＤは、素子分離領域ＥＩにより規定された活性領域に形成されている。ここでは、複数のフォトダイオードＰＤが形成された領域のそれぞれが１つの画素となる。言い換えれば、１つの画素は１つのフォトダイオードＰＤを有している。
次に、図５に示すように、絶縁膜ＩＦ１を除去した後、半導体基板ＳＢの上面に、例えば熱酸化法などを用いて酸化シリコン膜からなる絶縁膜を形成する。その後、半導体基板ＳＢの上面上に、当該絶縁膜を介して、ポリシリコン膜を形成する。当該ポリシリコン膜は例えばＣＶＤ法により形成することができる。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該ポリシリコン膜および当該絶縁膜を加工する。これにより、フォトダイオードＰＤ、素子分離領域ＥＩおよび半導体基板ＳＢのそれぞれの上面をポリシリコン膜から露出させる。この加工により、当該ポリシリコン膜からなるゲート電極ＧＥと、当該絶縁膜からなるゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦの膜厚は、例えば２〜１０ｎｍである。
ここで、ゲート電極は、例えばＰ（リン）またはＢ（ホウ素）などの不純物を含んでいる。これらの不純物は、上記ポリシリコン膜の成膜中にポリシリコン膜内に導入してもよく、ポリシリコン膜の成膜後にイオン注入法などによりポリシリコン膜内に導入してもよい。ゲート電極ＧＥは、画素領域１Ａおよび周辺回路領域１Ｂのそれぞれに複数形成されるが、シールリング領域１Ｃおよびスクライブ領域１Ｄには形成されない。
次に、図６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ゲート電極ＧＥの横の半導体基板ＳＢの主面に、Ｎ型の半導体領域であるエクステンション領域（ＬＤＤ領域）ＥＸを形成する。なお、フォトダイオードＰＤの上面にはエクステンション領域ＥＸを形成しない。エクステンション領域ＥＸは、フォトレジスト膜（図示しない）およびゲート電極ＧＥを打ち込み防止マスクとして利用してイオン注入を行い、半導体基板ＳＢの主面にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成される。
続いて、各ゲート電極ＧＥの側壁を覆うサイドウォールＳＷを形成する。ここでは、ゲート電極ＧＥを覆う絶縁膜をＣＶＤ法などにより堆積した後、当該絶縁膜に対してドライエッチング（異方性エッチング）を行い、これにより、ゲート電極ＧＥおよび半導体基板ＳＢの上面を露出させることで、ゲート電極ＧＥの横に残った当該絶縁膜からなるサイドウォールＳＷを形成する。サイドウォールＳＷは、例えば、酸化シリコン膜と、当該酸化シリコン膜上に形成された窒化シリコン膜とからなる積層構造を有している。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、ゲート電極ＧＥおよびサイドウォールＳＷからなるパターンの横の半導体基板ＳＢの主面に、Ｎ型の半導体領域である拡散領域ＤＲを形成する。なお、フォトダイオードＰＤの上面には拡散領域ＤＲを形成しない。拡散領域ＤＲは、フォトレジスト膜（図示しない）、ゲート電極ＧＥおよびサイドウォールＳＷを打ち込み防止マスクとして利用するイオン注入により、半導体基板ＳＢの主面にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成される。
拡散領域ＤＲは、エクステンション領域ＥＸよりも不純物濃度が高い。このように、不純物濃度が高い拡散領域ＤＲと、不純物濃度が低いエクステンション領域ＥＸとを含むＬＤＤ（Lightly Doped Drain）構造を形成することで、下記のトランジスタＱ１の短チャネル効果を抑えることができる。エクステンション領域ＥＸの形成深さは、拡散領域ＤＲの形成深さよりも浅い。また、エクステンション領域ＥＸは、当該エクステンション領域ＥＸに隣接する拡散領域ＤＲに比べ、ゲート電極ＧＥの直下の領域（チャネル領域）に近い位置に形成されている。
上記の工程により、拡散領域ＤＲとエクステンション領域ＥＸとを含むソース・ドレイン領域を形成する。すなわち、ゲート電極ＧＥの一方の側壁に隣接する領域の半導体基板ＳＢの上面にはソース領域が形成され、他方の側壁に隣接する領域の半導体基板ＳＢの上面にはドレイン領域が形成される。ここでは、１組のソース領域およびドレイン領域をソース・ドレイン領域と呼ぶ。周辺回路領域１Ｂにおいて、ゲート電極ＧＥと、当該ゲート電極ＧＥを挟むように配置されたソース・ドレイン領域とは、トランジスタ（電界効果トランジスタ）Ｑ１を構成している。トランジスタＱ１は、Ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。
このような構造を有するトランジスタは、画素領域１Ａの各画素においても、周辺トランジスタ（図示しない）として形成される。周辺トランジスタとは、各画素が有する増幅トランジスタ、リセットトランジスタおよび選択トランジスタを指す。周辺トランジスタは、信号走査回路部を構成している。また、図６の画素領域１Ａに示すゲート電極ＧＥと、フォトダイオードＰＤを構成するＮ型半導体領域と、ドレイン領域（図示しない）とは、転送トランジスタを構成している。転送トランジスタは、ソース領域として、フォトダイオードＰＤを構成するＮ型半導体領域を備えている。なお、拡散領域ＤＲは、シールリング領域１Ｃにおいて露出する半導体基板ＳＢの上面にも形成される。
なお、周辺回路領域１Ｂにおいて、図示していない領域には、抵抗素子または容量素子などの受動素子も形成されている。
次に、図７に示すように、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成することで、露出していた半導体基板ＳＢ、ゲート電極ＧＥおよびフォトダイオードＰＤのそれぞれの上面を覆う。絶縁膜ＩＦ２は、例えば、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる。絶縁膜ＩＦ２の膜厚は、例えば数百ｎｍである。その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を除去する。
これにより、画素領域１Ａでは、フォトダイオードＰＤの上面が絶縁膜ＩＦ２により覆われ、スクライブ領域１Ｄでは、半導体基板ＳＢの上面および素子分離領域ＥＩの上面が絶縁膜ＩＦ２により覆われる。周辺回路領域１Ｂにおいて、ゲート電極ＧＥおよびソース・ドレイン領域は絶縁膜ＩＦ２から露出している。また、画素領域１Ａの周辺トランジスタは、トランジスタＱ１と同様に絶縁膜ＩＦ２から露出している。図７では、フォトダイオードＰＤに隣接する転送トランジスタのゲート電極ＧＥの上面が絶縁膜ＩＦ２に覆われているが、当該ゲート電極ＧＥの上面は絶縁膜ＩＦ２から露出していてもよい。絶縁膜ＩＦ２は、後の工程において半導体基板ＳＢの上面がシリサイド化されることを防ぐための保護膜、つまりシリサイドプロテクション膜である。絶縁膜ＩＦ２は、図示していない領域では、例えば抵抗素子の表面も覆っている。
スクライブ領域１Ｄに形成された絶縁膜ＩＦ２は、画素領域１Ａに形成された絶縁膜ＩＦ２と同層の膜である。ここでいう同層の膜とは、成膜工程において同時に形成された１つの膜からなり、その後の加工工程で互いに分離された膜を指す。
次に、図８に示すように、周知のサリサイドプロセスを行うことで、画素領域１Ａ、周辺回路領域１Ｂおよびシールリング領域１Ｃにおいて露出する半導体基板ＳＢまたはゲート電極ＧＥの上面にシリサイド層Ｓ１を形成する。ここでは、半導体基板ＳＢの主面の全面上に、例えばスパッタリング法を用いて金属膜を堆積する。当該金属膜は、例えばＣｏ（コバルト）またはＮｉ（ニッケル）などからなる。当該金属膜の膜厚は、例えば数十ｎｍ程度である。
続いて、５００℃程度の熱処理を行うことで、半導体基板ＳＢを加熱する。これにより、当該金属膜と、当該金属膜に接する半導体層とが反応して、シリサイド層Ｓ１が形成される。シリサイド層Ｓ１は、例えばＣｏＳｉ（コバルトシリサイド）またはＮｉＳｉ（ニッケルシリサイド）からなる。具体的には、ここではＣｏＳｉからなるシリサイド層Ｓ１を形成するものとして説明する。
ここでは、絶縁膜ＩＦ２、素子分離領域ＥＩまたはサイドウォールＳＷなどの絶縁膜の表面にも、金属比率の大きいシリサイド層が形成される。ただし、半導体基板ＳＢの上面またはゲート電極ＧＥの上面に接して形成されたシリサイド層Ｓ１に含まれるＳｉ（シリコン）のＣｏ（コバルト）に対する比率は、絶縁膜ＩＦ２、素子分離領域ＥＩまたはサイドウォールＳＷなどの絶縁膜の表面上に形成されたシリサイド層に含まれるＳｉ（シリコン）のＣｏ（コバルト）に対する比率よりも大きい。
続いて、硫酸と過酸化水素水との混合液などによるウェットエッチングなどを行う。これにより、未反応の上記金属膜は除去される。このとき、含まれるＳｉ（シリコン）のＣｏ（コバルト）に対する比率が小さいシリサイド層は除去される。つまり、絶縁膜ＩＦ２、素子分離領域ＥＩまたはサイドウォールＳＷなどの絶縁膜の表面を覆うシリサイド層は除去される。これに対し、半導体基板ＳＢの上面またはゲート電極ＧＥの上面に接して形成されたシリサイド層Ｓ１は、シリコンの含有率が高いため、除去されない。その後、さらに８００℃程度の熱処理を行う。この熱処理により、シリサイド層Ｓ１の組成において、コバルトとシリコンとの比率は１：２となる。
シリサイド層Ｓ１は、ゲート電極ＧＥの上面に接している。また、シリサイド層Ｓ１は、ソース・ドレイン領域の上面、つまり半導体基板ＳＢの上面に接している。
ここで、画素領域１ＡのフォトダイオードＰＤの上面は絶縁膜ＩＦ２に覆われているため、上記サリサイドプロセスにおいて当該上面と金属膜とは反応しない。よって、フォトダイオードＰＤの上面にはシリサイド層は形成されない。このように、フォトダイオードＰＤの表面にシリサイド層が形成されることを防ぐことで、後に形成する固体撮像素子に入射した光が、フォトダイオードＰＤを覆うシリサイド層により反射することを防いでいる。ただし、画素領域１Ａ内の図示していない領域において絶縁膜ＩＦ２から露出する周辺トランジスタの各電極は、シリサイド層により覆われる。
周辺回路領域１Ｂでは、シリサイド層Ｓ１により覆われたゲート電極ＧＥおよびソース・ドレイン領域のそれぞれのシート抵抗を低減することができる。また、シリサイド層Ｓ１を形成することで、後の工程で形成されるプラグと、ゲート電極ＧＥおよびソース・ドレイン領域とのそれぞれとの間の接続抵抗を低減することができる。
ここで、本実施の形態の主な特徴として、スクライブ領域１Ｄでは、素子分離領域のダミーパターンである半導体基板ＳＢの上面に、シリサイド層Ｓ１は形成されていない。つまり、隣り合う素子分離領域ＥＩ同士の間において素子分離領域ＥＩから露出する半導体基板ＳＢの上面は絶縁膜ＩＦ２に覆われているため、上記サリサイドプロセスにおいて当該上面と金属膜とは反応しない。よって、スクライブ領域１Ｄにはシリサイド層Ｓ１は形成されない。このため、シリサイド層Ｓ１の形成工程の後においても、スクライブ領域１Ｄの半導体基板ＳＢの上面は、半導体基板ＳＢ上および素子分離領域ＥＩ上に形成された絶縁膜ＩＦ２と直接接している。
次に、図９に示すように、半導体基板ＳＢ上に、複数の配線層を積層する。具体的には、まず、半導体基板ＳＢの上面およびトランジスタＱ１などを覆うように、例えばＣＶＤ法を用いて、第１層間絶縁膜（コンタクト層の層間絶縁膜）を形成する。第１層間絶縁膜は、例えば酸化シリコン膜からなる。続いて、第１層間絶縁膜の上面をＣＭＰ法などにより平坦化する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、第１層間絶縁膜を貫通するコンタクトホールを複数開口する。コンタクトホールの底部では、トランジスタＱ１のゲート電極ＧＥ、ソース・ドレイン領域またはシールリング領域１Ｃの拡散領域ＤＲのそれぞれの上面上のシリサイド層Ｓ１の上面が露出する。なお、フォトダイオードＰＤの直上にコンタクトホールは形成されない。
続いて、コンタクトホール内を含む第１層間絶縁膜上に、主にタングステン（Ｗ）膜からなる金属膜を堆積することで、コンタクトホール内に金属膜を埋め込む。その後、ＣＭＰ法などを用いて、第１層間絶縁膜上の余分な金属膜を除去することにより、第１層間絶縁膜の上面を露出させる。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるプラグ（コンタクトプラグ）ＣＰを形成する。プラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該底面上に当該窒化チタン膜を介してコンタクトホール内に埋め込まれたタングステン膜とを含む積層膜により構成される。当該窒化チタン膜はバリアメタル膜であり、ＣＶＤ法またはスパッタリング法により形成する。また、タングステン膜は、主導体膜であり、例えばＣＶＤ法により形成する。第１層間絶縁膜およびプラグＣＰは、コンタクト層を構成する。
続いて、第１層間絶縁膜およびプラグＣＰのそれぞれの上に、例えば、いわゆるシングルダマシン法を用いて、第２層間絶縁膜と、第２層間絶縁膜を貫通する配線溝内に埋め込まれた配線Ｍ１とを形成する。配線Ｍ１は、例えば主に銅（Ｃｕ）膜からなり、第２層間絶縁膜は、例えば酸化シリコン膜からなる。なお、シングルダマシン法を用いず、プラグＣＰ上に堆積したアルミニウム膜などを加工して配線Ｍ１を形成し、当該配線Ｍ１を覆う第２層間絶縁膜を形成してもよい。第２層間絶縁膜および配線Ｍ１は、第１配線層を構成する。
続いて、第１配線層上に、第３層間絶縁膜、配線Ｍ２およびビアＶ１を含む第２配線層を形成する。第２配線層は、例えば、いわゆるデュアルダマシン法を用いて形成する。すなわち、第２配線層上にＣＶＤ法などを用いて第３層間絶縁膜を形成した後、第３層間絶縁膜の上面に配線溝を形成し、当該配線溝の底面から第３層間絶縁膜の底面まで達するビアホールを形成する。その後、当該配線溝内およびビアホール内を、主に銅膜からなる金属膜により埋め込むことで、配線溝内の配線Ｍ２と、ビアホール内のビアＶ１とを形成する。
続いて、第２配線層と同様の工程を行って、第２配線層上の第３配線層を形成する。第３配線層は、配線Ｍ２上の第４層間絶縁膜、ビアＶ２およびビアＶ２上の配線Ｍ３を有している。続いて、第３配線層上に、接続層を形成する。接続層は、例えば酸化シリコン膜からなる第５層間絶縁膜と、第５層間絶縁膜を貫通するビアＶ３とを有している。ビアＶ３は、第５層間絶縁膜を加工して形成したビアホール内に、主に銅膜からなる金属膜を埋め込むことで形成する。
続いて、接続層上に、例えばスパッタリング法を用いてアルミニウム膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該アルミニウム膜を加工する。これにより、当該アルミニウム膜からなる配線Ｍ４を形成する。その後、接続層上および配線Ｍ４上に、例えばＣＶＤ法を用いて、第６層間絶縁膜を形成する。第６層間絶縁膜は、例えば酸化シリコン膜からなる。続いて、第６層間絶縁膜の上面を、例えばＣＭＰ法を用いて平坦化する。以上により、半導体基板上の積層配線層を形成する。図では、第１〜第６層間絶縁膜の互いの境界の図示を省略し、１つの層間絶縁膜ＩＬとして図示している。
周辺回路領域１Ｂにおいて、配線Ｍ４は、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１、プラグＣＰおよびシリサイド層Ｓ１を介して、トランジスタＱ１に接続されている。また、シールリング領域１Ｃにおいて、配線Ｍ４は、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１、プラグＣＰおよびシリサイド層Ｓ１を介して、拡散領域ＤＲに接続されている。
シールリング領域１Ｃでは、平面視において重なるように形成された配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰが、シールリングを構成している。シールリングを構成するこれらの金属膜は、後のダイシング工程において、半導体チップの端部に生じるクラックが画素領域１Ａまたは周辺回路領域１Ｂに達することを防ぐために形成された保護膜であるため、上記のように重ねて配置されている。
なお、図示していないが、スクライブ領域１Ｄには、マークとして配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰが形成されている箇所も存在する。
次に、図１０に示すように、層間絶縁膜ＩＬの上面上に、表面保護膜となるパッシベーション膜ＰＦを形成する。このパッシベーション膜ＰＦは、例えば、酸化シリコン膜と、この酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。続いて、例えばＣＭＰ法を用いて、パッシベーション膜ＰＦの上面を平坦化する。その後、パッシベーション膜ＰＦの上面に、支持基板（ウェハ）ＳＳＢを接合する。
次に、図１１に示すように、支持基板ＳＳＢを下側、半導体基板ＳＢを上側にするように、半導体基板ＳＢを裏返す。つまり、半導体基板ＳＢの上下を反転させる。続いて、半導体基板ＳＢの厚さを１０μｍになるまで、半導体基板ＳＢの上面、つまり裏面（第２面）を研磨する。このとき、ウェルＷＬおよび素子分離領域ＥＩは露出しない。ここでは、研磨された半導体基板ＳＢの裏面において、フォトダイオードＰＤの一部が露出している。なお、ここでは半導体基板ＳＢの厚さは研磨により１０μｍとなっているが、半導体基板ＳＢは例えば３μｍ程度まで薄膜化してもよい。
続いて、半導体基板ＳＢの裏面上に、例えばＣＶＤ法を用いて、反射防止膜ＡＲを形成する。反射防止膜ＡＲは、半導体基板ＳＢの裏面側からフォトダイオードＰＤに入射する光が、半導体基板ＳＢの裏面において反射することを防ぐ役割を有する膜であり、例えば窒化シリコン膜からなる。
次に、図１２に示すように、画素領域１Ａの反射防止膜ＡＲ上に、カラーフィルタＣＦおよびマイクロレンズＭＬを順に形成する。カラーフィルタＣＦは、例えば、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜からなる。カラーフィルタＣＦ上のマイクロレンズＭＬは、カラーフィルタＣＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の上面および側壁からなる表面を丸め、これにより当該膜をレンズ状に加工することで形成する。また、周辺回路領域１Ｂの反射防止膜ＡＲ上には、遮光膜ＳＦを形成する。遮光膜ＳＦは、例えば金属膜からなる。スクライブ領域１Ｄには、反射防止膜ＡＲは形成されているが、カラーフィルタＣＦ、マイクロレンズＭＬおよび遮光膜ＳＦは形成されていない。
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、スクライブ領域１Ｄの反射防止膜ＡＲおよび半導体基板ＳＢを開口する。これにより、スクライブ領域１Ｄの素子分離領域ＥＩの上面と、絶縁膜ＩＦ２の上面とを露出させる。つまり、半導体基板ＳＢを貫通する溝ＴＣを形成する。
ここでは、反射防止膜ＡＲを除去した後、シリコンを選択的に除去するエッチング条件で、異方性エッチングであるドライエッチングを行う。つまり、酸化シリコンおよび窒化シリコンに対して選択比のある条件でエッチングを行う。当該エッチングでは、シリコンからなる半導体基板ＳＢの一部が除去されるのに対し、除去される半導体基板ＳＢの直下の素子分離領域ＥＩおよび絶縁膜（シリサイドプロテクション膜）ＩＦ２は残る。なお、ここで言う素子分離領域ＥＩおよび絶縁膜ＩＦ２のそれぞれの上面とは、素子分離領域ＥＩおよび絶縁膜ＩＦ２の形成時の底面を意味する。
溝ＴＣは、スクライブ領域１Ｄにマークとして存在する配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰが形成されている箇所を避けて形成される。
このとき、スクライブ領域１Ｄの半導体基板ＳＢの主面（第１面）には、絶縁膜ＩＦ２が形成されていることによりシリサイド層は形成されていないため、当該エッチングを行って半導体基板ＳＢを除去しても溝ＴＣの底部においてシリサイド層は露出しておらず、隣り合う素子分離領域ＥＩ同士の間の領域の下部には、絶縁膜ＩＦ２が露出している。また、絶縁膜ＩＦ２と層間絶縁膜ＩＬとの間および層間絶縁膜ＩＬ内には、シリサイド層も金属配線も形成されていない。
また、溝ＴＣの形成工程では、チップ領域ＣＨＲ（図１参照）のうち、図示していない箇所において、後に形成する固体撮像素子の電極パッド（電極）を形成するために、反射防止膜ＡＲおよび半導体基板ＳＢを開口して貫通孔を形成する。当該電極パッドは、半導体チップである固体撮像素子にボンディングワイヤなどを接続するための接続部である。
上記のように、溝ＴＣの開口工程は、電極パッド形成のために行う開口工程と同時に行うものであるため、スクライブ領域１Ｄの溝ＴＣを形成しても、半導体装置の製造工程は増加しない。また、スクライブ領域１Ｄに形成した溝ＴＣは、後に行うダイシング工程において、ダイシングブレードにより切削を行う位置を測る目安となる。したがって、ダイシングが容易になる効果を得ることができる。また、ダイシングを行う領域であるスクライブ領域１Ｄの半導体基板ＳＢを除去しておくことで、半導体ウェハが割れること（チッピング）を防止することができる。また、溝ＴＣを形成すれば、ダイシング工程における切削対象が薄くなるため、ダイシングが容易になる効果を得ることができる。上記の効果を得ることなどを目的として、本実施の形態ではスクライブ領域１Ｄに溝ＴＣを形成する。
次に、図示は省略するが、チップ領域ＣＨＲ（図１参照）のうち、図示していない箇所の半導体基板ＳＢの開口部の直下の絶縁膜（例えば第１層間絶縁膜）を除去することで、配線の上面を露出させる。ここでいう配線の上面は、当該配線の形成時の底面を意味する。その後、当該開口部（貫通孔、ビアホール）内を埋め込むビアを形成し、当該ビアの上部に、例えばアルミニウム膜からなる電極パッドを形成する。
当該電極パッドは、当該ビアおよび当該配線を介して、チップ領域ＣＨＲ内の回路に電気的に接続されている。当該電極パッドは、後に形成される固体撮像素子と、その外部とをボンディングワイヤなどにより電気的に接続するために、当該ボンディングワイヤを接続する接続部である。なお、当該開口部上に電極パッドを形成せず、当該開口部の底部に電極パッドを形成してもよい。つまり、ここでは当該開口部内または当該開口部上に電極パッドを形成する。
次に、図１４および図１５に示すように、ダイシング工程を行って、半導体ウェハを個片化する。これにより、複数の半導体チップである固体撮像素子ＩＳを得ることができる。つまり、本実施の形態の半導体装置である固体撮像素子ＩＳが完成する。図１４では、固体撮像素子ＩＳの平面図と、固体撮像素子ＩＳの端部の一部を拡大した平面図とを示している。図１５のシールリング領域１Ｃおよびスクライブ領域１Ｄを含む断面図は、図１４のＢ−Ｂ線における断面を示すものである。
具体的には、ダイシング工程では、ダイシングブレードを用いて、半導体ウェハのスクライブ領域（スクライブライン）１Ｄを切削することにより、半導体ウェハを個々の半導体チップに分離する。固体撮像素子ＩＳは、チップ領域ＣＨＲ（図１参照）を主に含み、端部にスクライブ領域１Ｄの一部を含んでいる。
このとき使用するダイシングブレードの幅はスクライブ領域１Ｄの短手方向の幅よりも小さい。このように、一部のスクライブ領域１Ｄを残すのは、図１４に示すように、切削された切断面は平坦ではなく、凹凸を有するため、シールリング領域１Ｃ、周辺回路領域１Ｂおよび画素領域１Ａを含むチップ領域ＣＨＲ（図１参照）が切削されることを防ぐ必要があるためである。すなわち、切削が行われる範囲にはばらつきがあるため、切削はシールリング領域１Ｃからある程度離れた箇所で行う必要がある。
よって、スクライブ領域１Ｄの端部は、固体撮像素子ＩＳの端部の一部として必ず残る。図１４および図１５に示すように、固体撮像素子ＩＳの端部のスクライブ領域１Ｄには、半導体基板ＳＢから露出する素子分離領域ＥＩの上面と、絶縁膜ＩＦ２の上面とが露出している。つまり、スクライブ領域１Ｄにおいて半導体基板ＳＢから露出する絶縁膜ＩＦ２の上面は、シリサイド層により覆われていない。言い換えれば、つまり、スクライブ領域１Ｄにおいて半導体基板ＳＢから露出する絶縁膜ＩＦ２の上面上にはシリサイド層は形成されておらず、当該絶縁膜ＩＦ２の上面はシリサイド層から露出している。
上記ダイシング工程では、図１３に示すスクライブ領域１Ｄの素子分離領域ＥＩ、絶縁膜ＩＦ２、層間絶縁膜ＩＬ、パッシベーション膜ＰＦおよび支持基板ＳＳＢと、スクライブ領域１Ｄに存在する配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰとが切削される。ここで、切削時にはスクライブ領域１Ｄに存在する配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰを完全に切り落とすように切削される。
以下に、図１５に示す構造について説明する。図１５に示すように、本実施の形態の半導体装置である固体撮像素子は、支持基板ＳＳＢと、支持基板ＳＳＢ上に形成された配線層を有している。また、配線層上には、内部に受光素子であるフォトダイオードＰＤを備えた半導体基板ＳＢが形成されている。配線層の上面の端部、つまり、スクライブ領域１Ｄにおける配線層の上面は、半導体基板ＳＢから露出しており、素子分離領域ＥＩおよび絶縁膜ＩＦ２のみにより覆われている。スクライブ領域１Ｄの素子分離領域ＥＩおよび絶縁膜ＩＦ２のそれぞれの上面は、半導体基板ＳＢから露出している。画素領域１Ａおよび周辺回路領域１Ｂの素子分離領域ＥＩは、半導体基板ＳＢの下面に形成された溝内に埋め込まれた絶縁膜からなる。
フォトダイオードＰＤは、半導体基板ＳＢの下面に形成されている。周辺回路領域１Ｂには、半導体基板ＳＢの下面近傍には、半導体基板ＳＢ内に形成されたソース・ドレイン領域と、半導体基板ＳＢの下にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥを有するトランジスタＱ１が形成されている。当該ソース・ドレイン領域の下面、つまり半導体基板ＳＢの下面には、シリサイド層Ｓ１が接しており、ゲート電極ＧＥの下面にも他のシリサイド層Ｓ１が接している。
これに対し、フォトダイオードＰＤの下面はシリサイド層Ｓ１から露出しており、半導体基板ＳＢの下に形成された絶縁膜ＩＦ２により覆われている。つまり、フォトダイオードＰＤは、シリサイド層Ｓ１と平面視において重なっていない。また、スクライブ領域１Ｄにはシリサイド層Ｓ１が形成されていないため、半導体基板ＳＢから露出する配線層の上面の端部、つまりスクライブ領域１Ｄの配線層の上面は、シリサイド層Ｓ１から露出している。
＜本実施の形態の効果＞
以下に、本実施の形態の半導体装置の製造方法の効果について、図２９に示す比較例を用いて説明する。図２９は、比較例の半導体装置である固体撮像素子の断面図である。図２９に示す断面図は、図１３に示す断面図と対応するものである。すなわち、図２９には、左側から順に画素領域１Ａ、周辺回路領域１Ｂ、シールリング領域１Ｃ、スクライブ領域１Ｄおよびシールリング領域１Ｃを示している。
比較例の半導体装置は、裏面照射型の固体撮像素子であり、本実施の形態と同様に、ディッシングを防ぐことなどを目的として、スクライブ領域１Ｄに、素子分離領域ＥＩを形成しない箇所であるダミーパターンを設けるものである。
図２９に示す比較例の半導体装置の製造工程では、まず、本実施の形態と同様に、図１〜図６に示す工程と同様の工程を行う。このとき、スクライブ領域１Ｄでは、半導体基板ＳＢの主面の一部が素子分離領域ＥＩから露出している。
その後、トランジスタＱ１の電極の低抵抗化などを目的として、トランジスタＱ１のゲート電極ＧＥおよびソース・ドレイン領域の表面を覆うシリサイド層Ｓ１を形成する。比較例では、このシリサイド層Ｓ１の形成工程の前に、画素領域１ＡのフォトダイオードＰＤの表面を覆う絶縁膜ＩＦ２をシリサイドプロテクション膜として形成しているため、フォトダイオードＰＤの表面にはシリサイド層は形成されない。しかし、スクライブ領域１Ｄには絶縁膜ＩＦ２を形成していないため、シリサイド層の形成工程において露出する半導体基板ＳＢの主面を覆うようにシリサイド層Ｓ１が形成される。
次に、図９および図１０を用いて説明した工程と同様の工程を行って、積層配線層およびパッシベーション膜ＰＦを形成した後、支持基板ＳＳＢをパッシベーション膜ＰＦに接合する。続いて、図１１および図１２を用いて説明したように、半導体基板ＳＢを上下逆にし、半導体基板ＳＢを薄膜化した後、反射防止膜ＡＲ、カラーフィルタＣＦ、マイクロレンズＭＬおよび遮光膜ＳＦを形成する。
次に、図１３を用いて説明した工程と同様に、フォトリソグラフィ技術およびドライエッチング法を用いて、スクライブ領域１Ｄの半導体基板ＳＢを除去して溝ＴＣを形成する。溝ＴＣの底面では、素子分離領域ＥＩの表面が露出している。また、図２９に示すように、溝ＴＣの底部において、隣り合う素子分離領域ＥＩの間の領域（ダミーパターン）では、層間絶縁膜ＩＬの上面を覆うシリサイド層Ｓ１の上面が露出している。ここでいうシリサイド層Ｓ１の上面とは、当該シリサイド層Ｓ１の形成時における当該シリサイド層Ｓ１の底面を意味する。
このように、比較例ではスクライブ領域１Ｄの半導体基板ＳＢの主面にシリサイド層Ｓ１を形成しているため、スクライブ領域１Ｄの半導体基板ＳＢをドライエッチング法により選択的に除去した際、当該ドライエッチングに対して選択比を有するシリサイド層Ｓ１が除去されずに残り、溝ＴＣの底部において露出する。ここでは、スクライブ領域１Ｄの半導体基板ＳＢを全てエッチングにより除去するため、１０μｍの膜厚を有する半導体基板ＳＢを確実に除去するために、１０μｍの膜厚を有するシリコン層を除去するのに必要な時間に加えて、さらに２〜３μｍ程度の膜厚のシリコン層を除去できるように長時間エッチングを行う。つまり、エッチング量が不足することを防ぐため、オーバーエッチングを行う。
仮に、素子分離領域ＥＩの上面が露出するまでエッチングを行う場合であっても、オーバーエッチングを行う必要性がある。この場合、１０μｍの膜厚を有する半導体基板ＳＢを除去するために行うエッチング量に対し、素子分離領域ＥＩの厚さである数百ｎｍは極めて小さい大きさであるため、オーバーエッチングによりシリサイド層Ｓ１が露出する。
このため、溝ＴＣの底部にシリサイド層Ｓ１が形成されていると、当該ドライエッチングがシリサイド層Ｓ１に対して高い選択比を有する条件で行われるものであったとしても、当該ドライエッチングによりシリサイド層Ｓ１の一部が除去される。このようにしてシリサイド層Ｓ１がエッチングに晒されると、エッチング装置内において汚染が生じ、これにより、固体撮像素子の特性が悪化する。例えば、汚染に伴いある画素のフォトダイオード領域にシリサイド層を構成していたコバルトが拡散することで、撮像により得られた画像中の一部に白い点が常に現れる問題などが生じる。
次に、半導体ウェハから複数の固体撮像素子を得るため、ダイシングブレードを用いてスクライブ領域１Ｄを切削する。このとき、スクライブ領域１Ｄにおいて、隣り合う素子分離領域ＥＩの間にはシリサイド層Ｓ１が形成されているため、シリサイド層Ｓ１もダイシングブレードにより切削される。当該切削工程において、スクライブ領域１Ｄに存在する配線Ｍ４、ビアＶ３、配線Ｍ３、ビアＶ２、配線Ｍ２、ビアＶ１、配線Ｍ１およびプラグＣＰは完全に切り落とされるが、シリサイド層は完全には切り落とされず周囲に飛散する。
このとき飛散したシリサイド層が固体撮像素子の表面に付着した場合には、画素のフォトダイオード内に十分な光が照射されず、撮像により得られた画像中の一部に黒い点が常に現れる問題が生じる。また、飛散したシリサイド層の一部が電極パッドに付着した場合は、シリサイド層を介した短絡が生じる虞があり、また、ボンディングワイヤを固体撮像素子の電極パッドに接合する際に接合不良が生じる虞がある。以上に述べたような問題が起きると、半導体装置の信頼性が低下する。
そこで、本実施の形態では、シリサイド層を形成する前にフォトダイオードＰＤを覆うように成膜する絶縁膜ＩＦ２（図７参照）を、画素領域１Ａのみならずスクライブ領域１Ｄにも形成している。このため、図８に示すように、シリサイド層Ｓ１はフォトダイオードＰＤの直上にも、スクライブ領域１Ｄの半導体基板ＳＢの直上にも形成されない。
その結果、図１３に示すように、スクライブ領域１Ｄの半導体基板ＳＢをエッチングにより除去した際、シリサイド層がエッチングされることを防ぐことができる。これにより、シリサイド層がエッチングに晒されることに起因してエッチング装置内において汚染が生じることを防ぐことができるため、固体撮像素子の特性が悪化することを防ぐことができる。
また、当該エッチング工程の後に図１４および図１５に示すようにダイシングを行う際、スクライブ領域１Ｄにはシリサイド層が形成されていないため、シリサイド層が切削されて飛散することを防ぐことができる。よって、固体撮像素子の表面にシリサイド層の一部が付着することによる固体撮像素子の特性の悪化を防ぐことができる。
また、シリサイド層の一部が飛散して電極パッドなどに付着することを防ぐことができるため、短絡の発生を防ぐことができ、ボンディングワイヤの接合不良の発生を防ぐことができる。
以上より、本実施の形態の半導体装置およびその製造方法を適用することで、半導体装置の信頼性を向上させることができる。
また、本実施の形態の半導体装置の製造工程において、図７に示すスクライブ領域１Ｄの絶縁膜ＩＦ２の形成工程は、シリサイド層が形成されることを防ぐ必要があるフォトダイオードＰＤまたは抵抗素子などを覆うシリサイドプロテクション膜（絶縁膜ＩＦ２）の形成工程を兼ねて行われるものである。よって、スクライブ領域１Ｄに絶縁膜ＩＦ２を形成しても、半導体装置の製造工程が増加することはない。
また、図１３に示すようにドライエッチングによりスクライブ領域１Ｄの半導体基板ＳＢを除去する工程は、裏面照射型の固体撮像素子の電極パッドと配線層中の配線とを接続するためのビアが埋め込まれるビアホールの形成工程を兼ねて行うものである。よって、スクライブ領域１Ｄの半導体基板ＳＢを除去して溝ＴＣを形成しても、半導体装置の製造工程が増加することはない。
以上より、半導体装置の製造コストを増大させることなく、汚染などによる固体撮像素子の信頼性の低下を防ぐ効果を得ることができる。
＜変形例１＞
図１６に、本実施の形態の変形例１である半導体装置の平面図を示す。図１６は、図２に対応する拡大平面図である。
図２では、スクライブ領域１Ｄの素子分離領域ＥＩにより囲まれた半導体基板ＳＢの上面のパターン（ダミーパターン）が、平面視において正方形の形状を有している場合のレイアウトを示しているが、当該パターンの形状は正方形に限られない。例えば、ダミーパターンの平面レイアウトは、図１６に示すように、長方形であってもよい。また、ダミーパターンの平面視における形状は、正方形または長方形などの矩形形状に限られず、例えば円形または多角形などであってもよい。
このようにダミーパターンのレイアウトを変更しても、素子分離領域ＥＩと、素子分離領域ＥＩから露出する半導体基板ＳＢの上面であるダミーパターンとを、それぞれの面積が一定範囲内において過度に大きくならないように適宜配置すれば、素子分離領域ＥＩの形成時に行う研磨工程においてディッシングが生じることを防ぐことができる。よって、本変形例で説明したような固体撮像素子であっても、図１〜図１５を用いて説明した固体撮像素子と同様の効果を得ることができる。
＜変形例２＞
図１７に、本実施の形態の変形例２である半導体装置の平面図を示す。図１７は、図２に対応する拡大平面図である。
図２では、スクライブ領域１Ｄのダミーパターンが、アレイ状に並べられた場合のレイアウトを示しているが、ダミーパターンの配置はアレイ状でなくてもよい。例えば、複数のダミーパターンは、行列状に複数のチップ領域ＣＨＲが並んでいる場合において、その行方向および列方向に対して斜めの方向に周期的に並んでいてもよい。
このようにダミーパターンの配置のレイアウトを変更しても、素子分離領域ＥＩとダミーパターンとを適宜配置すれば、素子分離領域ＥＩの形成時に行う研磨工程においてディッシングが生じることを防ぐことができる。よって、本変形例で説明したような固体撮像素子であっても、図１〜図１５を用いて説明した固体撮像素子と同様の効果を得ることができる。
（実施の形態２）
以下に、本実施の形態２の半導体装置の構造および製造工程について、図１８〜図２３を用いて説明する。図１９、図２０、図２１および図２３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図１８および図２２は、本実施の形態の半導体装置の製造工程を説明する平面図である。図１９に示すシールリング領域１Ｃおよびスクライブ領域１Ｄの断面図は、図１８のＣ−Ｃ線における断面を示すものである。また、図２３に示すシールリング領域１Ｃおよびスクライブ領域１Ｄの断面図は、図２２のＤ−Ｄ線における断面を示すものである。
本実施の形態は、スクライブ領域において、ダミーパターンである活性領域にダミーゲート電極を形成するものである。
本実施の形態の半導体装置の製造工程では、まず、図１〜図４を用いて説明した工程と同様の工程を行う。ここでは、図２に示すように、スクライブ領域１Ｄには、正方形のダミーパターンである半導体基板ＳＢの上面からなるパターンをアレイ状に配置する。
次に、図１８および図１９に示すように、図５および図６を用いて説明した工程と同様の工程を行う。つまり、ゲート絶縁膜ＧＦおよびゲート電極ＧＥを形成した後、サイドウォールＳＷ、ソース・ドレイン領域を形成することで、トランジスタＱ１などの素子を形成する。
ただし、ここでは、画素領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成すると共に、スクライブ領域１Ｄにおいて素子分離領域ＥＩから露出する半導体基板ＳＢの上面上にゲート絶縁膜ＧＦを介してダミーゲート電極ＤＧを形成する。つまり、本実施の形態は、スクライブ領域１Ｄにゲート絶縁膜ＧＦおよびダミーゲート電極ＤＧを形成する点が、前記実施の形態１と異なる。
スクライブ領域１Ｄのゲート絶縁膜ＧＦおよびダミーゲート電極ＤＧは、画素領域１Ａおよび周辺回路領域１Ｂのゲート絶縁膜ＧＦおよびゲート電極ＧＥの形成工程により形成される。よって、ダミーゲート電極ＤＧは、ゲート電極ＧＥと同様に、例えばポリシリコン膜により構成されている。平面視において、スクライブ領域１Ｄのダミーゲート電極ＤＧは素子分離領域ＥＩに重なっていない。言い換えれば、平面視において、ダミーゲート電極ＤＧの全体は、素子分離領域ＥＩから露出する半導体基板ＳＢの主面と重なっている。
ダミーゲート電極ＤＧは、後に形成される固体撮像素子において、素子も回路も構成せず、配線に電気的に接続されない擬似的なゲート電極である。ここでは、スクライブ領域１Ｄの活性領域にソース・ドレイン領域を形成しない。なお、当該活性領域の一部が、ダミーゲート電極ＤＧの横においてゲート絶縁膜ＧＦおよびサイドウォールＳＷから露出していても構わない。また、図１８に示す平面図では、サイドウォールの図示を省略している。
本実施の形態でダミーゲート電極ＤＧを形成する理由は、スクライブ領域１Ｄおよびその近傍の領域において、半導体基板ＳＢの主面上に形成する層間絶縁膜の上面に凹部が形成され、ディッシングが生じることを防ぐことにある。すなわち、スクライブ領域１Ｄは回路を形成する領域ではないため、本来ゲートパターンを形成する必要がない領域である。しかし、ゲートパターンが殆ど形成されていない領域があると、半導体基板ＳＢ上に後の工程で層間絶縁膜を成膜した際、ゲートパターンが密に形成されている領域と、ゲートパターンが疎に形成されている領域とで、当該層間絶縁膜の上面に高低差が生じる。この場合、成膜された層間絶縁膜の上面を研磨しても層間絶縁膜の上面は均一に平坦化されず、高低差が残る。
このようにしてディッシングが起こると、後の工程において、当該層間絶縁膜上に成膜を行う際、成膜不良が生じる虞がある。また、フォトレジスト膜の露光時に焦点ずれが生じることによる加工不良、または、研磨工程での膜残りに起因する短絡などが生じる虞がある。これらの問題は、例えば、スクライブ領域１Ｄの近傍のシールリング領域１Ｃなどで生じる。そこで、本実施の形態では、スクライブ領域１Ｄのように回路を構成するゲートパターンを形成する必要がない領域にも、ダミーゲート電極ＤＧを複数形成している。また、図示はしていないが、ゲートパターンの配置の疎密差をなくすため、スクライブ領域１Ｄに限らず、画素領域１Ａおよび周辺回路領域１Ｂにおいてもダミーゲート電極ＤＧを形成している。
次に、図２０に示すように、図７を用いて説明した工程と同様の工程を行う。つまり、所定の素子などを覆うシリサイドプロテクション膜である絶縁膜ＩＦ２を形成する。平面視において絶縁膜ＩＦ２を形成する範囲は、前記実施の形態１と同様である。ここで、本実施の形態の主な特徴の１つとして、スクライブ領域１Ｄに形成された絶縁膜ＩＦ２は、ダミーゲート電極ＤＧの上面および側壁を覆っている。なお、具体的には、ダミーゲート電極ＤＧの側壁はサイドウォールＳＷを介して絶縁膜ＩＦ２により覆われている。スクライブ領域１Ｄに形成された絶縁膜ＩＦ２は、画素領域１Ａに形成された絶縁膜ＩＦ２と同層の膜である。
次に、図２１に示すように、図８〜図１３を用いて説明した工程と同様の工程を行う。つまり、まず、シリサイド層Ｓ１を形成する。ここでは、スクライブ領域１Ｄの半導体基板ＳＢおよびダミーゲート電極ＤＧを絶縁膜ＩＦ２で覆った状態でシリサイド層Ｓ１を形成するため、半導体基板ＳＢおよびダミーゲート電極ＤＧのそれぞれの上面にはシリサイド層は形成されない。
続いて、積層配線層およびパッシベーション膜ＰＦを形成し、支持基板ＳＳＢをパッシベーション膜ＰＦに接合した後、半導体基板ＳＢを裏返し、半導体基板ＳＢを薄膜化する。その後、半導体基板ＳＢの裏面上に、反射防止膜ＡＲ、カラーフィルタＣＦ、マイクロレンズＭＬおよび遮光膜ＳＦを形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、スクライブ領域１Ｄの反射防止膜ＡＲおよび半導体基板ＳＢを除去し、これにより溝ＴＣを形成する。
ここで、溝ＴＣを形成するために行うドライエッチングは、酸化シリコン膜に対して選択比が高い条件で行われるが、オーバーエッチングを含めて１２〜１３μｍ程度のシリコン層を除去できるように長時間ドライエッチングを行うと、２〜１０ｎｍ程度の膜厚を有する酸化シリコン膜からなるゲート絶縁膜ＧＦは、除去される。その結果、ゲート絶縁膜ＧＦが除去されて露出したダミーゲート電極ＤＧは、オーバーエッチングにより除去され、これにより、溝ＴＣの底部では、素子分離領域ＥＩの上面、サイドウォールＳＷの上面、および、サイドウォールＳＷよりも下に形成された絶縁膜ＩＦ２の上面が露出する。
言い換えれば、溝ＴＣの底部では、サイドウォールＳＷに挟まれた領域に、ダミーゲート電極ＤＧが除去された領域である溝が形成され、当該溝の底面には絶縁膜ＩＦ２の上面が露出している。すなわち、スクライブ領域１Ｄの絶縁膜ＩＦ２の上面には溝が形成されており、当該溝の底面では、素子分離領域ＥＩと絶縁膜ＩＦ２の一部とが接する界面よりも低い位置、つまり支持基板ＳＳＢ側の位置において、絶縁膜ＩＦ２の他の一部の上面が露出している。
なお、ここでいうサイドウォールＳＷに挟まれた溝の底面において露出する絶縁膜ＩＦ２の上面とは、図２０を用いて説明した絶縁膜ＩＦ２の形成工程において、ダミーゲート電極ＤＧの直上に形成された絶縁膜ＩＦ２の底面を意味する。
次に、図２２および図２３に示すように、ダイシング工程を行って、固体撮像素子ＩＳを複数得る。これにより、本実施の形態の半導体装置が完成する。ここでは、スクライブ領域１Ｄの一部のみを切削するため、固体撮像素子ＩＳの端部にスクライブ領域１Ｄの他の一部が残る。その結果、固体撮像素子ＩＳの端部の上面では、スクライブ領域１Ｄにおいて、素子分離領域ＥＩの上面と、平面視において素子分離領域ＥＩに隣接する絶縁膜ＩＦ２の上面の一部とが露出している。
なお、図２２に示す平面図では、サイドウォールの図示を省略している。スクライブ領域１Ｄにおいて素子分離領域ＥＩから露出する絶縁膜ＩＦ２の上面は、素子分離領域ＥＩおよび絶縁膜ＩＦ２の界面の高さと略同一の高さにある絶縁膜ＩＦ２の上面と、当該上面に形成された溝の底面である絶縁膜ＩＦ２の上面とを有している。
すなわち、固体撮像素子ＩＳの端部の上面では、スクライブ領域１Ｄにおいて、絶縁膜ＩＦ２の上面の前記一部に形成された溝内のサイドウォールＳＷ（図２３参照）の上面と、当該溝の底面である絶縁膜ＩＦ２の上面の他の一部とが露出している。スクライブ領域１Ｄの絶縁膜ＩＦ２の上面に形成された当該溝の側壁は、サイドウォールＳＷにより覆われている。
図２３では、スクライブ領域１Ｄにおいて素子分離領域ＥＩに接する面である絶縁膜ＩＦ２の上面の全てが素子分離領域ＥＩにより覆われ、溝ＴＣの底面において露出していない構造を示している。つまり、隣り合う素子分離領域ＥＩ同士の間には、サイドウォールＳＷの表面、および、絶縁膜ＩＦ２の上面に形成された溝の底面のみが露出している。これに対し、素子分離領域ＥＩに接する面である絶縁膜ＩＦ２の上面の一部が、隣り合う素子分離領域ＥＩ同士の間で溝ＴＣの底面において露出していてもよい。つまり、隣り合う素子分離領域ＥＩ同士の間の距離が、絶縁膜ＩＦ２の上面に形成された上記溝の幅より大きくてもよい。
本実施の形態では、シリサイド層を形成する前にフォトダイオードＰＤを覆うように成膜する絶縁膜ＩＦ２（図２０参照）を、画素領域１Ａのみならずスクライブ領域１Ｄにも形成している。このため、図２１に示すように、シリサイド層Ｓ１はフォトダイオードＰＤの直上にも、スクライブ領域１Ｄの半導体基板ＳＢの直上にも、ダミーゲート電極ＤＧの直上にも形成されない。
前記実施の形態１は、図７に示すように、スクライブ領域１Ｄにおいて露出している半導体基板ＳＢの上面を絶縁膜ＩＦ２により覆うことで、シリサイド層による汚染などに起因する問題が生じることを防ぐものである。これに対し、本実施の形態のように、スクライブ領域１Ｄにダミーゲート電極ＤＧを形成する場合、図２０に示すように、ダミーゲート電極ＤＧの上面も絶縁膜ＩＦ２により覆う必要がある。
なぜならば、図２１を用いて説明したように、半導体基板ＳＢを開口するエッチング工程では、ダミーゲート電極ＤＧ上のゲート絶縁膜ＧＦおよびダミーゲート電極ＤＧがエッチングにより除去されるため、ダミーゲート電極ＤＧと層間絶縁膜ＩＬとの間にシリサイド層が形成されていると、当該エッチング工程により当該シリサイド層が露出するためである。よって、本実施の形態では、図２０に示すように、ダミーゲート電極ＤＧの上面を絶縁膜ＩＦ２により覆うことで、ダミーゲート電極ＤＧの上面にシリサイド層が形成されることを防いでいる。
これにより、図２１に示すように、スクライブ領域１Ｄの半導体基板ＳＢをエッチングにより除去した際、スクライブ領域１Ｄにおいてシリサイド層がエッチングされることを防ぐことができる。よって、エッチング装置内において汚染が生じることを防ぐことができるため、固体撮像素子の特性が悪化することを防ぐことができる。また、当該エッチング工程の後にダイシングを行う際、スクライブ領域１Ｄにはシリサイド層が形成されていないため、シリサイド層が切削されて飛散することを防ぐことができる。よって、固体撮像素子の表面にシリサイド層の一部が付着することによる固体撮像素子の特性の悪化を防ぐことができる。
また、シリサイド層の一部が飛散して電極パッドなどに付着することを防ぐことができるため、短絡の発生を防ぐことができ、ボンディングワイヤの接合不良の発生を防ぐことができる。
＜変形例１＞
図２４に、本実施の形態の変形例１である半導体装置の製造工程を説明する平面図を示す。図２４は、図１８に対応する拡大平面図である。
図２４に示すように、スクライブ領域１Ｄにダミーゲート電極ＤＧを形成する場合、ダミーゲート電極ＤＧは、平面視において、半導体基板ＳＢの上面（ダミーパターン）のみならず素子分離領域ＥＩと重なっていてもよい。この場合、各ダミーゲート電極ＤＧは、素子分離領域ＥＩと、当該素子分離領域ＥＩに隣接する半導体基板ＳＢの上面（ダミーパターン）とのそれぞれと平面視において重なる。
本変形例のように、平面視におけるダミーゲート電極ＤＧの角部が素子分離領域ＥＩのダミーパターンの角部のみと重なるような場合でも、図２１を用いて説明したエッチング工程を行うと、ダミーパターンの形成された領域の半導体基板ＳＢ、ゲート絶縁膜およびダミーゲート電極ＤＧが除去される。言い換えれば、素子分離領域ＥＩと平面視において重ならないダミーゲート電極ＤＧは除去される。
したがって、図１８〜図２３を用いて説明したように、ダミーゲート電極ＤＧをシリサイドプロテクション膜である絶縁膜ＩＦ２により覆い、ダミーゲート電極ＤＧの上面にシリサイド層が形成されることを防ぐことで、エッチング工程およびダイシング工程でのシリサイド層の飛散を防ぐことができる。これにより、図１８〜図２３を用いて説明した実施の形態と同様の効果を得ることができる。
なお、図２１を用いて説明したようにドライエッチングを行った場合、本変形例では、素子分離領域ＥＩと平面視において重なるダミーゲート電極ＤＧの一部、つまり、素子分離領域ＥＩの直下のダミーゲート電極ＤＧの一部が除去されずに残ることが考えられる。当該ダミーゲート電極ＤＧをダイシング工程で切削すると、ダミーゲート電極ＤＧを構成するシリコンが飛散し、固体撮像素子の電極パッドに付着して短絡またはボンディングワイヤの接合不良が生じ得る。
そこで、本変形例では、当該ドライエッチング工程の後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行うことで、平面視において素子分離領域ＥＩと重なるダミーゲート電極ＤＧを除去する。これにより、ダイシング工程においてシリコン層が切削されることに起因して、上記短絡またはボンディングワイヤの接合不良が生じることを防ぐことができる。
＜変形例２＞
以下に、図２５〜図２８を用いて、本実施の形態の変形例２である半導体装置の製造工程を説明する。図２５は、本実施の形態の変形例２である半導体装置の製造工程を説明する平面図である。図２６〜図２８は、本実施の形態の変形例２である半導体装置の製造工程を説明する断面図である。図２５は、図１８に対応する拡大平面図である。
図２５に示すように、スクライブ領域１Ｄにダミーゲート電極ＤＧを形成する場合、ダミーゲート電極ＤＧは、平面視において、半導体基板ＳＢの上面（ダミーパターン）よりも大きい形状を有していてもよい。すなわち、平面視において、ダミーパターンの全体がダミーゲート電極ＤＧの一部と重なっていてもよい。図２５では、ダミーゲート電極ＤＧと重なるダミーパターンの輪郭を破線で示している。つまり、図２５に示す破線は、ダミーゲート電極ＤＧの直下に覆われた領域における半導体基板ＳＢの上面と素子分離領域ＥＩの上面との境界線である。
本変形例において、図１〜図１２を用いて説明した工程を行った後の断面図を図２６に示す。すなわち、図２６は、配線層の形成後に半導体基板ＳＢをひっくり返し、その後カラーフィルタＣＦおよびマイクロレンズＭＬなどを形成した後の構造を示す断面図である。図２６に示すように、スクライブ領域１Ｄでは、素子分離領域ＥＩ同士の間において素子分離領域ＥＩから露出する半導体基板ＳＢの主面のパターン（ダミーパターン）の全体が、半導体基板ＳＢの下に形成されたダミーゲート電極ＤＧにより覆われている。また、当該ダミーゲート電極ＤＧは、当該ダミーパターンのみならず、当該ダミーパターンに隣接する素子分離領域ＥＩの底面も覆っている。
ここでは、図１８〜図２３を用いて説明したように、ダミーゲート電極ＤＧをシリサイドプロテクション膜である絶縁膜ＩＦ２により覆い、ダミーゲート電極ＤＧの上面にシリサイド層が形成されることを防いでいるため、後に行うエッチング工程および後のダイシング工程でのシリサイド層の飛散を防ぐことができる。これにより、図１８〜図２３を用いて説明した実施の形態と同様の効果を得ることができる。
次に、図２７に示すように、図２１を用いて説明したエッチング工程と同様の工程を行う。これにより、スクライブ領域１Ｄの半導体基板ＳＢと、ゲート絶縁膜ＧＦと、ダミーゲート電極ＤＧの一部とが除去される。当該エッチング工程は、異方性エッチングであるドライエッチングにより行われるため、素子分離領域ＥＩの直下のダミーゲート電極ＤＧの一部が除去されずに残ることが考えられる。なお、図２７では図を分かりやすくするため、スクライブ領域１Ｄの素子分離領域ＥＩの直下に残ったゲート絶縁膜ＧＦおよびダミーゲート電極ＤＧのそれぞれのハッチングを省略している。
次に、図２８に示すように、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行うことで、平面視において素子分離領域ＥＩと重なるダミーゲート電極ＤＧ、つまり、素子分離領域ＥＩの直下のダミーゲート電極ＤＧを除去する。この場合、スクライブ領域１Ｄの素子分離領域ＥＩは庇状に張り出した形状となる。つまり、スクライブ領域１Ｄにおいて半導体基板ＳＢから露出する絶縁膜ＩＦ２の上面には溝が形成されており、当該溝の直上には、素子分離領域の一部が庇状に張り出している。
このように庇状に張り出した素子分離領域ＥＩの底面はゲート絶縁膜ＧＦに覆われており、ダミーゲート電極（ポリシリコン膜、導体膜）ＤＧからは露出している。これは、後にダイシング工程を行って固体撮像素子ＩＳが完成した後においても同様である。
その後の工程は、図１４および図１５を用いて説明した工程と同様にしてダイシング工程を行うことで、本変形例の半導体装置が完成する。
本変形例では、図２４を用いて説明した前記変形例１と同様に、ドライエッチングによりスクライブ領域１Ｄの半導体基板ＳＢを除去した後、ウェットエッチングを行うことで素子分離領域ＥＩの直下のダミーゲート電極ＤＧを除去している。これにより、ダイシング工程においてシリコン層が切削されることに起因して、短絡またはボンディングワイヤの接合不良が生じることを防ぐことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ 画素領域
１Ｂ 周辺回路領域
１Ｃ シールリング領域
１Ｄ スクライブ領域
ＥＩ 素子分離領域
ＩＦ２ 絶縁膜（シリサイドプロテクション膜）
ＰＤ フォトダイオード
Ｑ１ トランジスタ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＳＳＢ 支持基板
ＴＣ 溝

Claims (15)

  1. 裏面照射型の固体撮像素子を有する半導体装置の製造方法であって、
    （ａ）主面と、前記主面の反対側の裏面とを備えた半導体基板を準備する工程、
    （ｂ）平面視において前記半導体基板の第１領域を囲む第２領域の前記主面の一部に素子分離領域を形成する工程、
    （ｃ）前記第２領域において前記素子分離領域から露出する前記半導体基板の前記主面を覆う絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第１領域の前記半導体基板の前記主面に接するシリサイド層を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記半導体基板の前記主面上に配線層を形成し、前記配線層の上部に支持基板を接合する工程、
    （ｆ）前記（ｅ）工程の後、前記第２領域の前記半導体基板を除去することで前記絶縁膜を露出させる工程、
    （ｇ）前記（ｆ）工程の後、前記第２領域の前記配線層および前記支持基板を切削することで、前記第１領域の前記半導体基板を含む前記固体撮像素子を得る工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｂ１）前記（ｃ）工程の前に、前記第１領域の前記半導体基板の前記主面に受光素子を形成する工程をさらに有し、
    前記（ｃ）工程では、前記受光素子の上面と前記第２領域において前記素子分離領域から露出する前記半導体基板の前記主面とを覆う前記絶縁膜を形成する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    （ｂ２）前記（ｃ）工程の前に、前記第１領域および前記第２領域のそれぞれの前記半導体基板の前記主面上にゲート絶縁膜を介してゲート電極を形成する工程をさらに有し、
    前記（ｃ）工程では、前記第１領域の前記ゲート電極の上面を露出し、前記第２領域の前記半導体基板の前記主面および前記第２領域の前記ゲート電極の上面を覆う前記絶縁膜を形成し、
    前記（ｆ）工程では、前記第２領域の前記半導体基板および前記ゲート電極を除去することで前記絶縁膜を露出させる、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｂ２）工程で形成する前記第２領域の前記ゲート電極の全体は、前記素子分離領域から露出する前記半導体基板と平面視において重なっている、半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、
    前記（ｂ２）工程で形成する前記第２領域の前記ゲート電極は、平面視において、前記素子分離領域と、前記素子分離領域から露出する前記半導体基板とのそれぞれと重なっている、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第２領域の前記半導体基板と、平面視において前記第２領域の前記素子分離領域に重ならない前記ゲート電極とを除去することで、前記絶縁膜を露出させ、
    （ｆ１）前記（ｆ）工程の後、前記（ｇ）工程の前に、平面視において前記第２領域の前記素子分離領域と重なる前記ゲート電極をウェットエッチング法により除去する工程をさらに有する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、異方性エッチングを行うことで前記第２領域の前記半導体基板を除去し、前記絶縁膜を露出させる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記シリサイド層は、コバルトまたはニッケルを含む、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で前記第２領域に形成する前記素子分離領域により、前記半導体基板の前記主面が平面視において囲まれている、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１領域の前記半導体基板の一部と、前記第２領域の前記半導体基板を除去することで、前記第１領域の前記半導体基板を貫通する開口部を形成し、
    （ｆ２）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記開口部内または前記開口部上に電極パッドを形成する工程をさらに有する、半導体装置の製造方法。
  11. 裏面照射型の固体撮像素子を有する半導体装置であって、
    支持基板と、
    前記支持基板上に形成された配線層と、
    前記配線層上に形成された半導体基板と、
    前記半導体基板内に形成された受光素子と、
    前記半導体基板の下面に接するシリサイド層と、
    前記半導体基板の前記下面に形成された第１溝内に埋め込まれた素子分離領域と、
    前記半導体基板の下に形成された絶縁膜と、
    を有し、
    前記配線層の上面の端部は、前記半導体基板および前記シリサイド層から露出し、前記素子分離領域および前記絶縁膜に覆われている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記シリサイド層は、前記半導体基板から露出する前記配線層の前記上面上に形成されていない、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記半導体基板の前記下面に形成された受光素子をさらに有し、
    前記受光素子の下面は、前記絶縁膜に覆われており、前記シリサイド層から露出している、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記半導体基板から露出する前記絶縁膜の上面には、第２溝が形成されている、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第２溝の直上において、前記素子分離領域の一部が庇状に張り出している、半導体装置。
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