JP2014082514A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】積層される半導体ウェハのそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置とその製造方法を提供するものである。
【解決手段】第１の半導体集積回路が形成され、第１の配線層を備える第１の半導体基板１０１と、第２の半導体集積回路が形成され、第２の配線層を備える第２の半導体基板１０２とを、第１の配線層１０７側と第２の配線層１２４側が互いに向かい合うように貼り合わせる。そして、第１の半導体基板１０１の上部から第２の配線層１２４に貫通する貫通孔を形成し、貫通孔に金属材料を埋め込むことで、第１の半導体基板１０１と第２の半導体基板１０２とを電気的に接続する基板間配線１１５を形成する。そして、第２の配線層１２４に形成された電極パッド部１４２が露出するように第１の半導体基板１０１を貫通する貫通開口部１３２を形成する。
【選択図】図２２

Description

本発明は、固体撮像装置等の半導体装置とその製造方法に関する。

固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。

ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッドを有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。特許文献２では、インターポーザ（中間基板）上に、撮像画素部が設けられた裏面照射型のＭＯＳ固体撮像素子であるセンサチップと、信号処理を行う周辺回路が設けられた信号処理チップを実装したデバイスが開示されている。特許文献３では、イメージセンサチップと、薄型回路基板と、信号処理を行うロジック回路チップとを備えた構成である。そして、この薄膜回路基板とロジック回路チップが電気的に接続され、薄膜回路基板がイメージセンサチップの裏面からスルホールビアを介して電気的に接続された構成が開示されている。

また、特許文献４では、透明基板に支持された固体撮像素子に貫通電極を設け、この貫通電極を介して固体撮像素子をフレキシブル回路基板に電気的に接続した固体撮像装置が開示されている。さらに、特許文献５では、裏面照射型の固体撮像装置において、支持基板を貫通する電極を設けた構成が開示されている。

特許文献１〜３に示すように、イメージセンサチップとロジック回路などの異種回路チップを混載する技術は、種々提案されている。従来技では、いずれも機能チップがほぼ完成した状態のものを用い、貫通接続孔を形成して、チップ間の相互接続を可能に状態で１つのチップ上に形成されることが特徴となっている。

特開２００６−４９３６１号公報 特開２００７−１３０８９号公報 特開２００８−１３０６０３号公報 特許第４０００５０７号公報 特開２００３−３１７８５号公報

上述した従来の固体撮像装置にも見られるように、基板を貫通する接続導体によって異種チップ間を接続して半導体デバイスを構成することは、アイデアとして知られていた。しかし、深い基板に絶縁を確保しながら接続孔を開けねばならず、接続孔の加工と、接続導体の埋め込みに必要な製造プロセスのコスト経済性から実用化は困難とされていた。

一方、例えば１μｍ程度の小さなコンタク穴を形成するためには、上部チップを極限まで薄肉化する必要がある。この場合、薄肉化する前に上部チップを支持基板に貼り付ける等の複雑な工程とコスト増を招いてしまう。しかも、高アスペクト比の接続孔に接続導体で埋めるためには、接続導体としてタングステン（Ｗ）等の被覆性の良いＣＶＤ膜を使うことが必然的に求められ、接続導体材料が制約される。

量産で簡便に適用できる経済性を有する為には、この接続孔のアスペクト比を劇的に下げて、形成し易くすると共に、特別な接続孔加工を用いずに従来のウェハ製造プロセス内で加工できる技術を選択できることが望ましい。

また、固体撮像装置などでは、画像領域と、信号処理を行うロジック回路とを、それぞれの性能を十分発揮できるように形成し、高性能化が図られることが望まれている。
固体撮像装置に限らず、他の半導体集積回路を有する半導体装置においても、それぞれの半導体集積回路の性能を十分に発揮できるように形成し、高性能化が図れることが望まれる。

さらに、回路面同士の基板貼り合わせによってチップ間を接合したデバイスにおいては、実装接続するため、ボンディングパッドと同パッドへの開口は、貼り合わせ界面付近に作られる必要がある。しかしながら、基板が数１００ミクロン程度と厚い場合、深孔の開口及び引き出し電極の形成、半田ボールの形成といったコストのかかる実装工程を経なければならない。

また、貼り合わせ面は、他の層間境界と比較すると脆弱な構造であるため、ボンディングパッドの下に貼り合わせ面の境界が存在すると、ボンディングの際に発生する応力が脆弱な部分に集中し、貼り合わせ面部からクラックが発生する可能性がある。

さらに、ダイシングにより半導体ウェハを分割する際には、基板の貼り合わせ面からクラックが発生することも考えられる。

本発明は、上述の点に鑑み、積層される半導体ウェハのそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置とその製造方法を提供するものである。

本発明に係る半導体装置は、第１の半導体集積回路が形成され、第１の配線層を備える第１の半導体基板と、第２の半導体集積回路が形成され、第２の配線層を備える第２の半導体基板とを備える。そして、第１の半導体基板の上部から第２の配線層に貫通して設けられ、第１の半導体基板と第２の半導体基板とを電気的に接続する基板間配線を備える。また、第１の半導体基板から前記第２の配線層に形成された電極パッド部が露出するように第１の半導体基板を貫通して形成された貫通開口部を備える。そして、第１の配線層側と第２の配線層側が互いに向かい合うように第１の半導体基板と第２の半導体基板とが貼り合われている。

本発明の半導体装置では、電極パッド部は、上層の第１の半導体基板側から最下層の第２の半導体基板に形成された配線に達する貫通開口部に露出された配線によって構成されている。これにより、配線パッド部は、積層される半導体基板の接合面よりも下層に形成される。このため、配線パッド部に例えばワイヤボンディングなどを行う際に、脆弱な接合面に印加される応力を低減することが可能となり、高性能で信頼性の高い半導体装置とされている。

本発明に係る半導体装置の製造方法は、第１の半導体集積回路が形成され、第１の配線層を備える第１の半導体基板と、第２の半導体集積回路が形成され、第２の配線層を備える第２の半導体基板とを、第１の配線層側と前記第２の配線層側が互いに向かい合うように第１の半導体基板と第２の半導体基板とを貼り合わせる。次に、第１の半導体基板の上部から第２の配線層に貫通する貫通孔を形成し、貫通孔に金属材料を埋め込むことで、第１の半導体基板と第２の半導体基板とを電気的に接続する基板間配線を形成する。そして、第２の配線層に形成された電極パッド部が露出するように第１の半導体基板を貫通する貫通開口部を形成する。

本発明の半導体装置の製造方法では、電極パッド部は、第１の半導体基板側から第２の半導体基板に形成されたに電極パッド部に達するように形成された貫通開口部を形成することで露出される。このため、配線パッド部に、例えばワイヤボンディングを行う際に、脆弱な接合面に印加される応力を低減することができる。

本発明によれば、最適なプロセス技術で、それぞれの性能を十分に発揮することができる回路が形成された半導体ウェハが複数積層された構成とされるので、量産性に優れ、低コストで高性能の半導体装置を得ることができる。

本発明に適用されるＭＯＳ固体撮像装置の一例を示す概略構成図である。 Ａ 従来の固体撮像装置の模式図である。Ｂ，Ｃ 本発明の実施の形態に係る固体撮像装置の模式図である。 第１の実施形態に係る固体撮像装置を示す要部の概略構成図である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。 第１の実施形態に係る固体撮像装置及びその製造方法を示す製造工程図（その８）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その９）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１０）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１１）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１２）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１３）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１４）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１５）である。 Ａ，Ｂ 半導体ウェハ全体を示した概略構成図と、その領域ａの拡大図である。 電極パッド部とスクライブラインとを含む断面の概略構成図である。 本発明の第２の実施形態に係る固体撮像装置の概略断面構成図である。 本発明の第３の実施形態に係る固体撮像装置の概略断面構成図である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その１）である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その２）である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その３）である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その４）である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その５）である。 第３の実施形態に係る半導体装置の製造方法を示す製造工程図（その６）である。 本発明の第４の実施形態に係る電子機器を示す概略構成図である。

以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ型固体撮像装置の概略構成例
２．第１の実施形態（裏面照射型の固体撮像装置の構成例とその製造方法例）
３．第２の実施形態（裏面照射型の固体撮像装置の構成例）
４．第３の実施形態（半導体装置の構成例とその製造方法例）
５．第４の実施形態（電子機器の構成例）

＜１．ＭＯＳ型固体撮像装置の概略構成例＞
図１に、本発明の半導体装置に適用されるＭＯＳ型固体撮像装置の概略構成を示す。このＭＯＳ型固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図示しない半導体基板例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。

周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。

次に、本実施形態に係るＭＯＳ型固体撮像装置の構造について説明する。図２Ａは、従来のＭＯＳ型固体撮像装置の構造を示す概略構成図であり、図２Ｂ及び図２Ｃは、本実施形態に係るＭＯＳ型固体撮像装置の構造を示す概略構成図である。

従来のＭＯＳ型固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。

これに対して、本実施形態例のＭＯＳ型固体撮像装置２１は、図２Ｂに示すように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２１が構成される。

本発明の他の実施形態例におけるＭＯＳ型固体撮像装置２７は、図２Ｃに示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２７が構成される。

上述の実施形態例に係るＭＯＳ型固体撮像装置は、異種の半導体チップが積層した構造を有しており、後述するように、その製造方法と、その製造方法に基づいて得られた構成に特徴を有している。
以下に説明する実施形態例では、本発明の固体撮像装置と、その製造方法について説明する。

＜２．第１の実施形態＞
［固体撮像装置の構成例とその製造方法例］
図３、図４〜図２０を用いて、本発明の第１の実施形態例に係る半導体装置として、裏面照射型のＭＯＳ型固体撮像装置をその製造方法と共に説明する。

図３は、本実施形態例の固体撮像装置の電極パッド部７８を含む概略断面構成図（完成図）である。本実施形態例の固体撮像装置８１は、画素アレイ（以下、画素領域という）２３と制御回路２４とを含む第１の半導体チップ部２２と、ロジック回路２５が搭載された第２の半導体チップ部２６が電気的に接続された状態で上下に積層されている。図４〜図１９を用いて、本実施形態例の固体撮像装置８１の製造方法について説明する。

第１の実施形態例においては、先ず、図４に示すように、第１の半導体ウェハ（以下、第１の半導体基板という）３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御回路２４を形成する。すなわち、シリコン基板からなる第１の半導体基板３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。

フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。図４では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。

一方、制御回路２４側では、第１の半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図３では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路２４を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。

次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａを例えばシリコン酸化膜にて形成し、エッチングストッパとなる第２絶縁薄膜４３ｂを例えばシリコン窒化膜にて形成して積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９を形成する。１層目の層間絶縁膜３９は、例えば、Ｐ−ＳｉＯ膜（プラズマ酸化膜）を１０〜１５０ｎｍで成膜後、ＮＳＧ（ノンドープケイ酸ガラス）膜又はＰＳＧ膜（リンケイ酸ガラス）を５０ｎｍ〜１０００ｎｍで形成する。その後、ｄＴＥＯＳ膜を１００〜１０００ｎｍで成膜後、Ｐ−ＳｉＨ_４膜（プラズマ酸化膜）を５０〜２００ｎｍで成膜することで形成することができる。

その後、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。

また、第２絶縁薄膜４３ｂ形成後、第１の半導体基板３１の半導体ウェル領域３２内の所望の領域を分離する絶縁スペーサ層４２を形成する。絶縁スペーサ層４２は、第２絶縁薄膜４３ｂ形成後、第１の半導体基板３１の所望の位置を裏面側から開口し、絶縁材料を埋め込むことで形成される。この絶縁スペーサ層４２は、図３の基板間配線６８を囲む領域に形成されるものである。

次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層の銅配線４０を形成して多層配線層４１を形成する。通常、各銅配線４０は、Ｃｕ拡散を防止するため図示しないバリアメタル層で覆われる。バリアメタル層は、例えばＳｉＮ膜、ＳｉＣ膜を１０〜１５０ｎｍで成膜することで形成することができる。また、２層目からの層間絶縁膜３９は、ｄＴＥＯＳ膜（プラズマＣＶＤ法により形成されたシリコン酸化膜）を１００〜１０００ｎｍで成膜することで形成することができる。層間絶縁膜３９とバリアメタル層を介して形成される銅配線４０とを交互に形成することにより、多層配線層４１が形成される。本実施形態例では、多層配線層４１を銅配線４０で形成する例としたが、その他の金属材料によるメタル配線とすることも可能である。

これまでの工程で、半製品状態の画素領域２３及び制御回路２４を有する第１の半導体基板３１が形成される。

一方、図５に示すように、例えばシリコンからなる第２の半導体基板（半導体ウェハ）４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、第２の半導体基板４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路２５を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５は、ＣＭＯＳトランジスタで構成することができる。

次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体５４を埋め込む。

その後、層間絶縁膜４９の形成と複数層のメタル配線の形成を繰り返すことにより、多層配線層５５を形成する。本実施形態例では、第１の半導体基板３１上に形成した多層配線層４１の形成工程と同様の工程と同様にして３層の銅配線５３を形成したあと、最上層にアルミ配線５７を形成する例とする。アルミ配線５７の形成は、まず、最上層の銅配線５３上部に層間絶縁膜４９形成した後、最上層の銅配線５３上部の所望の位置が露出されるように層間絶縁膜４９をエッチング除去し、接続孔を形成する。そして、接続孔内を含む領域にバリアメタル層５６となるＴｉＮ（下層）／Ｔｉ（上層）からなる積層膜を５〜１０ｎｍ、又はＴａＮ（下層）／Ｔａ（上層）からなる積層膜を１０〜１００ｎｍで成膜する。その後、接続孔を被覆してアルミニウムを５００〜２０００ｎｍで成膜した後、所望の形状にパターニングすることによりアルミ配線５７を形成する。さらに、アルミ配線５７上部に、後の工程で必要となるバリアメタル層５８を成膜する。このバリアメタル層５８も、アルミ配線５７の下層に成膜したバリアメタル層５６と同様の構成とすることができる。そして、上部にバリアメタル層５８が形成されたアルミ配線５７を被覆して層間絶縁膜４９を成膜する。アルミ配線５７上部の層間絶縁膜４９は、例えばＨＤＰ膜（高密度プラズマ酸化膜）又はＰ−ＳｉＯ膜（プラズマ酸化膜）を５００〜２０００ｎｍで成膜した後、その上部にさらにＰ−ＳｉＯ膜を１００〜２０００ｎｍの厚みで成膜することで形成することができる。以上により、層間絶縁膜４９を介して形成された３層の銅配線５３と最上層に形成されたアルミ配線５７からなる多層配線層５５が形成される。

そして、多層配線層５５上部には、第１の半導体基板３１と第２の半導体基板４５の貼り合わせの際にストレスを軽減するためのストレス補正膜５９を形成する。ストレス補正膜５９は、例えばＰ−ＳｉＮ膜又はＰ−ＳｉＯＮ膜（プラズマ窒酸化膜）を１００〜２０００ｎｍで成膜することで形成することができる。

これまでの工程で、半製品状態のロジック回路を有する第２の半導体基板４５が形成される。

次に、図６に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように貼り合わせる。貼り合わせは、例えば接着剤にて行う。接着剤にて接合する場合には、第１の半導体基板３１又は第２の半導体基板４５の接合面の一方の側に接着剤層６０を形成し、この接着剤層６０を介して重ね合わせて両者を接合する。本実施形態例では、画素領域が構成された第１の半導体基板３１を上層に配置し、第２の半導体基板４５を下層に配置して貼り合わせた。

また、本実施形態例では、接着剤層６０を介して第１の半導体基板３１と第２の半導体基板４５とを貼り合わせる例としたが、この他、プラズマ接合で貼り合わせる例としてもよい。プラズマ接合の場合には、第１の半導体基板３１と第２の半導体基板４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいは、ＳｉＣ膜などを形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後、アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。

そして、第１の半導体基板３１と第２の半導体基板４５とが積層して張り合わされることにより、２つの異種基板からなる積層体８１ａが形成される。

次に、図７に示すように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１を薄肉化する。この薄肉化は、フォトダイオード（ＰＤ）が臨むように行われる。第１の半導体基板３１として、例えばｐ型の高濃度不純物層をエッチングストッパ層（図示せず）として形成された半導体基板を用いることにより、エッチングストッパ層まで基板をエッチング除去することで平坦に薄肉化することができる。薄肉化した後、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層を形成する。第１の半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば３〜５μｍ程度まで薄肉化する。従来、このような薄肉化は、別途用意した支持基板を第１の半導体基板３１の多層配線層４１側に貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄肉化が行われる。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。

次に、図８に示すように、第１の半導体基板３１の裏面上に、反射防止膜６１を形成する。反射防止膜６１は、例えばＴａＯ_２又はＨｆＯ_２を５〜１００ｎｍで成膜することで形成することができる。このＴａＯ_２又はＨｆＯ_２からなる反射防止膜６１は、第１の半導体基板３１の界面においてピニング効果があり、この反射防止膜６１により第１の半導体基板３１の裏面側界面で発生する暗電流が抑制される。反射防止膜６１を成膜したのち、アニール処理を行うことにより反射防止膜６１を構成するＴａＯ_２又はＨｆＯ_２からの脱水をおこなう。このアニール処理により反射防止膜６１の脱水がなされるので、後の工程で形成されるＨＤＰ膜等の膜はがれを防止することができる。その後、反射防止膜６１上に、１層目の絶縁膜６２をＨＤＰ膜又はＰ−ＳｉＯ膜により１００〜１５００ｎｍの厚みに成膜する。そして、１層目の絶縁膜６２を成膜した後、所望の領域を第１の半導体基板３１の裏面側が露出するように開口し、その開口を覆って、フォトダイオード（ＰＤ）が形成された領域の上部を除く所望の領域に遮光膜６３を形成する。遮光膜６３は、例えば、Ｗ（タングステン）や、Ａｌ等で形成することができ、Ｗ／Ｔｉ（又はＴａ，ＴｉＮ）の積層膜で形成してもよく、Ａｌ／Ｔｉ（又はＴａ，ＴｉＮ）の積層膜で形成してもよい。この場合には、例えば、下層の膜を５０〜５００ｎｍで成膜し、その後、上層の膜を５〜１００ｎｍで成膜する。

次に、図９に示すように、遮光膜６３上にさらに絶縁膜６２を例えばＳｉＯ_２膜により成膜し、その後、絶縁スペーサ層４２の内側の所望の領域に、上層の基板である第１の半導体基板３１側から第１の溝部６４を形成する。この第１の溝部６４は、例えば第１の半導体基板３１に達しない深さに形成する。

次に、図１０に示すように、第１の溝部６４の所望の底部領域において、第１の半導体基板３１と第２の半導体基板４５の貼り合わせ面を貫通して、第２の半導体基板４５に形成されたアルミ配線５７に達する直前の深さまで開口する。これにより第２の溝部６５を形成する。次に、同じく、第１の溝部６４の所望の底部領域において、第１の半導体基板３１に形成された多層配線層４１の最上層（図１０では、一番下側）の銅配線４０に達する直前の深さまで開口する。これにより第３の溝部６６を形成する。第２の溝部６５及び第３の溝部６６は、第１の半導体基板３１を薄肉化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。

次に、第１〜第３の溝部６４，６５，６６の側壁及び底部を含む領域に、例えばＳｉＯ_２膜から成る絶縁層６７を成膜しエッチバックすることにより、図１１に示すように第１〜第３の溝部の側壁のみに絶縁層６７を残す。その後、第２及び第３の溝部６５，６６の底部をさらにエッチング除去することにより、第２の溝部６５においては、アルミ配線５７（厳密にはアルミ配線上部のバリアメタル層５８）を、第３の溝部６６においては最上層の銅配線４０を露出させる。これにより、第２の溝部６５は第２の半導体基板４５のアルミ配線５７が露出された接続孔とされ、第３の溝部６６は、第１の半導体基板３１を貫通して第１の半導体基板３１に形成された銅配線４０が露出された貫通接続孔とされる。

この時点では未だ画素アレイの製造プロセスとしてオンチップカラーフィルタ、オンチップレンズの加工工程を経ておらず、未完成である。それと共に、銅配線４０上に形成された接続孔とアルミ配線５７上に形成された貫通接続孔は、従来のウェハプロセスの延長で加工、形成することが可能である。一方、ロジック回路２５においても、回路技術として最適な最上層のメタル配線までの工程であって未完成である。このように、半製品である異種基板を貼り合わせるので、完成品とされた異種基板を貼り合わせる場合よりも製造コストの抑制を可能となる。

その後、図１２に示すように、第１〜第３の溝部６４，６５，６６に、例えば、銅などの接続導体を形成することにより、基板間配線６８が形成される。本実施形態例では、第１の溝部６４内から第２の溝部６５及び第３の溝部６６が形成されているため、第２の溝部６５と第３の溝部６６に形成された接続導体（基板間配線６８）は電気的に接続される。これにより、第１の半導体基板３１の多層配線層４１に形成された銅配線４０と第２の半導体基板４５の多層配線層５５に形成されたアルミ配線５７とが電気的に接続される。そして、このとき、第２の半導体基板４５の多層配線層５５に形成されたアルミ配線５７上部にはバリアメタル層５８が形成されるため、基板間配線６８を銅で形成した場合でも、銅の拡散が防止される。また、第２の溝部６５及び第３の溝部６６における第１の半導体基板３１を貫通する部分には、絶縁層６７が形成されている。このため、基板間配線６８と第１の半導体基板３１とが電気的に接続されることがない。また、本実施形態例では、基板間配線６８は、第１の半導体基板３１に形成された絶縁スペーサ層４２の領域内に形成されるので、これによっても、基板間配線６８と第１の半導体基板３１が電気的に接続されることが防止される。

本実施形態例の基板間配線６８の形成工程では、第１〜第３の溝部６４，６５，６６を３段階に分けて形成し、銅を埋め込むダマシン法を用いたが、これに限られるものでは無い。第１の半導体基板３１上部の多層配線層４１の銅配線４０と、第２の半導体基板４５上部の多層配線層５５のアルミ配線５７とが電気的に接続される基板間配線６８が形成される例であれば種々の変更が可能である。

なお、本実施形態例では、基板間配線６８と第１の半導体基板３１との絶縁は、絶縁層６７及び、絶縁スペーサ層４２で行う例としたが、どちらか一方で構成する例としてもよい。絶縁スペーサ層４２を形成しない場合には、絶縁スペーサ層４２分の領域が必要無くなるので、画素面積の縮小や、フォトダイオード（ＰＤ）の面積の拡大が可能となる。

次に、図１３に示すように、基板間配線６８の上部を覆うように、キャップ膜７２を形成する。このキャップ膜７２は、例えばＳｉＮ膜、又はＳｉＣＮ膜を１０〜１５０ｎｍで成膜することにより形成することができる。その後、フォトダイオード（ＰＤ）上部の絶縁膜６２に開口部を形成し、その開口部を含む所望の領域に導波路材料膜６９を成膜する。導波路材料膜６９としては、例えば、ＳｉＮを用いることができ、開口部に形成された導波路材料膜６９により、導波路７０が構成される。導波路７０を形成することにより、第１の半導体基板３１の裏面側から入射してくる光は、効率よくフォトダイオード（ＰＤ）に集光される。その後、導波路材料膜６９を含む全面に平坦化膜７１を形成する。

本実施形態例では、キャップ膜７２と、その上部の導波路材料膜６９を別の工程で別々に形成したが、導波路材料膜６９をキャップ膜７２に兼用する例としてもよい。また、本実施形態例では、フォトダイオード（ＰＤ）の光入射面側に導波路７０を形成する例としたが、導波路７０を形成しない例としてもよい。さらに、本実施形態例では、遮光膜６３を形成した後に基板間配線６８を形成する例としたが、遮光膜６３を形成する前に、貫通接続孔及び接続孔を形成し基板間配線６８を形成する例としてもよい。その場合には、遮光膜６３で、基板間配線６８の上部を覆うことにより、遮光膜６３が基板間配線６８のキャップ膜を兼ねる構成とすることができる。このような構成とした場合には、製造工程数の削減が可能となる。

次に、図１４に示すように、平坦化膜７１上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７３を形成する。オンチップカラーフィルタ７３は、所望の色の顔料又は染料が含有された有機膜を成膜し、パターニングすることにより、所望の画素アレイを構成するフォトダイオード（ＰＤ）上部に形成することができる。その後、オンチップカラーフィルタ７３上部を含む画素アレイ領域にオンチップレンズ材料７４ａを成膜する。オンチップレンズ材料７４ａとしては，例えば有機膜、又はＳｉＯ、ＳｉＮ、ＳｉＯＮ等の無機膜を用いることができ、３０００ｎｍ〜４５００ｎｍに成膜する。

次に、図１５に示すように、オンチップレンズ材料７４ａ上部の各画素に対応する領域に、オンチップレンズ用のレジスト膜７５を、例えば３００ｎｍ〜１０００ｎｍの厚みに形成し、エッチング処理を行う。これにより、オンチップレンズ用のレジスト膜７５の形状が、オンチップレンズ材料７４ａに転写され、図１６に示すように、各画素上部に、オンチップレンズ７４が形成される。その後、ＣＦ_４系のガス（流量１０〜２００ｓｃｃｍ）により、第１の半導体基板３１上部に形成された絶縁膜６２等の酸化膜をエッチングし、第１の半導体基板３１を露出させる。

次に、図１７に示すように、オンチップレンズ７４上部に、図３の電極パッド部７８が開口されたレジスト膜７６を形成する。このレジスト膜７６は、図１７に示すように、開口端部がオンチップレンズ７４の端部よりも画素側にくるように形成する。

次に、レジスト膜７６をマスクとして所望のエッチング条件でエッチング処理する。これにより、図１８に示すように、最上層の基板である第１の半導体基板３１側からエッチングされ、第１の半導体基板３１及び、第１の半導体基板３１と第２の半導体基板４５の接合面を貫通する貫通開口部７７を形成される。そして、最下層の基板である第２の半導体基板４５の多層配線層５５に形成されたアルミ配線５７が露出するまで貫通開口部７７を形成する。このエッチング工程では、例えば、ＳＦ_６／Ｏ_２系のガス（流量は、ＳＦ_６：５０〜５００ｓｃｃｍ、Ｏ_２：１０〜３００ｓｃｃｍ）を用い、１〜６０分間エッチング処理することにより、第１の半導体基板３１をエッチング除去することができる。その後、ＣＦ_４系のガス（流量１０〜１５０ｓｃｃｍ）を用いて１〜１００分間エッチング処理することにより、アルミ配線５７に至るまでの酸化膜等をエッチング除去することができる。

そして、このようにして露出されたアルミ配線５７は、外部配線との接続を行う際に用いられる電極パッド部７８として用いられる。以下、露出されたアルミ配線５７を電極パッド部７８という。この電極パッド部７８は、各チップに形成される画素領域の外側の３辺若しくは４辺に複数ずつ形成されるのが好ましい。

そして、図１８に示したような２つ半導体基板を積層して形成された積層体８１ａは、その後、ダイシング加工することにより各チップ部に分割され、これにより、本実施形態例の固体撮像装置８１が完成される。ところで、本実施形態例では、電極パッド部７８の開口時に、チップ分割時のクラックストップに用いられる溝部を形成することができる。

図１９Ａは、チップ分割前の第１の半導体基板３１及び第２の半導体基板４５からなる積層体８１ａの概略構成図であり、図１９Ｂに、図１９Ａの領域ａに示すチップ部９１の拡大図を示す。また、図２０には、図１９Ｂのｘ−ｘ線上に沿う概略断面構成であり、１つのチップ部９１に形成された電極パッド部７８と、その電極パッド部７８に隣接するスクライブラインＬｓとを含む領域を示す。

図１９Ｂに示すように、第１の半導体基板３１（第２の半導体基板４５）に形成された複数のチップ部９１は、実線で示すスクライブラインＬｓによって分断される。そして、本実施形態例では、各チップ間の領域であって、スクライブラインＬｓの両側に、図２０に示すように、電極パッド部７８を露出させる開口工程と同時に溝部８９を形成する。この溝部８９はクラックストップｓとして機能する。

本実施形態例では、図２０に示すように、スクライブラインＬｓの両側に、クラックストップｓとなる溝部８９を形成したうえで、ダイシングブレード９０によりスクライブラインＬｓ上を分断する。これにより、第１の半導体基板３１と第２の半導体基板４５との貼り合わせ面のように脆弱な面において、ダイシング時にクラックが伝搬するのを防ぐことができる。これにより、チップ分断時においてチップ部９１内にクラックが発生することを防止することが可能となる。

分割された各チップ部９１は、図３に示すように、電極パッド部７８に対してボンディングワイヤ７９を接続し、ボンディングワイヤ７９によって実装基板の外部配線と接続することができる。そして、電極パッド部７８に外部配線が電気的に接続されることにより、基板間配線６８で接続された第１の半導体基板３１及び第２の半導体基板４５のそれぞれの多層配線層４１，５５間も電気的に接続される。

第１の実施形態の固体撮像装置では、電極パッド部７８に対してボンディングワイヤ７９を接続する例としたが、半田バンプを用い、電極パッド部７８と外部配線とを接続することができる。ユーザの希望により、ボンディングワイヤか半田バンプを選択することができる。

なお、第１の実施形態において、半導体ウェハでの固体撮像装置に対する検査は、電極パッド部７８を用いて行われる。また、検査は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。

第１の実施形態に係る固体撮像装置及びその製造方法によれば、第１の半導体基板３１からのチップ部に画素領域２３及び制御回路２４を形成し、第２の半導体基板４５からのチップ部に信号処理するロジック回路２５を形成している。このように画素アレイの機能とロジック機能を異なるチップ部に形成した構成であるので、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置を提供することができる。

図２Ｃの構成を採用すれば、半導体チップ部２２側には光を受ける画素領域２３を形成するだけで良く、その制御回路２４及びロジック回路２５は分離して第２の半導体チップ部２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。

従来のウェハプロセス技術で画素アレイとロジック回路との混載を可能にするので、製造も容易である。

また、本実施形態例では、画素領域２３及び制御回路２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄肉化している。つまり、第２の半導体基板４５を、第１の半導体基板３１の薄肉化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄肉化後に貫通接続孔（第２の溝部６５）、接続孔（第３の溝部６６）の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、基板間配線６８低アスペクト比の貫通接続孔及び接続孔に埋め込むので、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域及び制御回路と、ロジック回路の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置を製造することができる。

さらに、本実施形態例では、電極パッド部７８を開口するために形成された貫通開口部７７は、第１の半導体基板３１と第２の半導体基板４５と接合面を貫通して形成され、電極パッド部７８は、下層の第２の半導体基板４５の配線で構成される。これにより、電極パッド部７８は、第１の半導体基板３１と第２の半導体基板４５との間の脆弱な面とされる接合面よりも下層に形成される。このため、例えば、ボンディングワイヤ７９を電極パッド部７８に押し付ける際に、脆弱な面となる接合面にかかるボンディング応力を低減することができる。これにより、ワイヤボンディング時において、脆弱な接合面（本実施形態例では、第１の半導体基板３１と第２の半導体基板４５との接合面）からクラックが発生するのを防ぐことができる。

本実施形態例では、２層の半導体ウェハを積層する例としたが、２層以上の複数層積層する構成に本発明を応用することができる。その場合には、一番下層の半導体ウェハの配線層を構成する配線が露出するように貫通開口部を形成し、その開口された配線を配線パッド部とする。これにより、外部配線と電極パッド部との接続を行う際に、基板間の脆弱な接合面に応力が発生することを低減することができる。

また、本実施形態例のように、裏面照射型の固体撮像装置では、受光部となるフォトダイオードを回路に近づけることが必要であるため、上述したような半導体層の薄肉化が必須とされている。また、接合面よりも下側の配線を露出させるための開口はより浅い方が好ましい。したがって、本実施形態例のように上層の半導体基板（本実施形態例では、第１の半導体基板）が画素アレイを備えた固体撮像素子である場合には、半導体層が薄肉化された第１の半導体基板側から電極パッド部を開口することが好ましい。

＜３．第２の実施形態＞
図２１に、本発明の第２の実施形態に係る固体撮像装置の概略構成図を示す。図２１は、図３と同様、パッド部が形成される領域を含む範囲の概略断面構成図である。本実施形態例の固体撮像装置８２は、１つの接続孔からなる基板間配線８０を形成することにより、第１の半導体基板３１側の画素領域及び制御回路と、第２の半導体基板４５側のロジック回路とを電気的に接続して構成した例である。図２１において、図３に対応する部分には同一符号を付し重複説明を省略する。

本実施形態例では、第１の半導体基板３１と第２の半導体基板４５とを電気的に接続する基板間配線８０は、第１の半導体基板３１の裏面側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層のアルミ配線５７に達している。さらに、その基板間配線８０は、一部において、第１の半導体基板３１の銅配線４０に達している。本実施形態例では、接続孔の内壁面に絶縁膜を形成した後、接続孔内に、導体を埋め込むことにより画素領域及び制御回路側の配線とロジック回路側の配線を接続する基板間配線８０を形成する。

また、本実施形態例では、遮光膜６３は、基板間配線８０を形成した後の工程で形成する。この場合には、基板間配線８０を形成したのち、基板間配線８０上部にキャップ膜７２を形成し、その後、遮光膜６３を形成すればよい。

本実施形態例の固体撮像装置では、１つの基板間配線８０で画素領域及び制御回路とロジック回路との電気的な接続がなされる。このため、第１の実施形態に比較し、構成が簡素化されるとともに、製造工数も削減される。したがって、製造コストをより削減することができる。その他、第１の実施形態と同様の効果を奏する。

なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｎ型が第１導電型，ｐ型が第２導電型となる。

上述の第１の実施形態例では、ＭＯＳ型固体撮像装置を例としたが、本発明は、半導体装置にも適用することができる。次に、本発明の第２の実施形態として、異種チップが積層された構造を有する半導体装置について説明する。

＜４．第３の実施形態＞
［半導体装置の構成例とその製造方法例］
図２２、図２３〜図２８を用いて、本発明の第３の実施形態に係る半導体装置をその製造方法と共に説明する。本実施形態例の半導体装置１４０は、第１の半導体集積回路が形成された第１の半導体基板１０１と第２の半導体集積回路が形成された第２の半導体基板１０２が積層して構成された半導体装置である。図２２において、図３に対応する部分には同一符号を付し重複説明を省略する。

第３の実施形態においては、先ず、図２３に示すように、第１の半導体基板（半導体ウェハ）１０１の各チップ部となる領域に、半製品状態の第１の半導体集積回路、本例ではロジック回路を形成する。すなわち、シリコン基板からなる第１の半導体基板１０１に形成した半導体ウェル領域１０８の各チップ部となる領域に、複数のＭＯＳトランジスタＴｒ９、Ｔｒ１０、Ｔｒ１１を形成する。各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は、それぞれ１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とを有して構成される。各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は、素子分離領域１００により分離される。

ＭＯＳトランジスタは、複数形成されるものであるが、図２３では、ＭＯＳトランジスタＴｒ９〜Ｔｒ１１をその代表として示した。ロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタＴｒ９〜Ｔｒ１１としては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型半導体ウェル領域１０８にｎ型ソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

なお、第１の半導体集積回路としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、後述する第２の半導体集積回路となるロジック回路は半導体メモリ回路の信号処理に供される。

また、第２絶縁薄膜４３ｂ形成後、第１の実施形態と同様に、第１の半導体基板１０１の半導体ウェル領域１０８内の所望の領域を分離する絶縁スペーサ層１１３を形成する。絶縁スペーサ層１１３は、第２絶縁薄膜４３ｂ形成後、第１の半導体基板１０１の所望の位置を裏面側から開口し、絶縁材料を埋め込むことで形成される。この絶縁スペーサ層１１３は、図２２の基板間配線１１５を囲む領域に形成されるものである。

次いで、第１の半導体基板１０１上に層間絶縁膜１０３を介して複数層、本例では３層の銅配線１０４を積層した多層配線層１０７を形成する。本実施形態例では、多層配線層１０７を構成する配線を銅で構成する例としたが、その他の金属材料でメタル配線を構成することもできる。これらの多層配線層１０７は、第１の実施形態例と同様にして形成することができる。なお、各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は所要の１層目の銅配線１０４と接続導体１１２を介して接続する。また、３層の銅配線１０４は接続導体１１２を介して相互に接続する。

一方、図２４に示すように、第２の半導体基板(半導体ウェハ)１０２の各チップ部となる領域に、半製品状態の第２の半導体集積回路、本例ではロジック回路を形成する。すなわち、図２３と同様に、シリコンからなる第２の半導体基板１０２に形成した半導体ウェル領域１１６の各チップ部となる領域に、複数のＭＯＳトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４を形成する。各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は、それぞれ１対のソース／ドレイン領域１１７と、ゲート絶縁膜を介して形成されたゲート電極１１８とを有して構成される。また、各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は、素子分離領域１２７により分離される。

ＭＯＳトランジスタは、複数形成されるものであるが、図２４では、ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４を代表として示した。ロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

次いで、第２の半導体基板１０２上に層間絶縁膜１１９を介して複数層、本例では４層のメタル配線を積層した多層配線層１２４を形成する。本実施形態例では、３層の銅配線１２０と最上層に形成された１層のアルミ配線１２１とを形成する例とした。なお、各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は所要の１層目の銅配線１２０と接続導体１２６を介して接続する。また、３層の銅配線１２０とアルミ配線１２１とは接続導体１２６により相互に接続される。さらに、本実施形態例においてもアルミ配線１２１の上下には、バリアメタル層１２９、１３０が成膜されており、アルミ配線１２１は、下層のバリアメタル層１２９を介して下層の銅配線１２０に接続されている。この多層配線層１２４は、第１の実施形態の多層配線層と同様にして形成することができる。

そして、多層配線層１２４上部には、第１の半導体基板１０１と第２の半導体基板１０２の貼り合わせの際にストレスを軽減するためのストレス補正膜１２３を形成する。ストレス補正膜１２３も、第１の実施形態と同様にして形成することができる。

次に、図２５に示すように、第１の半導体基板１０１と第２の半導体基板１０２とを、互いの多層配線層１０７，１２４が向かい合うように、貼り合わせする。貼り合わせは、例えば接着剤にて行う。接着剤にて接合する場合には、第１の半導体基板１０１又は第２の半導体基板１０２の接合面の一方の側に接着剤層１２５を形成し、この接着剤層１２５を介して重ね合わせて両者を接合する。本実施形態例では、接着剤層１２５を介して第１の半導体基板１０１と第２の半導体基板１０２とを貼り合わせる例としたが、この他、プラズマ接合で貼り合わせる例としてもよい。プラズマ接合の場合には、第１の半導体基板１０１と第２の半導体基板１０２の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいは、ＳｉＣ膜などを形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後、アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。そして、第１の半導体基板１０１と第２の半導体基板１０２とが積層して張り合わされることにより、２つの異種基板からなる積層体１４０ａが形成される。

次に、図２６に示すように、一方の第１の半導体基板１０１を、裏面側から研削、研磨して薄肉化する。第１の半導体基板１０１の厚さは例えば６００μｍ程度としたとき、膜厚が例えば５〜１０μｍ程度となるように、薄肉化する。

次に、図２７に示すように、薄肉化したのち、第１の実施形態における図８〜図１２と同様の工程にて、絶縁スペーサ層１１３内に形成された貫通接続孔及び接続孔に絶縁層１１４を介して基板間配線１１５を形成する。本実施形態例においても、貫通接続孔及び接続孔は、第１の半導体基板１０１を薄肉化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。そして、基板間配線１１５により、第１の半導体基板１０１に形成された回路と第２の半導体基板１０２に形成された回路が電気的に接続される。その後、第１の実施形態と同様にして、基板間配線１１５上部を含む全面にキャップ膜７２を成膜する。

次に、図２８に示すように、図２２の電極パッド部１４２が開口されたレジスト膜１４３を形成する。そして、レジスト膜１４３をマスクとして、エッチングすることにより第１の半導体基板１０１を貫通する貫通開口部１３２を形成し、アルミ配線１２１を露出させる。そして、露出されたアルミ配線１２１からなる電極パッド部１４２が形成される。そして、本実施形態例においても、図２０で示したように、貫通開口部１３２を形成すると同時に、スクライブラインの両側にクラックストップとなる溝部を形成する。その後、ダイシング加工することにより、各チップ部に分割することで、図２２に示す本実施形態例の半導体装置１４０が完成される。

分割された各チップは、図２２に示すように、電極パッド部１４２に対してボンディングワイヤ１３１を接続し、ボンディングワイヤ１３１によって実装基板の外部配線と接続することができる。そして、電極パッド部１４２に外部配線が電気的に接続されることにより、基板間配線１１５で接続された第１の半導体基板１０１及び第２の半導体基板１０２のそれぞれの多層配線層１０７,１２４との間も電気的に接続される。

第３の実施形態に係る半導体装置１４０及びその製造方法によれば、前述と同様に、異なるチップ部にそれぞれ第１の半導体集積回路、第２の半導体集積回路を最適なプロセス技術で形成することができ、高性能の半導体集積回路を提供することができる。また、半製品状態で第１及び第２の半導体ウェハを貼り合わせ、薄肉化し、また第１及び第２の半導体集積回路の電気接続の後、完成品状態としてチップ化することにより、製造コストの低減を図ることができる。

その他、第１の実施形態と同様の効果を得ることができる。

＜５．第４の実施形態＞
［電子機器の構成例］
上述した本発明固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図２９に、本発明の第４の実施形態に係る電子機器の概略構成図を示す。図２９は、本発明の電子機器として、カメラ２００を例としたものである。本実施形態例に係るカメラ２００は、静止画像又は動画撮影可能なビデオカメラを例とする。本実施形態例のカメラ２００は、固体撮像装置２０３と、固体撮像装置２０３のフォトダイオードで構成される光電変換部に入射光を導く光学系２０１と、シャッタ装置２０２を有する。さらに、カメラ２００は、固体撮像装置２０３を駆動する駆動回路２０５と、固体撮像装置２０３の出力信号を処理する信号処理回路２０４とを有する。

固体撮像装置２０３は、上述した第１又は第２の実施形態における固体撮像装置のいずれかが適用される。光学系（光学レンズ）２０１は、被写体からの像光（入射光）を固体撮像装置２０３の撮像面上に結像させる。これにより、固体撮像装置２０３内に、一定期間信号電荷が蓄積される。光学系２０１は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置２０２は、固体撮像装置２０３への光照射期間及び遮光期間を制御する。駆動回路２０５は、固体撮像装置２０３の転送動作及びシャッタ装置２０２のシャッタ動作を制御する駆動信号を供給する。駆動回路２０５から供給される駆動信号（タイミング信号）により、固体撮像装置２０３の信号転送を行う。信号処理回路２０４は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。

第４の実施形態に係るカメラ２００などの電子機器によれば、固体撮像装置２０３において高性能化が図られ、かつ製造コストの低減が図られる。このため、本実施形態では、安価で信頼性の高い電子機器を提供することができる。

２１・・ＭＯＳ型固体撮像装置、２２・・第１の半導体チップ部、２３・・画素アレイ、２４・・制御回路、２５・・ロジック回路、２６・・第２の半導体チップ部、２７・・ＭＯＳ型固体撮像装置、３０・・単位画素、３１・・第１の半導体基板、３１ｂ・・裏面、３２・・半導体ウェル領域、３３・・ソース／ドレイン領域、３４・・ｎ型半導体領域、３５・・ｐ型半導体領域、３６・・ゲート電極、３８・・素子分離領域、３９・・層間絶縁膜、４０・・銅配線、４１・・多層配線層、４２・・絶縁スペーサ層、４３ａ・・第１絶縁薄膜、４３ｂ・・第２絶縁薄膜、４４・・接続導体、４５・・第２の半導体基板、４６・・半導体ウェル領域、４７・・ソース／ドレイン領域、４８・・ゲート電極、４９・・層間絶縁膜、５０・・素子分離領域、５３・・銅配線、５４・・接続導体、５５・・多層配線層、５６・・バリアメタル層、５７・・アルミ配線、５８・・バリアメタル層、５９・・ストレス補正膜、６０・・接着剤層、６１・・反射防止膜、６２・・絶縁膜、６３・・遮光膜、６４・・第１の溝部、６５・・第２の溝部、６６・・第３の溝部、６７・・絶縁層、６８・・基板間配線、６９・・導波路材料膜、７０・・導波路、７１・・平坦化膜、７２・・キャップ膜、７３・・オンチップカラーフィルタ、７４・・オンチップレンズ、７４ａ・・オンチップレンズ材料、７５・・レジスト膜、７６・・レジスト膜、７７・・貫通開口部、７８・・電極パッド部、７９・・ボンディングワイヤ

Claims (22)

1. 第１の半導体集積回路が形成され、第１の配線層を備える第１の半導体基板と、
   第２の半導体集積回路が形成され、第２の配線層を備える第２の半導体基板と、
   前記第１の半導体基板の上部から前記第２の配線層に貫通して設けられ、前記第１の半導体基板と前記第２の半導体基板とを電気的に接続する基板間配線と、
   前記第１の半導体基板から前記第２の配線層に形成された電極パッド部が露出するように前記第１の半導体基板を貫通して形成された貫通開口部と、を備え、
   前記第１の配線層側と前記第２の配線層側が互いに向かい合うように前記第１の半導体基板と第２の半導体基板とが貼り合われている
   半導体装置。
2. 前記第１の半導体基板と前記第２の半導体基板とは、接着剤層を介して貼り合わされている
   請求項１に記載の半導体装置。
3. 前記基板間配線に接続される前記第２の配線層の配線はアルミ配線である
   請求項１または２に記載の半導体装置。
4. 前記第１の配線層は銅配線を有し、前記基板間配線は銅で形成されている
   請求項１〜３いずれかに記載の半導体装置。
5. 前記第１の半導体基板と前記第２の半導体基板との間には、ストレス補正膜が形成されている
   請求項１〜４いずれかに記載の半導体装置。
6. 前記第２の半導体集積回路は、ロジック回路である
   請求項１〜５いずれかに記載の半導体装置。
7. 前記基板間配線に接続される前記第２の配線層の配線は、前記ロジック回路が形成されている一部の領域から前記貫通開口部に対応する領域まで連続して形成されている
   請求項６に記載の半導体装置。
8. 前記第１の半導体基板と前記第２の半導体基板とは、プラズマ接合で貼り合わされている
   請求項１〜７いずれかに記載の半導体装置。
9. 前記電極パッド部は、前記第２の配線層のうち、前記第１の半導体基板に最も近い側の配線で形成されている
   請求項１〜８いずれかに記載の半導体装置。
10. 前記第１の半導体集積回路は、半導体メモリ回路である
    請求項１〜９いずれかに記載の半導体装置。
11. 前記第２の配線層は、銅配線を有する
    請求項１〜１０いずれかに記載の半導体装置。
12. 第１の半導体集積回路が形成され、第１の配線層を備える第１の半導体基板と、第２の半導体集積回路が形成され、第２の配線層を備える第２の半導体基板とを、前記第１の配線層側と前記第２の配線層側が互いに向かい合うように前記第１の半導体基板と第２の半導体基板とを貼り合わせ、
    前記第１の半導体基板の上部から前記第２の配線層に貫通する貫通孔を形成し、前記貫通孔に金属材料を埋め込むことで、前記第１の半導体基板と前記第２の半導体基板とを電気的に接続する基板間配線を形成し、
    前記第２の配線層に形成された電極パッド部が露出するように前記第１の半導体基板を貫通する貫通開口部を形成する
    半導体装置の製造方法。
13. 前記第１の半導体基板と前記第２の半導体基板を接着剤層を介して貼り合わせる
    請求項１２に記載の半導体装置の製造方法。
14. 前記基板間配線に接続される前記第２の配線層の配線をアルミニウムで形成する
    請求項１２または１３に記載の半導体装置の製造方法。
15. 前記第１の配線層、及び、前記基板間配線を銅で形成する
    請求項１２〜１４いずれかに記載の半導体装置の製造方法。
16. 前記第１の半導体基板と前記第２の半導体基板の間にストレス補正膜を形成する
    請求項１２〜１５いずれかに記載の半導体装置の製造方法。
17. 前記基板間配線に接続される前記第２の配線層の配線を、前記第２の半導体集積回路が形成されている一部の領域から前記貫通開口部に対応する領域まで連続して形成する
    請求項１２〜１６いずれかに記載の半導体装置の製造方法。
18. 前記金属材料を埋め込む前に、絶縁膜を前記貫通孔の側壁に形成する
    請求項１２〜１７いずれかに記載の半導体装置の製造方法。
19. 前記第１の半導体基板と前記第２の半導体基板はプラズマ接合によって貼り合わせ
    る
    請求項１２〜１８いずれかに記載の半導体装置の製造方法。
20. 前記電極パッド部は、前記第２の配線層のうち、前記第１の半導体基板に最も近い側
    の配線で形成する
    請求項１２〜１９いずれかに記載の半導体装置の製造方法。
21. 前記第１の半導体集積回路は、半導体メモリ回路である
    請求項１２〜２０いずれかに記載の半導体装置の製造方法。
22. 前記第２の半導体集積回路は、ロジック回路である
    請求項１２〜２１いずれかに記載の半導体装置の製造方法。