JPH0945766A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0945766A JPH0945766A JP7192723A JP19272395A JPH0945766A JP H0945766 A JPH0945766 A JP H0945766A JP 7192723 A JP7192723 A JP 7192723A JP 19272395 A JP19272395 A JP 19272395A JP H0945766 A JPH0945766 A JP H0945766A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
(57)【要約】
【目的】 高濃度のホウ素を含むＢＰＳＧ膜を用いて平
坦な層間絶縁膜を形成するデバイスにおいて、ＢＰＳＧ
膜と他の絶縁膜との界面に発生したクラックを通じて水
分などの異物がチップ内部に達するのを防止する。 【構成】 半導体チップ１の主面の外周部に沿って形成
されたガードリングＧＲのさらに外側に、その底部が少
なくとも層間絶縁膜２３とその下層のＢＰＳＧ膜２０と
の界面よりも深い位置まで達するスリットＳを形成し、
高濃度のホウ素を含むＢＰＳＧ膜２０と層間絶縁膜２３
との界面に発生したクラックがこの界面に沿ってチップ
内部へと進行するのをスリットＳにより阻止する。
坦な層間絶縁膜を形成するデバイスにおいて、ＢＰＳＧ
膜と他の絶縁膜との界面に発生したクラックを通じて水
分などの異物がチップ内部に達するのを防止する。 【構成】 半導体チップ１の主面の外周部に沿って形成
されたガードリングＧＲのさらに外側に、その底部が少
なくとも層間絶縁膜２３とその下層のＢＰＳＧ膜２０と
の界面よりも深い位置まで達するスリットＳを形成し、
高濃度のホウ素を含むＢＰＳＧ膜２０と層間絶縁膜２３
との界面に発生したクラックがこの界面に沿ってチップ
内部へと進行するのをスリットＳにより阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、層間絶縁膜の一部にＢ
ＰＳＧ(Boron-doped Phospho Silicate Glass)膜を用い
るデバイスに適用して有効な技術に関するものである。
よびその製造技術に関し、特に、層間絶縁膜の一部にＢ
ＰＳＧ(Boron-doped Phospho Silicate Glass)膜を用い
るデバイスに適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化、高集積化に伴って、半
導体素子上の配線段差が増大の一途を辿っている。例え
ば近年の大容量ＤＲＡＭ(Dynamic Random Access Memor
y)は、メモリセルの微細化に伴う情報蓄積用容量素子の
蓄積電荷量（Ｃs)の減少を補うために、情報蓄積用容量
素子をメモリセル選択用ＭＩＳＦＥＴの上部に配置する
スタック・キャパシタ構造を採用しているので、メモリ
アレイと周辺回路との間にほぼ情報蓄積用容量素子の高
さ分に相当する段差が発生する。また、メモリアレイの
領域内および周辺回路の領域内にも段差が発生する。
導体素子上の配線段差が増大の一途を辿っている。例え
ば近年の大容量ＤＲＡＭ(Dynamic Random Access Memor
y)は、メモリセルの微細化に伴う情報蓄積用容量素子の
蓄積電荷量（Ｃs)の減少を補うために、情報蓄積用容量
素子をメモリセル選択用ＭＩＳＦＥＴの上部に配置する
スタック・キャパシタ構造を採用しているので、メモリ
アレイと周辺回路との間にほぼ情報蓄積用容量素子の高
さ分に相当する段差が発生する。また、メモリアレイの
領域内および周辺回路の領域内にも段差が発生する。
【０００３】このような段差上に配線を形成すると、フ
ォトリソグラフィ時に露光光の焦点ずれが生じたり、段
差部にエッチング残りが生じたりするために、配線を精
度良く形成することができず、短絡や断線などの不良が
発生する。
ォトリソグラフィ時に露光光の焦点ずれが生じたり、段
差部にエッチング残りが生じたりするために、配線を精
度良く形成することができず、短絡や断線などの不良が
発生する。
【０００４】上記の問題を解決するためには、下層の配
線と上層の配線とを絶縁する層間絶縁膜を平坦化する技
術が不可欠となる。層間絶縁膜の平坦化については、リ
フロー性が高いＢＰＳＧ膜やスピンオングラス(Spin On
Glass) 膜を用いる方法、成膜とスパッタエッチングと
を同時に進行させるバイアスＥＣＲプラズマＣＶＤ法、
化学的機械研磨法(Chemical Mechanical Polishing) な
ど種々の方法が開発されている。
線と上層の配線とを絶縁する層間絶縁膜を平坦化する技
術が不可欠となる。層間絶縁膜の平坦化については、リ
フロー性が高いＢＰＳＧ膜やスピンオングラス(Spin On
Glass) 膜を用いる方法、成膜とスパッタエッチングと
を同時に進行させるバイアスＥＣＲプラズマＣＶＤ法、
化学的機械研磨法(Chemical Mechanical Polishing) な
ど種々の方法が開発されている。
【０００５】例えば特開平７−１２２６５４号公報に記
載されたＤＲＡＭは、ＢＰＳＧ膜のリフローによる平坦
化とスピンオングラス膜による平坦化とを組み合わせて
段差の低減を図っている。ＢＰＳＧ膜は、ホウ素（Ｂ）
およびリン（Ｐ）をそれぞれ数モル％ずつ含んだ酸化シ
リコンからなり、ＣＶＤ法で成膜を行った後、アニール
によるリフローでその表面を平坦化する。スピンオング
ラス膜を使用する場合は、まずプラズマＣＶＤ法で酸化
シリコン膜を堆積し、その上に回転塗布法でスピンオン
グラス膜を被着する。次に、このスピンオングラス膜を
ベークして膜を緻密化した後、エッチバックでその表面
を平坦化し、さらにその上にプラズマＣＶＤ法で酸化シ
リコン膜を堆積して平坦な層間絶縁膜とする。
載されたＤＲＡＭは、ＢＰＳＧ膜のリフローによる平坦
化とスピンオングラス膜による平坦化とを組み合わせて
段差の低減を図っている。ＢＰＳＧ膜は、ホウ素（Ｂ）
およびリン（Ｐ）をそれぞれ数モル％ずつ含んだ酸化シ
リコンからなり、ＣＶＤ法で成膜を行った後、アニール
によるリフローでその表面を平坦化する。スピンオング
ラス膜を使用する場合は、まずプラズマＣＶＤ法で酸化
シリコン膜を堆積し、その上に回転塗布法でスピンオン
グラス膜を被着する。次に、このスピンオングラス膜を
ベークして膜を緻密化した後、エッチバックでその表面
を平坦化し、さらにその上にプラズマＣＶＤ法で酸化シ
リコン膜を堆積して平坦な層間絶縁膜とする。
【０００６】
【発明が解決しようとする課題】ＬＳＩの製造プロセス
では、ＬＳＩを形成した半導体ウエハをダイシングして
半導体チップに分割し、これらを一個ずつリードフレー
ムに取り付け（ペレット付け）、ワイヤボンディングを
行った後、モールド樹脂で封止することが行われてい
る。
では、ＬＳＩを形成した半導体ウエハをダイシングして
半導体チップに分割し、これらを一個ずつリードフレー
ムに取り付け（ペレット付け）、ワイヤボンディングを
行った後、モールド樹脂で封止することが行われてい
る。
【０００７】上記した半導体ウエハのダイシングは、ダ
イヤモンドブレードなどを使って機械的に行われるた
め、半導体チップの側壁に微細なクラックが発生し、そ
こからチップ内部に水分または異物が浸入して配線腐食
を引き起こすことがある。これを防止するために、通
常、半導体チップの周辺部にガードリングが設けられ
る。ガードリングは、半導体チップの周辺部に沿って形
成した溝の内部に回路の配線材料（アルミニウム合金や
タングステンなど）を埋め込んだもので、チップの側壁
から浸入した水分または異物がチップ内部に浸入するの
をこの配線材料で遮断する。
イヤモンドブレードなどを使って機械的に行われるた
め、半導体チップの側壁に微細なクラックが発生し、そ
こからチップ内部に水分または異物が浸入して配線腐食
を引き起こすことがある。これを防止するために、通
常、半導体チップの周辺部にガードリングが設けられ
る。ガードリングは、半導体チップの周辺部に沿って形
成した溝の内部に回路の配線材料（アルミニウム合金や
タングステンなど）を埋め込んだもので、チップの側壁
から浸入した水分または異物がチップ内部に浸入するの
をこの配線材料で遮断する。
【０００８】ところが、層間絶縁膜の一部に前記ＢＰＳ
Ｇ膜を使用した場合、膜中のホウ素（Ｂ）濃度がある値
以上になると、チップ端部で発生したクラックがガード
リングを貫通してチップ内部まで達するようになり、そ
の結果、このクラックを通じてチップ内部に水分などが
浸入して配線腐食を引き起こすことが本発明者の検討に
よって明らかとなった。本発明者が検討したＢＰＳＧ膜
中のホウ素濃度とチップ端部で発生するクラックとの関
係は、概略次の通りである。
Ｇ膜を使用した場合、膜中のホウ素（Ｂ）濃度がある値
以上になると、チップ端部で発生したクラックがガード
リングを貫通してチップ内部まで達するようになり、そ
の結果、このクラックを通じてチップ内部に水分などが
浸入して配線腐食を引き起こすことが本発明者の検討に
よって明らかとなった。本発明者が検討したＢＰＳＧ膜
中のホウ素濃度とチップ端部で発生するクラックとの関
係は、概略次の通りである。
【０００９】図１２は、配線を形成した基板上にＣＶＤ
法でＢＰＳＧ膜を堆積し、リフローを行った場合におけ
る、ＢＰＳＧ膜中のホウ素濃度（単位：モル％）と配線
側壁部のリフロー角（θ）との関係を調べた結果を示す
グラフである。配線の膜厚は0.６μｍ、リフロー条件は
８５０℃、２０分とした。また、ＢＰＳＧ膜中のリン濃
度は、ホウ素濃度に比べてリフロー角に及ぼす影響が小
さいので、６モル％に固定した。図示のように、ＢＰＳ
Ｇ膜中のホウ素濃度が高くなるにつれてリフロー角
（θ）が大きくなり、膜の平坦性が向上する。
法でＢＰＳＧ膜を堆積し、リフローを行った場合におけ
る、ＢＰＳＧ膜中のホウ素濃度（単位：モル％）と配線
側壁部のリフロー角（θ）との関係を調べた結果を示す
グラフである。配線の膜厚は0.６μｍ、リフロー条件は
８５０℃、２０分とした。また、ＢＰＳＧ膜中のリン濃
度は、ホウ素濃度に比べてリフロー角に及ぼす影響が小
さいので、６モル％に固定した。図示のように、ＢＰＳ
Ｇ膜中のホウ素濃度が高くなるにつれてリフロー角
（θ）が大きくなり、膜の平坦性が向上する。
【００１０】上記の結果から、ＬＳＩの微細化、高集積
化に伴って配線段差が大きくなると、ＢＰＳＧ膜の平坦
性を確保するために、膜中のホウ素濃度をより高くしな
ければならないことが分かる。また、ＬＳＩを微細化、
高集積化するためには、ＭＩＳＦＥＴのソース、ドレイ
ン領域などのｐｎ接合を浅接合化する必要があるが、浅
い接合を実現するためにはＢＰＳＧ膜のアニールも低温
で行わなければならない。しかし、アニール温度を下げ
ると膜のリフロー性が低下する。従って、より低温で良
好なリフロー性を確保するためにも、膜中のホウ素濃度
をより高くすることが要求される。
化に伴って配線段差が大きくなると、ＢＰＳＧ膜の平坦
性を確保するために、膜中のホウ素濃度をより高くしな
ければならないことが分かる。また、ＬＳＩを微細化、
高集積化するためには、ＭＩＳＦＥＴのソース、ドレイ
ン領域などのｐｎ接合を浅接合化する必要があるが、浅
い接合を実現するためにはＢＰＳＧ膜のアニールも低温
で行わなければならない。しかし、アニール温度を下げ
ると膜のリフロー性が低下する。従って、より低温で良
好なリフロー性を確保するためにも、膜中のホウ素濃度
をより高くすることが要求される。
【００１１】例えば0.８μｍの設計ルールで製造される
４メガビット Mbit ＤＲＡＭの場合は、ホウ素濃度が７
〜８モル％のＢＰＳＧ膜を９５０℃程度の温度でアニー
ルしているが、0.５μｍ前後の設計ルールで製造される
１６メガビットＤＲＡＭの場合は、これと同等以上のリ
フロー性を確保する必要があるので、トランジスタの性
能向上を考慮すると８５０℃程度の温度でアニールする
ことが要求される。そのためには、ホウ素濃度が１０モ
ル％程度以上のＢＰＳＧ膜を使用しなければならず、さ
らにホウ素濃度のばらつきを考慮すると１３モル％程度
のホウ素を含むＢＰＳＧ膜を使用することが望まれる。
４メガビット Mbit ＤＲＡＭの場合は、ホウ素濃度が７
〜８モル％のＢＰＳＧ膜を９５０℃程度の温度でアニー
ルしているが、0.５μｍ前後の設計ルールで製造される
１６メガビットＤＲＡＭの場合は、これと同等以上のリ
フロー性を確保する必要があるので、トランジスタの性
能向上を考慮すると８５０℃程度の温度でアニールする
ことが要求される。そのためには、ホウ素濃度が１０モ
ル％程度以上のＢＰＳＧ膜を使用しなければならず、さ
らにホウ素濃度のばらつきを考慮すると１３モル％程度
のホウ素を含むＢＰＳＧ膜を使用することが望まれる。
【００１２】ところが、ＢＰＳＧ膜中のホウ素濃度を高
くすると、次のような問題が生じることが判明した。図
１３は、ＢＰＳＧ膜中のホウ素濃度（単位：モル％）と
チップ端部でのクラック発生による配線不良率との関係
を調べた結果を示すグラフである。図示のように、ＢＰ
ＳＧ膜中のホウ素濃度が約１５モル％を超えると、急速
に不良率が高くなる。
くすると、次のような問題が生じることが判明した。図
１３は、ＢＰＳＧ膜中のホウ素濃度（単位：モル％）と
チップ端部でのクラック発生による配線不良率との関係
を調べた結果を示すグラフである。図示のように、ＢＰ
ＳＧ膜中のホウ素濃度が約１５モル％を超えると、急速
に不良率が高くなる。
【００１３】その原因の一つは、ＢＰＳＧ膜中のホウ素
濃度が高くなると膜の吸湿性が高くなり、膜が吸湿した
状態でその上に絶縁膜（プラズマＣＶＤ法で堆積した酸
化シリコン膜など）を堆積すると、この絶縁膜との接着
性が低下するために、ダイシング時にチップ端部で発生
した微小なクラックがパッケージの高温多湿試験（例え
ば温度８５℃、湿度８５％の環境での放置試験）時など
にこれらの膜の界面に沿ってチップ内部へと成長してい
くことが考えられる。
濃度が高くなると膜の吸湿性が高くなり、膜が吸湿した
状態でその上に絶縁膜（プラズマＣＶＤ法で堆積した酸
化シリコン膜など）を堆積すると、この絶縁膜との接着
性が低下するために、ダイシング時にチップ端部で発生
した微小なクラックがパッケージの高温多湿試験（例え
ば温度８５℃、湿度８５％の環境での放置試験）時など
にこれらの膜の界面に沿ってチップ内部へと成長してい
くことが考えられる。
【００１４】また、半導体チップの表面を覆うパッシベ
ーション膜の材料には、チップ内部を保護するためにプ
ラズマＣＶＤ法で堆積した窒化シリコン膜のような緻密
で硬質な絶縁膜が使用されるが、このような材料で構成
されたパッシベーション膜は、膜の剛性が高いためにそ
の下層の層間絶縁膜に大きなストレスを及ぼし、これが
上記したクラックの成長を加速していくものと考えられ
る。
ーション膜の材料には、チップ内部を保護するためにプ
ラズマＣＶＤ法で堆積した窒化シリコン膜のような緻密
で硬質な絶縁膜が使用されるが、このような材料で構成
されたパッシベーション膜は、膜の剛性が高いためにそ
の下層の層間絶縁膜に大きなストレスを及ぼし、これが
上記したクラックの成長を加速していくものと考えられ
る。
【００１５】つまり、ＢＰＳＧ膜のホウ素濃度が１５モ
ル％程度まで高くなると、膜の表面が露出した状態で接
続孔を形成したときや、膜の上部に堆積した金属膜をパ
ターニングして配線を形成したときに吸湿してしまう。
この吸湿したＢＰＳＧ膜上に絶縁膜を堆積すると、これ
らの膜の界面の接着性が低下し、チップ端部で発生した
微小なクラックがこの界面に沿って成長するようにな
る。そして、剛性が高いパッシベーション膜からのスト
レスによってクラックの成長がさらに加速され、ガード
リングを切断してチップ内部にまで達する結果、ガード
リングの防水機能が失われて配線腐食に至るものと推定
される。
ル％程度まで高くなると、膜の表面が露出した状態で接
続孔を形成したときや、膜の上部に堆積した金属膜をパ
ターニングして配線を形成したときに吸湿してしまう。
この吸湿したＢＰＳＧ膜上に絶縁膜を堆積すると、これ
らの膜の界面の接着性が低下し、チップ端部で発生した
微小なクラックがこの界面に沿って成長するようにな
る。そして、剛性が高いパッシベーション膜からのスト
レスによってクラックの成長がさらに加速され、ガード
リングを切断してチップ内部にまで達する結果、ガード
リングの防水機能が失われて配線腐食に至るものと推定
される。
【００１６】前述したように、0.５μｍ前後の設計ルー
ルで製造される１６メガビットＤＲＡＭの場合は、１３
モル％程度のホウ素を含むＢＰＳＧ膜を使用することが
要求される。そのため、ＢＰＳＧ膜の成膜条件によって
は、膜中のホウ素濃度が膜の接着性が低下する濃度（１
５モル％程度）まで高くなり、前記したクラックに起因
する配線腐食が発生する虞れがある。
ルで製造される１６メガビットＤＲＡＭの場合は、１３
モル％程度のホウ素を含むＢＰＳＧ膜を使用することが
要求される。そのため、ＢＰＳＧ膜の成膜条件によって
は、膜中のホウ素濃度が膜の接着性が低下する濃度（１
５モル％程度）まで高くなり、前記したクラックに起因
する配線腐食が発生する虞れがある。
【００１７】以上のことから、0.５μｍおよびそれ以降
のより微細な設計ルールで製造されるデバイスにおい
て、層間絶縁膜材料の一部に高濃度のホウ素を含むＢＰ
ＳＧ膜を使用する場合は、前記した膜の界面のクラック
に起因する配線腐食を防止するための対策が不可欠とな
る。
のより微細な設計ルールで製造されるデバイスにおい
て、層間絶縁膜材料の一部に高濃度のホウ素を含むＢＰ
ＳＧ膜を使用する場合は、前記した膜の界面のクラック
に起因する配線腐食を防止するための対策が不可欠とな
る。
【００１８】本発明の目的は、高濃度のホウ素を含んだ
ＢＰＳＧ膜を熱処理（リフロー）して層間絶縁膜を平坦
化するデバイスにおいて、ＢＰＳＧ膜とその上に堆積し
た絶縁膜との界面に発生したクラックがチップ内部に達
するのを有効に防止することのできる技術を提供するこ
とにある。
ＢＰＳＧ膜を熱処理（リフロー）して層間絶縁膜を平坦
化するデバイスにおいて、ＢＰＳＧ膜とその上に堆積し
た絶縁膜との界面に発生したクラックがチップ内部に達
するのを有効に防止することのできる技術を提供するこ
とにある。
【００１９】本発明の他の目的は、デバイスの製造工程
を増やすことなく上記目的を達成することのできる技術
を提供することにある。
を増やすことなく上記目的を達成することのできる技術
を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】（１）本発明の半導体集積回路装置は、半
導体チップ上に堆積した層間絶縁膜の一部を、ホウ素を
含有する酸化シリコン膜で構成し、前記ホウ素を含有す
る酸化シリコン膜とその上層または下層に堆積された層
間絶縁膜との界面よりも深いスリットを前記半導体チッ
プの周辺部に沿って設けたものである。
導体チップ上に堆積した層間絶縁膜の一部を、ホウ素を
含有する酸化シリコン膜で構成し、前記ホウ素を含有す
る酸化シリコン膜とその上層または下層に堆積された層
間絶縁膜との界面よりも深いスリットを前記半導体チッ
プの周辺部に沿って設けたものである。
【００２３】（２）本発明の半導体集積回路装置は、前
記スリットをガードリングの外側に設けたものである。
記スリットをガードリングの外側に設けたものである。
【００２４】（３）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素
子を配置したスタック構造のメモリセルを備えたＤＲＡ
Ｍであり、前記ホウ素を含有する酸化シリコン膜は、前
記メモリセルの上層の層間絶縁膜の一部を構成してい
る。
モリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素
子を配置したスタック構造のメモリセルを備えたＤＲＡ
Ｍであり、前記ホウ素を含有する酸化シリコン膜は、前
記メモリセルの上層の層間絶縁膜の一部を構成してい
る。
【００２５】（４）本発明の半導体集積回路装置は、四
角形の主面の周辺部である第１の領域と、前記第１の領
域の内側の第２の領域とを有する半導体基板と、前記第
２の領域に形成され、ソース領域、ドレイン領域および
ゲート電極を有する複数のＭＩＳＦＥＴと、前記第１の
領域および第２の領域に形成され、前記第１の領域にお
いては前記半導体基板の主面に形成された半導体領域を
露出する第１の接続孔と、前記第２の領域においては前
記複数のＭＩＳＦＥＴのソース領域またはドレイン領域
を露出する第２の接続孔とを有するホウ素を含有する酸
化シリコン膜と、前記第１の領域において、前記第１の
接続孔内および前記ホウ素を含有する酸化シリコン膜上
に形成された第１の導体層と、前記第２の領域におい
て、前記第２の接続孔内および前記ホウ素を含有する酸
化シリコン膜上に形成された第２の導体層と、前記第１
および第２の導体層上に形成されたホウ素を含有しない
酸化シリコン膜とを有し、前記第１の導体層は、前記四
角形の主面の周辺部に沿って連続的に配置されており、
前記第１の領域において、前記第１の導体層の外側に
は、前記ホウ素を含有する酸化シリコン膜と、前記ホウ
素を含有しない酸化シリコン膜との界面を貫通する溝が
形成されているものである。
角形の主面の周辺部である第１の領域と、前記第１の領
域の内側の第２の領域とを有する半導体基板と、前記第
２の領域に形成され、ソース領域、ドレイン領域および
ゲート電極を有する複数のＭＩＳＦＥＴと、前記第１の
領域および第２の領域に形成され、前記第１の領域にお
いては前記半導体基板の主面に形成された半導体領域を
露出する第１の接続孔と、前記第２の領域においては前
記複数のＭＩＳＦＥＴのソース領域またはドレイン領域
を露出する第２の接続孔とを有するホウ素を含有する酸
化シリコン膜と、前記第１の領域において、前記第１の
接続孔内および前記ホウ素を含有する酸化シリコン膜上
に形成された第１の導体層と、前記第２の領域におい
て、前記第２の接続孔内および前記ホウ素を含有する酸
化シリコン膜上に形成された第２の導体層と、前記第１
および第２の導体層上に形成されたホウ素を含有しない
酸化シリコン膜とを有し、前記第１の導体層は、前記四
角形の主面の周辺部に沿って連続的に配置されており、
前記第１の領域において、前記第１の導体層の外側に
は、前記ホウ素を含有する酸化シリコン膜と、前記ホウ
素を含有しない酸化シリコン膜との界面を貫通する溝が
形成されているものである。
【００２６】（５）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第１の配線層を形成する
工程と、前記第１の配線層上にホウ素を含有する酸化シ
リコン膜からなる第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に第２の配線層を形成する工程と、前記
第２の配線層上にホウ素を含有しない酸化シリコン膜か
らなる第３の絶縁膜を形成する工程と、前記第３の絶縁
膜に前記第２の配線層を露出する接続孔を開孔すると共
に、前記半導体基板の主面の周辺部に前記第３の絶縁膜
から前記第３の絶縁膜と前記第２の絶縁膜との界面に達
する溝を開孔する工程とを含んでいる。
方法は、半導体基板の主面上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第１の配線層を形成する
工程と、前記第１の配線層上にホウ素を含有する酸化シ
リコン膜からなる第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に第２の配線層を形成する工程と、前記
第２の配線層上にホウ素を含有しない酸化シリコン膜か
らなる第３の絶縁膜を形成する工程と、前記第３の絶縁
膜に前記第２の配線層を露出する接続孔を開孔すると共
に、前記半導体基板の主面の周辺部に前記第３の絶縁膜
から前記第３の絶縁膜と前記第２の絶縁膜との界面に達
する溝を開孔する工程とを含んでいる。
【００２７】（６）本発明の半導体集積回路装置の製造
方法は、前記ガードリングを形成するためのエッチング
工程と、前記半導体チップの表面を覆うパッシベーショ
ン膜を開孔してパッドを形成するためのエッチング工程
とを利用して前記スリットを形成するものである。
方法は、前記ガードリングを形成するためのエッチング
工程と、前記半導体チップの表面を覆うパッシベーショ
ン膜を開孔してパッドを形成するためのエッチング工程
とを利用して前記スリットを形成するものである。
【００２８】
【作用】上記した手段によれば、ホウ素を含む酸化シリ
コン膜とその上層の絶縁膜との界面に発生したクラック
がこの界面に沿ってチップ内部へと進行するのをスリッ
トで阻止することができるので、このクラックを通じて
外部から浸入する水分による配線腐食を確実に防止でき
る。
コン膜とその上層の絶縁膜との界面に発生したクラック
がこの界面に沿ってチップ内部へと進行するのをスリッ
トで阻止することができるので、このクラックを通じて
外部から浸入する水分による配線腐食を確実に防止でき
る。
【００２９】上記した手段によれば、ガードリングを形
成するためのエッチング工程と、半導体チップの表面を
覆うパッシベーション膜を開孔してパッドを形成するた
めのエッチング工程とを利用してスリットを形成するこ
とにより、製造工程を増やすことなくスリットを形成す
ることができる。
成するためのエッチング工程と、半導体チップの表面を
覆うパッシベーション膜を開孔してパッドを形成するた
めのエッチング工程とを利用してスリットを形成するこ
とにより、製造工程を増やすことなくスリットを形成す
ることができる。
【００３０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００３１】図１は、本発明の一実施例であるＤＲＡＭ
を形成した半導体チップの外観を示す平面図である。図
示のように、単結晶シリコンからなる半導体チップ１の
主面には、Ｘ方向（半導体チップ１の長辺方向）および
Ｙ方向（半導体チップ１の短辺方向）に沿って多数のメ
モリアレイＭＡがマトリクス状に配置されている。
を形成した半導体チップの外観を示す平面図である。図
示のように、単結晶シリコンからなる半導体チップ１の
主面には、Ｘ方向（半導体チップ１の長辺方向）および
Ｙ方向（半導体チップ１の短辺方向）に沿って多数のメ
モリアレイＭＡがマトリクス状に配置されている。
【００３２】Ｘ方向に沿って互いに隣接するメモリアレ
イＭＡの間にはセンスアンプ列ＳＡが配置されており、
Ｙ方向に沿って互いに隣接するメモリアレイＭＡの間に
はワード線シャント部ＷＳが配置されている。すなわ
ち、それぞれのメモリアレイＭＡは、Ｙ方向に延在する
センスアンプ列ＳＡとＸ方向に延在するワード線シャン
ト部ＷＳとによって周囲を規定された領域に配置されて
いる。
イＭＡの間にはセンスアンプ列ＳＡが配置されており、
Ｙ方向に沿って互いに隣接するメモリアレイＭＡの間に
はワード線シャント部ＷＳが配置されている。すなわ
ち、それぞれのメモリアレイＭＡは、Ｙ方向に延在する
センスアンプ列ＳＡとＸ方向に延在するワード線シャン
ト部ＷＳとによって周囲を規定された領域に配置されて
いる。
【００３３】半導体チップ１の主面の中央部には、ワー
ド線駆動回路、データ線選択回路などの制御回路や、入
出力回路、ボンディングパッドなどが配置されている
（図には示さない）。また、半導体チップ１の主面の外
周部には、水分や汚染物質あるいは周囲の電気的外乱か
ら回路を保護するためのガードリングＧＲが上記した回
路を取り囲むように、切れ目なく連続的に配置されてい
る。
ド線駆動回路、データ線選択回路などの制御回路や、入
出力回路、ボンディングパッドなどが配置されている
（図には示さない）。また、半導体チップ１の主面の外
周部には、水分や汚染物質あるいは周囲の電気的外乱か
ら回路を保護するためのガードリングＧＲが上記した回
路を取り囲むように、切れ目なく連続的に配置されてい
る。
【００３４】本実施例の半導体チップ１の特徴は、後述
するＢＰＳＧ膜とその上部の絶縁膜との界面に発生した
クラックがチップ内部に達するのを防止するために、半
導体チップ１の主面の最外周部、すなわち上記ガードリ
ングＧＲのさらに外側にスリット（溝）Ｓを設けたこと
にある。このスリットＳは、ガードリングＧＲを取り囲
むように、切れ目なく連続的に配置されている。
するＢＰＳＧ膜とその上部の絶縁膜との界面に発生した
クラックがチップ内部に達するのを防止するために、半
導体チップ１の主面の最外周部、すなわち上記ガードリ
ングＧＲのさらに外側にスリット（溝）Ｓを設けたこと
にある。このスリットＳは、ガードリングＧＲを取り囲
むように、切れ目なく連続的に配置されている。
【００３５】次に、上記メモリアレイＭＡの構成と、チ
ップ外周部に形成されたガードリングＧＲおよびスリッ
トＳの構成を図２を用いて説明する。同図の左側部分は
メモリアレイＭＡの断面図、右側部分はチップ外周部の
断面図である。
ップ外周部に形成されたガードリングＧＲおよびスリッ
トＳの構成を図２を用いて説明する。同図の左側部分は
メモリアレイＭＡの断面図、右側部分はチップ外周部の
断面図である。
【００３６】ｐ- 型の単結晶シリコンからなる半導体基
板１の主面には、ｐ型ウエル２が形成されている。ｐ型
ウエル２の非活性領域の主面には、素子分離用のフィー
ルド酸化膜３が形成されており、フィールド酸化膜３の
下部を含むｐ型ウエル２内には、ｐ型のチャネルストッ
パ層４が形成されている。このｐ型ウエル２には、メモ
リセルの誤動作を防ぐために所定の基板電圧（ＶBB）が
印加される。
板１の主面には、ｐ型ウエル２が形成されている。ｐ型
ウエル２の非活性領域の主面には、素子分離用のフィー
ルド酸化膜３が形成されており、フィールド酸化膜３の
下部を含むｐ型ウエル２内には、ｐ型のチャネルストッ
パ層４が形成されている。このｐ型ウエル２には、メモ
リセルの誤動作を防ぐために所定の基板電圧（ＶBB）が
印加される。
【００３７】ＤＲＡＭのメモリセルは、フィールド絶縁
膜３で周囲を囲まれたｐ型ウエル２の活性領域の主面上
に形成されている。メモリセルは、ｎチャネル型で構成
されたメモリセル選択用ＭＩＳＦＥＴＱt と、その上部
に配置された情報蓄積用容量素子Ｃとで構成されてい
る。
膜３で周囲を囲まれたｐ型ウエル２の活性領域の主面上
に形成されている。メモリセルは、ｎチャネル型で構成
されたメモリセル選択用ＭＩＳＦＥＴＱt と、その上部
に配置された情報蓄積用容量素子Ｃとで構成されてい
る。
【００３８】メモリセル選択用ＭＩＳＦＥＴＱt は、ゲ
ート酸化膜５、ゲート電極６および一対のｎ型半導体領
域７、７（ソース、ドレイン領域）で構成されている。
ゲート電極６はワード線ＷＬと一体に構成されている。
ゲート電極６およびワード線ＷＬは、第１層目の多結晶
シリコン膜で構成されている。この多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。なお、ゲート電極６（ワード線
ＷＬ）は、多結晶シリコン膜の上部にＷＳｉx、ＭｏＳ
ｉx 、ＴｉＳｉx 、ＴａＳｉx などの高融点金属シリサ
イド膜を積層したポリサイド膜で構成してもよい。
ート酸化膜５、ゲート電極６および一対のｎ型半導体領
域７、７（ソース、ドレイン領域）で構成されている。
ゲート電極６はワード線ＷＬと一体に構成されている。
ゲート電極６およびワード線ＷＬは、第１層目の多結晶
シリコン膜で構成されている。この多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。なお、ゲート電極６（ワード線
ＷＬ）は、多結晶シリコン膜の上部にＷＳｉx、ＭｏＳ
ｉx 、ＴｉＳｉx 、ＴａＳｉx などの高融点金属シリサ
イド膜を積層したポリサイド膜で構成してもよい。
【００３９】ゲート電極６の側壁には、酸化シリコンの
サイドウォールスペーサ８が形成されている。また、ゲ
ート電極６の上部には酸化シリコン膜９が形成されてい
る。サイドウォールスペーサ８および酸化シリコン膜９
の上部には酸化シリコン膜１０が形成されており、この
酸化シリコン膜１０の上部には窒化シリコン膜１２が形
成されている。
サイドウォールスペーサ８が形成されている。また、ゲ
ート電極６の上部には酸化シリコン膜９が形成されてい
る。サイドウォールスペーサ８および酸化シリコン膜９
の上部には酸化シリコン膜１０が形成されており、この
酸化シリコン膜１０の上部には窒化シリコン膜１２が形
成されている。
【００４０】上記窒化シリコン膜１２の上部には、情報
蓄積用容量素子Ｃの蓄積電極１１が形成されている。蓄
積電極１１は、第１層目（下層）のフィン１１ａとその
上部に形成された第２層目（上層）のフィン１１ｂとを
備えている。下層のフィン１１ａは第２層目の多結晶シ
リコン膜で構成され、上層のフィン１１ｂは第３層目の
多結晶シリコン膜で構成されている。フィン１１ａ、１
１ｂを構成するこれらの多結晶シリコン膜には、その抵
抗値を低減するためにｎ型の不純物（例えばＰ）が導入
されている。
蓄積用容量素子Ｃの蓄積電極１１が形成されている。蓄
積電極１１は、第１層目（下層）のフィン１１ａとその
上部に形成された第２層目（上層）のフィン１１ｂとを
備えている。下層のフィン１１ａは第２層目の多結晶シ
リコン膜で構成され、上層のフィン１１ｂは第３層目の
多結晶シリコン膜で構成されている。フィン１１ａ、１
１ｂを構成するこれらの多結晶シリコン膜には、その抵
抗値を低減するためにｎ型の不純物（例えばＰ）が導入
されている。
【００４１】情報蓄積用容量素子Ｃの蓄積電極１１は、
窒化シリコン膜１２、酸化シリコン膜１０および酸化シ
リコン膜（ゲート酸化膜５と同一工程で形成された半導
体領域７上の酸化シリコン膜）に開孔された接続孔１３
を通じて、メモリセル選択用ＭＩＳＦＥＴＱt の一方の
半導体領域７に接続されている。
窒化シリコン膜１２、酸化シリコン膜１０および酸化シ
リコン膜（ゲート酸化膜５と同一工程で形成された半導
体領域７上の酸化シリコン膜）に開孔された接続孔１３
を通じて、メモリセル選択用ＭＩＳＦＥＴＱt の一方の
半導体領域７に接続されている。
【００４２】蓄積電極１１の上部には、誘電体膜１４を
挟んで情報蓄積用容量素子Ｃのプレート電極１５が形成
されている。誘電体膜１４は、窒化シリコン膜と酸化シ
リコン膜とを積層した絶縁膜で構成されている。プレー
ト電極１５は、第４層目の多結晶シリコン膜で構成され
ている。この多結晶シリコン膜には、その抵抗値を低減
するためにｎ型の不純物（例えばＰ）が導入されてい
る。
挟んで情報蓄積用容量素子Ｃのプレート電極１５が形成
されている。誘電体膜１４は、窒化シリコン膜と酸化シ
リコン膜とを積層した絶縁膜で構成されている。プレー
ト電極１５は、第４層目の多結晶シリコン膜で構成され
ている。この多結晶シリコン膜には、その抵抗値を低減
するためにｎ型の不純物（例えばＰ）が導入されてい
る。
【００４３】メモリセルの情報蓄積用容量素子Ｃの上層
には、ＢＰＳＧ膜１７および酸化シリコン膜２７を介し
てデータ線ＤＬが形成されている。また、チップ外周部
の酸化シリコン膜２７上には、ガードリングＧＲの一部
を構成する配線１８が形成されている。
には、ＢＰＳＧ膜１７および酸化シリコン膜２７を介し
てデータ線ＤＬが形成されている。また、チップ外周部
の酸化シリコン膜２７上には、ガードリングＧＲの一部
を構成する配線１８が形成されている。
【００４４】上記ＢＰＳＧ膜１７は、情報蓄積用容量素
子Ｃとその上層のデータ線ＤＬとを電気的に分離すると
共に、メモリセル選択用ＭＩＳＦＥＴＱt の上部に情報
蓄積用容量素子Ｃを配置したことによって生じたメモリ
アレイＭＡ内の段差と周辺回路内の段差とを緩和するた
めに設けられている。このＢＰＳＧ膜１７には、そのリ
フロー性を向上させるために１０モル％以上（例えば１
３モル％程度）のホウ素が含有されている。
子Ｃとその上層のデータ線ＤＬとを電気的に分離すると
共に、メモリセル選択用ＭＩＳＦＥＴＱt の上部に情報
蓄積用容量素子Ｃを配置したことによって生じたメモリ
アレイＭＡ内の段差と周辺回路内の段差とを緩和するた
めに設けられている。このＢＰＳＧ膜１７には、そのリ
フロー性を向上させるために１０モル％以上（例えば１
３モル％程度）のホウ素が含有されている。
【００４５】上記データ線ＤＬおよび配線１８は、多結
晶シリコン膜の上にタングステンシリサイド（ＷＳｉ
ｘ）膜を積層したポリサイド膜で構成されている。デー
タ線ＤＬは、酸化シリコン膜２７およびＢＰＳＧ膜１７
に開孔された接続孔１９を通じてメモリセル選択用ＭＩ
ＳＦＥＴの一方の半導体領域７と電気的に接続されてい
る。また、配線１８は、酸化シリコン膜２７およびＢＰ
ＳＧ膜１７に開孔された接続孔２９を通じてｐ型ウエル
２の半導体領域７と電気的に接続されている。
晶シリコン膜の上にタングステンシリサイド（ＷＳｉ
ｘ）膜を積層したポリサイド膜で構成されている。デー
タ線ＤＬは、酸化シリコン膜２７およびＢＰＳＧ膜１７
に開孔された接続孔１９を通じてメモリセル選択用ＭＩ
ＳＦＥＴの一方の半導体領域７と電気的に接続されてい
る。また、配線１８は、酸化シリコン膜２７およびＢＰ
ＳＧ膜１７に開孔された接続孔２９を通じてｐ型ウエル
２の半導体領域７と電気的に接続されている。
【００４６】データ線ＤＬの上層には、酸化シリコン膜
２８およびＢＰＳＧ膜２０を介してＹセレクト線ＹＳが
形成されている。また、チップ外周部のＢＰＳＧ膜２０
上には、ガードリングＧＲの一部を構成する配線２１が
形成されている。ＢＰＳＧ膜２０は、データ線ＤＬとそ
の上層のＹセレクト線ＹＳとを電気的に分離すると共
に、情報蓄積用容量素子Ｃの上層にデータ線ＤＬを配置
したことによって生じたメモリアレイＭＡ内の段差と周
辺回路内の段差とを緩和するために設けられている。こ
のＢＰＳＧ膜２０には、前記ＢＰＳＧ膜１７と同様、そ
のリフロー性を向上させるために１０モル％以上（例え
ば１３モル％程度）のホウ素が含有されている。
２８およびＢＰＳＧ膜２０を介してＹセレクト線ＹＳが
形成されている。また、チップ外周部のＢＰＳＧ膜２０
上には、ガードリングＧＲの一部を構成する配線２１が
形成されている。ＢＰＳＧ膜２０は、データ線ＤＬとそ
の上層のＹセレクト線ＹＳとを電気的に分離すると共
に、情報蓄積用容量素子Ｃの上層にデータ線ＤＬを配置
したことによって生じたメモリアレイＭＡ内の段差と周
辺回路内の段差とを緩和するために設けられている。こ
のＢＰＳＧ膜２０には、前記ＢＰＳＧ膜１７と同様、そ
のリフロー性を向上させるために１０モル％以上（例え
ば１３モル％程度）のホウ素が含有されている。
【００４７】Ｙセレクト線ＹＳおよび配線２１は、タン
グステン（Ｗ）膜で構成されている。配線２１は、ＢＰ
ＳＧ膜２０および酸化シリコン膜２８に開孔された接続
孔２２を通じて下層の配線１８と接続されている。な
お、図示しない周辺回路領域には、Ｙセレクト線ＹＳお
よび配線２１と同層のＷ膜で構成された配線が形成され
ている。
グステン（Ｗ）膜で構成されている。配線２１は、ＢＰ
ＳＧ膜２０および酸化シリコン膜２８に開孔された接続
孔２２を通じて下層の配線１８と接続されている。な
お、図示しない周辺回路領域には、Ｙセレクト線ＹＳお
よび配線２１と同層のＷ膜で構成された配線が形成され
ている。
【００４８】Ｙセレクト線ＹＳの上層には、層間絶縁膜
２３を介してシャント用ワード線ＳＷＬが形成されてい
る。また、チップ外周部の層間絶縁膜２３上には、ガー
ドリングＧＲの一部を構成する配線２４が形成されてい
る。層間絶縁膜２３は、酸化シリコン膜、スピンオング
ラス膜および酸化シリコン膜を積層した３層の絶縁膜で
構成されている。シャント用ワード線ＳＷＬおよび配線
２４は、チタンタングステン（ＴｉＷ）膜、Ａｌ膜およ
びＴｉＷ膜を積層した３層の導電膜で構成されている。
２３を介してシャント用ワード線ＳＷＬが形成されてい
る。また、チップ外周部の層間絶縁膜２３上には、ガー
ドリングＧＲの一部を構成する配線２４が形成されてい
る。層間絶縁膜２３は、酸化シリコン膜、スピンオング
ラス膜および酸化シリコン膜を積層した３層の絶縁膜で
構成されている。シャント用ワード線ＳＷＬおよび配線
２４は、チタンタングステン（ＴｉＷ）膜、Ａｌ膜およ
びＴｉＷ膜を積層した３層の導電膜で構成されている。
【００４９】上記配線２４は、層間絶縁膜２３に開孔さ
れた接続孔２５を通じて下層の配線２１と接続されてい
る。つまり、半導体チップ１の外周部に設けられたガー
ドリングＧＲは、酸化シリコン膜２７およびＢＰＳＧ膜
１７に開孔された接続孔２９と、ＢＰＳＧ膜２０および
酸化シリコン膜２８に開孔された接続孔２２と、層間絶
縁膜２３に開孔された接続孔２５とを通じて互いに接続
された３層の配線１８、２１、２４で構成されており、
半導体チップ１の側壁から浸入した水分などがチップ内
部に浸入するのをこれらの配線１８、２１、２４で遮蔽
している。
れた接続孔２５を通じて下層の配線２１と接続されてい
る。つまり、半導体チップ１の外周部に設けられたガー
ドリングＧＲは、酸化シリコン膜２７およびＢＰＳＧ膜
１７に開孔された接続孔２９と、ＢＰＳＧ膜２０および
酸化シリコン膜２８に開孔された接続孔２２と、層間絶
縁膜２３に開孔された接続孔２５とを通じて互いに接続
された３層の配線１８、２１、２４で構成されており、
半導体チップ１の側壁から浸入した水分などがチップ内
部に浸入するのをこれらの配線１８、２１、２４で遮蔽
している。
【００５０】シャント用ワード線ＳＷＬおよび配線２４
の上層には、半導体チップ１の表面を保護するパッシベ
ーション膜２６が形成されている。パッシベーション膜
２６は、プラズマＣＶＤ法で堆積した酸化シリコン膜２
６ａおよび窒化シリコン膜２６ｂを積層した２層の絶縁
膜で構成されている。
の上層には、半導体チップ１の表面を保護するパッシベ
ーション膜２６が形成されている。パッシベーション膜
２６は、プラズマＣＶＤ法で堆積した酸化シリコン膜２
６ａおよび窒化シリコン膜２６ｂを積層した２層の絶縁
膜で構成されている。
【００５１】半導体チップ１の最外周部には、パッシベ
ーション膜２６の表面からＢＰＳＧ膜１７に達する深い
スリットＳが形成されている。このスリットＳの底部
は、少なくとも層間絶縁膜２３とその下層の高濃度のホ
ウ素を含むＢＰＳＧ膜２０との界面を貫通している必要
があるが、さらにＢＰＳＧ膜１７やその下層の絶縁膜を
貫通して半導体基板１の表面にまで達していても支障は
ない。
ーション膜２６の表面からＢＰＳＧ膜１７に達する深い
スリットＳが形成されている。このスリットＳの底部
は、少なくとも層間絶縁膜２３とその下層の高濃度のホ
ウ素を含むＢＰＳＧ膜２０との界面を貫通している必要
があるが、さらにＢＰＳＧ膜１７やその下層の絶縁膜を
貫通して半導体基板１の表面にまで達していても支障は
ない。
【００５２】このように、本実施例のＤＲＡＭは、半導
体チップ１の主面の外周部に沿って形成されたガードリ
ングＧＲのさらに外側に、その底部が少なくとも層間絶
縁膜２３とその下層のＢＰＳＧ膜２０との界面よりも深
い位置まで達するスリットＳを形成する。
体チップ１の主面の外周部に沿って形成されたガードリ
ングＧＲのさらに外側に、その底部が少なくとも層間絶
縁膜２３とその下層のＢＰＳＧ膜２０との界面よりも深
い位置まで達するスリットＳを形成する。
【００５３】この構成により、高濃度のホウ素を含むＢ
ＰＳＧ膜２０と層間絶縁膜２３との界面に発生したクラ
ックがこの界面に沿ってチップ内部へと成長した場合で
も、スリットＳによってその進行が停止されるので、こ
のクラックによってガードリングＧＲが切断されること
はない。従って、このクラックを通じて外部から浸入し
た水分や汚染物質はガードリングＧＲによって阻止さ
れ、それ以上チップ内部に浸入することがないので、こ
のクラックに起因する配線腐食が確実に防止される。
ＰＳＧ膜２０と層間絶縁膜２３との界面に発生したクラ
ックがこの界面に沿ってチップ内部へと成長した場合で
も、スリットＳによってその進行が停止されるので、こ
のクラックによってガードリングＧＲが切断されること
はない。従って、このクラックを通じて外部から浸入し
た水分や汚染物質はガードリングＧＲによって阻止さ
れ、それ以上チップ内部に浸入することがないので、こ
のクラックに起因する配線腐食が確実に防止される。
【００５４】また、上記スリットＳを備えた本実施例の
ＤＲＡＭによれば、ウエハプロセスにおいて、図３に示
すように、ウエハのスクライブライン上にＷのターゲッ
トパターンＴを配置することが可能になる。
ＤＲＡＭによれば、ウエハプロセスにおいて、図３に示
すように、ウエハのスクライブライン上にＷのターゲッ
トパターンＴを配置することが可能になる。
【００５５】ウエハプロセスでは、ウエハのスクライブ
ライン上に各導電層毎のターゲットパターンを配置し、
フォトリソグラフィ時にこのターゲットパターンの位置
を検出することによって、上下のパターンの合わせ込み
を行っている。しかし、スクライブライン上にＷのター
ゲットパターンを配置すると、Ｗは非常に硬い金属であ
るために、スクライブラインに沿ってウエハをダイシン
グした際、ターゲットパターンの一部にクラックが発生
し、そこからチップ内に水分が浸入して配線腐食を引き
起こす虞れがある。そのため、従来は、Ｗのターゲット
パターンをスクライブラインから外れた箇所に配置しな
ければならず、これによってウエハ１枚当たりのチップ
取得数が制約を受けていた。
ライン上に各導電層毎のターゲットパターンを配置し、
フォトリソグラフィ時にこのターゲットパターンの位置
を検出することによって、上下のパターンの合わせ込み
を行っている。しかし、スクライブライン上にＷのター
ゲットパターンを配置すると、Ｗは非常に硬い金属であ
るために、スクライブラインに沿ってウエハをダイシン
グした際、ターゲットパターンの一部にクラックが発生
し、そこからチップ内に水分が浸入して配線腐食を引き
起こす虞れがある。そのため、従来は、Ｗのターゲット
パターンをスクライブラインから外れた箇所に配置しな
ければならず、これによってウエハ１枚当たりのチップ
取得数が制約を受けていた。
【００５６】本実施例によれば、ダイシング時にスクラ
イブライン上に配置されたＷのターゲットパターンＴの
一部にクラックが生じ、このクラックがチップ内部へと
成長した場合でも、スリットＳによってその進行が停止
されるので、このクラックによってガードリングＧＲが
切断されることはない。
イブライン上に配置されたＷのターゲットパターンＴの
一部にクラックが生じ、このクラックがチップ内部へと
成長した場合でも、スリットＳによってその進行が停止
されるので、このクラックによってガードリングＧＲが
切断されることはない。
【００５７】従って、本実施例によれば、ウエハのスク
ライブライン上にＷのターゲットパターンＴを配置する
ことが可能となり、これによってウエハ１枚当たりのチ
ップ取得数を増やすことができる。
ライブライン上にＷのターゲットパターンＴを配置する
ことが可能となり、これによってウエハ１枚当たりのチ
ップ取得数を増やすことができる。
【００５８】次に、上記スリットＳを形成する方法の一
実施例を図４〜図１１を用いて説明する。
実施例を図４〜図１１を用いて説明する。
【００５９】まず、半導体基板１上にＤＲＡＭのメモリ
セルを構成するメモリセル選択用ＭＩＳＦＥＴＱt を形
成し、次いでその上部に情報蓄積用容量素子Ｃを形成し
た後、図４に示すように、情報蓄積用容量素子Ｃのプレ
ート電極１５の上層に１３モル％程度のホウ素を含んだ
ＢＰＳＧ膜１７をＣＶＤ法で堆積する。ＢＰＳＧ膜１７
の膜厚は５００nm程度である。続いて、８５０℃、２０
分程度のアニールを行ってＢＰＳＧ膜１７をリフローす
る。ＢＰＳＧ膜１７は、ホウ素を高濃度に含有している
のでリフロー性が良好であることから、メモリセル選択
用ＭＩＳＦＥＴＱt の上部に情報蓄積用容量素子Ｃを配
置したことによって生じたメモリアレイＭＡ内の段差お
よび周辺回路内の段差を有効に緩和することができる。
セルを構成するメモリセル選択用ＭＩＳＦＥＴＱt を形
成し、次いでその上部に情報蓄積用容量素子Ｃを形成し
た後、図４に示すように、情報蓄積用容量素子Ｃのプレ
ート電極１５の上層に１３モル％程度のホウ素を含んだ
ＢＰＳＧ膜１７をＣＶＤ法で堆積する。ＢＰＳＧ膜１７
の膜厚は５００nm程度である。続いて、８５０℃、２０
分程度のアニールを行ってＢＰＳＧ膜１７をリフローす
る。ＢＰＳＧ膜１７は、ホウ素を高濃度に含有している
のでリフロー性が良好であることから、メモリセル選択
用ＭＩＳＦＥＴＱt の上部に情報蓄積用容量素子Ｃを配
置したことによって生じたメモリアレイＭＡ内の段差お
よび周辺回路内の段差を有効に緩和することができる。
【００６０】次に、図５に示すように、ＢＰＳＧ膜１７
上にＣＶＤ法で酸化シリコン膜２７を堆積し、酸化シリ
コン膜２７およびＢＰＳＧ膜１７をエッチングしてメモ
リセル選択用ＭＩＳＦＥＴの一方の半導体領域７に達す
る接続孔１９、チップ外周部の半導体領域７に達する接
続孔２９をそれぞれ形成した後、酸化シリコン膜２７上
にＣＶＤ法で堆積したポリサイド膜をパターニングして
データ線ＤＬおよび配線１８を形成する。
上にＣＶＤ法で酸化シリコン膜２７を堆積し、酸化シリ
コン膜２７およびＢＰＳＧ膜１７をエッチングしてメモ
リセル選択用ＭＩＳＦＥＴの一方の半導体領域７に達す
る接続孔１９、チップ外周部の半導体領域７に達する接
続孔２９をそれぞれ形成した後、酸化シリコン膜２７上
にＣＶＤ法で堆積したポリサイド膜をパターニングして
データ線ＤＬおよび配線１８を形成する。
【００６１】次に、図６に示すように、データ線ＤＬお
よび配線１８の上層に酸化シリコン膜２８および１３モ
ル％程度のホウ素を含んだＢＰＳＧ膜２０をＣＶＤ法で
堆積する。ＢＰＳＧ膜２０の膜厚は４００nm程度であ
る。続いて、８５０℃、２０分程度のアニールを行って
ＢＰＳＧ膜２０をリフローする。ＢＰＳＧ膜２０は、ホ
ウ素を高濃度に含有しているのでリフロー性が良好であ
ることから、情報蓄積用容量素子Ｃの上層にデータ線Ｄ
Ｌを配置したことによって生じたメモリアレイＭＡ内の
段差および周辺回路内の段差を有効に緩和することがで
きる。
よび配線１８の上層に酸化シリコン膜２８および１３モ
ル％程度のホウ素を含んだＢＰＳＧ膜２０をＣＶＤ法で
堆積する。ＢＰＳＧ膜２０の膜厚は４００nm程度であ
る。続いて、８５０℃、２０分程度のアニールを行って
ＢＰＳＧ膜２０をリフローする。ＢＰＳＧ膜２０は、ホ
ウ素を高濃度に含有しているのでリフロー性が良好であ
ることから、情報蓄積用容量素子Ｃの上層にデータ線Ｄ
Ｌを配置したことによって生じたメモリアレイＭＡ内の
段差および周辺回路内の段差を有効に緩和することがで
きる。
【００６２】次に、図７に示すように、ＢＰＳＧ膜２０
および酸化シリコン膜２８をエッチングして配線１８に
達する接続孔２２を形成した後、ＢＰＳＧ膜２０の上層
にスパッタ法とＣＶＤ法とで堆積した２層のＷ膜をパタ
ーニングしてＹセレクト線ＹＳおよび配線２１を形成す
る。ホウ素を高濃度に含有したＢＰＳＧ膜２０の表面
は、接続孔２２を形成する工程や、Ｗ膜をパターニング
してＹセレクト線ＹＳおよび配線２１を形成する工程で
水分に晒されて吸湿する。そのため、このＢＰＳＧ膜２
０上に層間絶縁膜２３を堆積すると、これらの膜の界面
の接着力が非常に小さいことから、この界面でクラック
が発生し易くなる。
および酸化シリコン膜２８をエッチングして配線１８に
達する接続孔２２を形成した後、ＢＰＳＧ膜２０の上層
にスパッタ法とＣＶＤ法とで堆積した２層のＷ膜をパタ
ーニングしてＹセレクト線ＹＳおよび配線２１を形成す
る。ホウ素を高濃度に含有したＢＰＳＧ膜２０の表面
は、接続孔２２を形成する工程や、Ｗ膜をパターニング
してＹセレクト線ＹＳおよび配線２１を形成する工程で
水分に晒されて吸湿する。そのため、このＢＰＳＧ膜２
０上に層間絶縁膜２３を堆積すると、これらの膜の界面
の接着力が非常に小さいことから、この界面でクラック
が発生し易くなる。
【００６３】次に、図８に示すように、Ｙセレクト線Ｙ
Ｓおよび配線２１の上層に酸化シリコン膜、スピンオン
グラス膜および酸化シリコン膜を順次堆積して層間絶縁
膜２３を形成した後、この層間絶縁膜２３をエッチング
して配線２１に達する接続孔２５とスリットＳａを同時
に形成する。酸化シリコン膜はプラズマＣＶＤ法で堆積
し、スピンオングラス膜は回転塗布法で堆積する。ま
た、スリットＳａの直径は２μｍ程度とする。
Ｓおよび配線２１の上層に酸化シリコン膜、スピンオン
グラス膜および酸化シリコン膜を順次堆積して層間絶縁
膜２３を形成した後、この層間絶縁膜２３をエッチング
して配線２１に達する接続孔２５とスリットＳａを同時
に形成する。酸化シリコン膜はプラズマＣＶＤ法で堆積
し、スピンオングラス膜は回転塗布法で堆積する。ま
た、スリットＳａの直径は２μｍ程度とする。
【００６４】次に、図９に示すように、層間絶縁膜２３
の上層にスパッタ法で堆積した３層の導電膜（ＴｉＷ
膜、Ａｌ膜およびＴｉＷ膜）をパターニングしてシャン
ト用ワード線ＳＷＬおよび配線２４を形成することによ
り、ガードリングＧＲが完成する。
の上層にスパッタ法で堆積した３層の導電膜（ＴｉＷ
膜、Ａｌ膜およびＴｉＷ膜）をパターニングしてシャン
ト用ワード線ＳＷＬおよび配線２４を形成することによ
り、ガードリングＧＲが完成する。
【００６５】次に、図１０に示すように、シャント用ワ
ード線ＳＷＬおよび配線２４の上層にパッシベーション
膜２６の一部を構成する酸化シリコン膜２６ａをプラズ
マＣＶＤ法で堆積する。続いて、図には示さない領域の
酸化シリコン膜２６ａをエッチングしてシャント用ワー
ド線ＳＷＬと同層の配線（周辺回路の配線）の一部を露
出させ、プローブ検査用のパッドを形成する。このと
き、スリットＳａの内部に埋め込まれた酸化シリコン膜
２６ａを除去するためのエッチングを同時に行い、新た
なスリットＳｂを形成する。スリットＳｂは、スリット
Ｓａと同じ位置に形成するので、フォトマスクの合わせ
ずれを考慮してスリットＳａよりも大きい径（４μｍ程
度）で形成する。次に、プローブ検査用のパッドにプロ
ーブを当てて回路の特性試験を行った後、酸化シリコン
膜２６ａ上にもう一度酸化シリコン膜２６ａを堆積して
プローブ検査用のパッドを被覆する。
ード線ＳＷＬおよび配線２４の上層にパッシベーション
膜２６の一部を構成する酸化シリコン膜２６ａをプラズ
マＣＶＤ法で堆積する。続いて、図には示さない領域の
酸化シリコン膜２６ａをエッチングしてシャント用ワー
ド線ＳＷＬと同層の配線（周辺回路の配線）の一部を露
出させ、プローブ検査用のパッドを形成する。このと
き、スリットＳａの内部に埋め込まれた酸化シリコン膜
２６ａを除去するためのエッチングを同時に行い、新た
なスリットＳｂを形成する。スリットＳｂは、スリット
Ｓａと同じ位置に形成するので、フォトマスクの合わせ
ずれを考慮してスリットＳａよりも大きい径（４μｍ程
度）で形成する。次に、プローブ検査用のパッドにプロ
ーブを当てて回路の特性試験を行った後、酸化シリコン
膜２６ａ上にもう一度酸化シリコン膜２６ａを堆積して
プローブ検査用のパッドを被覆する。
【００６６】次に、図１１に示すように、酸化シリコン
膜２６ａの上部にパッシベーション膜２６の一部を構成
する窒化シリコン膜２６ｂをプラズマＣＶＤ法で堆積し
た後、図には示さない領域の窒化シリコン膜２６ｂおよ
びその下層の酸化シリコン膜２６ａをエッチングしてワ
イヤ接続用のボンディングパッドを形成する。このと
き、スリットＳｂの内部に埋め込まれた酸化シリコン膜
２６ａおよび窒化シリコン膜２６ｂを除去するためのエ
ッチングを同時に行うことにより、スリットＳが完成す
る。スリットＳは、スリットＳｂと同じ位置に形成する
ので、フォトマスクの合わせずれを考慮してスリットＳ
ｂよりも大きい径（６μｍ程度）で形成する。
膜２６ａの上部にパッシベーション膜２６の一部を構成
する窒化シリコン膜２６ｂをプラズマＣＶＤ法で堆積し
た後、図には示さない領域の窒化シリコン膜２６ｂおよ
びその下層の酸化シリコン膜２６ａをエッチングしてワ
イヤ接続用のボンディングパッドを形成する。このと
き、スリットＳｂの内部に埋め込まれた酸化シリコン膜
２６ａおよび窒化シリコン膜２６ｂを除去するためのエ
ッチングを同時に行うことにより、スリットＳが完成す
る。スリットＳは、スリットＳｂと同じ位置に形成する
ので、フォトマスクの合わせずれを考慮してスリットＳ
ｂよりも大きい径（６μｍ程度）で形成する。
【００６７】このように、上記した方法では、ガードリ
ングＧＲの一部を形成するためのエッチング工程でスリ
ットＳａを形成し、プローブ検査用のパッドを形成する
ためのエッチング工程でスリットＳｂを形成し、ボンデ
ィングパッドを形成するためのエッチング工程でスリッ
トＳを形成するので、ＤＲＡＭの製造工程を増やすこと
なくスリットＳを形成することができる。
ングＧＲの一部を形成するためのエッチング工程でスリ
ットＳａを形成し、プローブ検査用のパッドを形成する
ためのエッチング工程でスリットＳｂを形成し、ボンデ
ィングパッドを形成するためのエッチング工程でスリッ
トＳを形成するので、ＤＲＡＭの製造工程を増やすこと
なくスリットＳを形成することができる。
【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６９】前記実施例では、情報蓄積用容量素子の上
部にデータ線を配置するＤＲＡＭに適用した場合につい
て説明したが、これに限定されるものではなく、データ
線の上部に情報蓄積用容量素子を配置するＤＲＡＭに適
用することもできる。
部にデータ線を配置するＤＲＡＭに適用した場合につい
て説明したが、これに限定されるものではなく、データ
線の上部に情報蓄積用容量素子を配置するＤＲＡＭに適
用することもできる。
【００７０】また、本発明はＤＲＡＭのみに適用される
ものではなく、高濃度のホウ素を含んだＢＰＳＧ膜を層
間絶縁膜の一部に使用するすべてのデバイスに適用する
ことができる。
ものではなく、高濃度のホウ素を含んだＢＰＳＧ膜を層
間絶縁膜の一部に使用するすべてのデバイスに適用する
ことができる。
【００７１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７２】（１）本発明によれば、高濃度のホウ素を
含む酸化シリコン膜と他の層間絶縁膜との界面に発生し
たクラックがこの界面に沿ってチップ内部へと成長した
場合でも、スリットによってその進行が停止されるの
で、このクラックに起因する配線腐食を確実に防止する
ことができる。
含む酸化シリコン膜と他の層間絶縁膜との界面に発生し
たクラックがこの界面に沿ってチップ内部へと成長した
場合でも、スリットによってその進行が停止されるの
で、このクラックに起因する配線腐食を確実に防止する
ことができる。
【００７３】（２）本発明によれば、ガードリングを形
成するためのエッチング工程と、半導体チップの表面を
覆うパッシベーション膜を開孔してパッドを形成するた
めのエッチング工程とを利用してスリットを形成するこ
とにより、製造工程を増やすことなくスリットを形成す
ることができる。
成するためのエッチング工程と、半導体チップの表面を
覆うパッシベーション膜を開孔してパッドを形成するた
めのエッチング工程とを利用してスリットを形成するこ
とにより、製造工程を増やすことなくスリットを形成す
ることができる。
【図１】本発明の一実施例であるＤＲＡＭを形成した半
導体チップの外観を示す平面図である。
導体チップの外観を示す平面図である。
【図２】本発明の一実施例であるＤＲＡＭを示す半導体
チップの要部断面図である。
チップの要部断面図である。
【図３】本発明の一実施例であるＤＲＡＭを形成した半
導体ウエハのスクライブラインに配置されたターゲット
パターンを示す平面図である。
導体ウエハのスクライブラインに配置されたターゲット
パターンを示す平面図である。
【図４】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体チップの要部断面図である。
示す半導体チップの要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１０】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１２】ＢＰＳＧ膜中のホウ素濃度と配線側壁部のリ
フロー角との関係を示すグラフである。
フロー角との関係を示すグラフである。
【図１３】ＢＰＳＧ膜中のホウ素濃度とチップ端部での
クラック発生による配線不良率との関係を示すグラフで
ある。
クラック発生による配線不良率との関係を示すグラフで
ある。
１ 半導体基板（チップ） ２ ｐ型ウエル ３ フィールド酸化膜 ４ チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ 半導体領域（ソース、ドレイン領域） ８ サイドウォールスペーサ ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１ 蓄積電極 １１ａ フィン １１ｂ フィン １２ 窒化シリコン膜 １３ 接続孔 １４ 誘電体膜 １５ プレート電極 １７ ＢＰＳＧ膜 １８ 配線 １９ 接続孔 ２０ ＢＰＳＧ膜 ２１ 配線 ２２ 接続孔 ２３ 層間絶縁膜 ２４ 配線 ２５ 接続孔 ２６ パッシベーション膜 ２６ａ 酸化シリコン膜 ２６ｂ 窒化シリコン膜 ２７ 酸化シリコン膜 ２８ 酸化シリコン膜 ２９ 接続孔 Ｃ 情報蓄積用容量素子 ＤＬ データ線 ＧＲ ガードリング ＭＡ メモリアレイ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ Ｓ スリット（溝） ＳＡ センスアンプ列 ＳＷＬ シャント用ワード線 Ｔ ターゲットパターン ＷＬ ワード線 ＷＳ ワードシャント部 ＹＳ Ｙセレクト線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｂ
Claims (13)
- 【請求項１】 半導体チップ上に堆積した層間絶縁膜の
一部を、ホウ素を含有する酸化シリコン膜で構成した半
導体集積回路装置であって、前記ホウ素を含有する酸化
シリコン膜とその上層に堆積された層間絶縁膜との界面
よりも深いスリットを前記半導体チップの周辺部に沿っ
て設けたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記半導体チップの周辺部には、前記半導体チッ
プの側壁から浸入する水分を遮断するためのガードリン
グが設けられており、前記スリットは、前記ガードリン
グの外側に設けられていることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記スリットは、前記半導体チップの周辺部に沿
って連続的に設けられていることを特徴とする半導体集
積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記半導体チップの表面を覆うパッシベーション
膜の少なくとも一部が窒化シリコン膜からなることを特
徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、前記酸化シリコン膜中のホウ素濃度が１０モル％
以上であることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置であ
って、前記酸化シリコン膜中のホウ素濃度が１３モル％
程度であることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置であ
って、前記半導体集積回路装置は、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に情報蓄積用容量素子を配置したスタ
ック構造のメモリセルを備えたＤＲＡＭであり、前記ホ
ウ素を含有する酸化シリコン膜は、前記メモリセルの上
層の層間絶縁膜の一部を構成していることを特徴とする
半導体集積回路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置であ
って、前記ホウ素を含有する酸化シリコン膜の上層に
は、ホウ素を含有しない酸化シリコン膜が堆積され、前
記ホウ素を含有しない酸化シリコン膜の上層には、少な
くとも一部が窒化シリコン膜からなるパッシベーション
膜が堆積されていることを特徴とする半導体集積回路装
置。 - 【請求項９】 四角形の主面の周辺部である第１の領域
と、前記第１の領域の内側の第２の領域とを有する半導
体基板と、 前記第２の領域に形成され、ソース領域、ドレイン領域
およびゲート電極を有する複数のＭＩＳＦＥＴと、 前記第１の領域および第２の領域に形成され、前記第１
の領域においては前記半導体基板の主面に形成された半
導体領域を露出する第１の接続孔と、前記第２の領域に
おいては前記複数のＭＩＳＦＥＴのソース領域またはド
レイン領域を露出する第２の接続孔とを有するホウ素を
含有する酸化シリコン膜と、 前記第１の領域において、前記第１の接続孔内および前
記ホウ素を含有する酸化シリコン膜上に形成された第１
の導体層と、 前記第２の領域において、前記第２の接続孔内および前
記ホウ素を含有する酸化シリコン膜上に形成された第２
の導体層と、 前記第１および第２の導体層上に形成されたホウ素を含
有しない酸化シリコン膜とを有する半導体集積回路装置
であって、 前記第１の導体層は、前記四角形の主面の周辺部に沿っ
て連続的に配置されており、前記第１の領域において、
前記第１の導体層の外側には、前記ホウ素を含有する酸
化シリコン膜と、前記ホウ素を含有しない酸化シリコン
膜との界面を貫通する溝が形成されていることを特徴と
する半導体集積回路装置。 - 【請求項１０】 請求項９記載の半導体集積回路装置で
あって、前記ホウ素を含有する酸化シリコン膜中のホウ
素濃度が１０モル％以上であることを特徴とする半導体
集積回路装置。 - 【請求項１１】 請求項９記載の半導体集積回路装置で
あって、前記ホウ素を含有する酸化シリコン膜中のホウ
素濃度が１３モル％程度であることを特徴とする半導体
集積回路装置。 - 【請求項１２】 半導体基板の主面上に第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜上に第１の配線層を形成する工程と、 前記第１の配線層上にホウ素を含有する酸化シリコン膜
からなる第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第２の配線層を形成する工程と、 前記第２の配線層上にホウ素を含有しない酸化シリコン
膜からなる第３の絶縁膜を形成する工程と、 前記第３の絶縁膜に前記第２の配線層を露出する接続孔
を開孔すると共に、前記半導体基板の主面の周辺部に前
記第３の絶縁膜から前記第３の絶縁膜と前記第２の絶縁
膜との界面に達する溝を開孔する工程とを含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
の製造方法であって、前記溝を前記半導体基板の周辺部
に沿って連続的に開孔することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (3)
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