TW293152B - Semiconductor integrated circuit device and fabricating method thereof - Google Patents

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293152 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（1 ) 〔產業上之利用領域〕 本發明，係有關半導體稹體電路裝置及其製造技術， 特別係，關於適用在層間絕緣膜的一部份使用B P S G (Boro-Phospho-Silicate Glass)膜有效之技術。 〔習知技藝〕· 隨著L S I的微細化，高集體化，半導體元件上之配 線段差不斷地在增大。例如，近年的大容量D RAM ( Dynamic Ramdom Access Memory動態隨機接達記憶器）之 情況，爲了補償隨記憶格的微細化之資訊儲存用容量元件 的儲存電荷量（（s )之減少，而採用在記憶格選擇用 Μ I S F ET上部配置資訊儲存用電容元件的堆叠電容器 構造，故在記憶器陣列和外圍電路之間會產生略相當於資 訊儲存用電容元件的高度份之段差。同時，在記憶器陣列 的領域內，及外圍電路之領域內也會發生段差。如果在如 此的段差上形成配線時，會在照相製版時產生曝光焦點之 偏移，式在段差部産生蝕刻剩餘，所以不能精確地形成配 線，而會發生短路或斷線等不良。 爲了解決如此之問題，將不能缺少使下層配線和上層 配線絕緣的層間絕緣膜平坦化之技術。關於層間絕緣膜的 平坦化，已開發有使用回流性高之B P S G膜或旋塗玻璃 (Spin on Glass)膜的方法，同時進行成膜和濺散蝕刻 之偏移ECR電漿CVD法，化學性機械硏磨法（ Chemical Mechanical Polishing)等各種方法。 (請先閱讀背面之注意事項再填寫本頁) 袈. 訂

I 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 293152 A7 B7 五、發明説明（2) 例如在特開平7 - 1 2 2 6 5 4號公報所述的 DRAM，係在BPSG膜組合根據BPSG膜之回流的 平坦化和根據旋塗玻璃膜之平坦化而設法減低段差。 BPSG膜，係由分別各包含硼（B)及磷（P)數克分 子％的氧化矽而成，以CVD法進行成膜後，以根據退火 之回流將其表面平坦化。要使用旋塗玻璃膜時，首先以電 漿CVD法把氧化矽膜堆積，在其上以旋轉塗佈法將旋塗 玻璃膜被著。然後，把該旋塗玻璃膜烘焙而將膜精緻化後 ，以倒侵蝕（etching-back)將其表面平坦化，並且在其 上以電漿C V D法堆積氧化矽膜成爲平坦的層間絕綠膜。 〔發明所要解決之課題〕 在LSI的製造程序，係將形成LSI之半導髏晶片 切割成半導體晶片，進行把此等各一個安裝在導框架（裝 顆粒），線接合後，以樹脂密封。 因爲上述半導體晶片的切割，係使用鑽在刀片等機械 性地進行，所以有時會在半導體晶片之側壁發生微細的裂 縫，水份或異物會由此侵入至晶片內部而引起配線腐蝕。 爲了將此防止，通常，係在半導體晶片的外圍部設置護環 (guard ring)。護環，係在沿半導體晶片之外圍部形成 的溝內部埋入電路之配線材料（鋁合金或鎢等）者，以該 配線材料遮斷水份或異物從晶片側壁侵入晶片內部。 可是，在層間絕緣膜的一部份使用前述B P S G膜時 ，當膜中之硼（B )澳度成爲某値以上時，在晶片端部發 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3) 生的裂縫將會貫通謨環而達到晶片內部，結果，已根據本 發明人之檢討而明瞭水份等將經由該裂縫侵入至晶片內部 而會引起配線腐蝕。本發明之檢討之B P S G膜中的硼澳 度和在晶片端部發生之裂縫的關係，爲大約如下。 圇1 2，係顯示調査在形成配線之基板上以CVD法 堆積BPSG膜，進行回流時的，BPSG膜中硼澳度（ 平位：克分子％)和配線側壁部之回流角（Θ )的關係之 圚表。配線的膜厚爲〇 · 6 pm，回流條件爲8 5 0 °C， 2 0分鐘。同時，因爲BPSG膜中之磷濃度，比硼澳度 對回流角的影響小，所以固定爲6克分子％。如圚所示， 隨BPSG膜中之硼澳度增加而回流角（$ )變大，膜的 平坦性會提高。 因此，隨著L S I的微細化，高積體化而配線段差變 大時，爲了確保B P S G膜之平坦性，將要求增加膜中的 硼澳度。同時，爲了使LSI微細化，高稹體化，需要使 MISFET之源，汲領域等的接合線接合化，但是爲了 實現淺接合則B P S G膜之退火也必須在低溫進行。但是 ，降低退火溫度時膜的回流性會降低，所以爲了在低溫確 保回流性，也將要求更提高膜中之硼濃度。 具體上，以0 . 8 //m的設計定則製造之4百萬數元 〔M b i t〕DRAM，係例如將硼澳度爲7〜8克分 子％的6卩3〇膜以約9 5 0°(：之溫度退火°以0· 5 jum前後的設計定則製造之1 6百萬數元DRAM需要確 保和其同等以上之回流性，考慮電晶體的提高性能時，將 本紙張尺度適用中國國家標率（CNS ) Α4規格（2丨〇 X 297公釐）-6 - (請先閲讀背面之注意Ϋ項再填寫本頁) 裝'

、1T 經濟部中央標準局員工消費合作杜印製 293152 A7 B7 五、發明説明（4) 要求以約8 5 0。(：之溫度退火。爲此，必須使用棚濃度爲 10克分子％程度以上的BPSG膜，並且考慮硼濃度之 參差時，以使用包含13支分子％程度的硼之BPSG膜 爲理想。 可提，已判明提高B P S G膜中的硼濃度時，將會產 生如下之問題。圖1 3，係顯示調査BPSG膜中的硼濃 度（單位：克分子％)和在晶片端部，根據發生裂縫之配 線不良率的關係之圖表。如圇所示，當BPSG膜中的硼 澳度超過約1 5克分子％時，不良率會急速地變高。 其原因之一，可能係B P S G膜中之硼澳度變高時， 膜的吸濕性將會變高，以B P S G膜之表面吸濕的狀態， 在BPSG膜上形成絕緣膜時，BPSG膜和上層之絕緣 膜（以電漿CVD法堆積的氧化矽膜等）之接著性會降低 ，在切割時晶片端部發生的微小裂縫，將在封裝之高溫多 濕試驗（例如，在8 5 °C，8 5%的環境之放置試驗）時 等將沿著此等膜的界面向晶片內部成長之故。 同時，覆蓋半導體晶片表面的鈍化膜之材料，係爲了 保護晶片內部將使用以電漿C V D形成的如氧化矽膜之精 緻而硬質的絕綠膜，可能因爲以如此之材料構成的鈍化膜 ，膜之剛性大，故對其下層的層間絕緣膜會有大應力，而 將加速上述之裂縫成長。 亦即，BPSG膜的硼澳度高至約1 5克分子％，以 BPSG膜之表面露出的狀態，進行對BPSG膜形成貫 通孔，或其上之配線層的形成圖型時，B P S G膜之表面 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 、-·β 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5) 會吸濕，而在吸濕的B p s G膜上形成絕緣膜時，兩者間 之接著性會降低，在晶片端部發生的微小裂縫，將會沿著 B P S G膜和其上之絕緣膜界面而成長。然後，可能將根 據從剛性大的鈍化膜之應力使裂縫的成長更加速，切斷護 環而達至晶片內部之結果，使護環失去防水機能而至腐蝕 配線。 如前所述，以〇 . 5 ^ m前後的設計定則製造的1 6 百萬數元DRAM時，將要求使用包含13克分子％程度 之硼的BPSG膜。因此，依BPSG膜的成膜條件，有 時膜中之硼濃度會增加至膜的接著性會降低之澳度（約 15克分子％)，而會發生前述裂縫所引起的配線腐蝕。 由以上之情況，在根據〇 . 5 " m及更微細的設計定 則製造之元件，在層間絕緣膜材料的一部份使用包含高澳 度之硼的B P S G膜時，爲了防止前述裂縫引起之配線腐 蝕的對策將不可缺少。 本發明之目的，係在使用包含高澳度硼之B P S G膜 根據熱處理（回流）而形成平坦的層間絕緣膜之裝置，提 供能夠有效防止發生在B P S G膜和其上的絕緣膜之界面 的裂縫會到達晶片內部之技術者。 本發明之其他目的，係在提供能夠不增加元件之製造 工程而達成上述目的之技術者。 本發明的前述及其他目的和新特徵，將從本說明害之 記述及附圖而能明瞭。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-8 - (請先閲讀背面之注意事項再填寫本頁) 袈· 訂 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（6 ) 〔爲了解決課題的方法〕 在本申請專利範圍所揭示之發明中，將代表性者的概 要簡單說明時，係如下。 (1 )本發明之半導體積體電路裝置，係把堆稹在半 導體晶片上的層間絕緣膜之一部份，以4有硼的氧化矽膜 構成，沿前述半導體晶片之外圍部設置比前述含有硼的氧 化矽膜和堆稹在其上層或下層之層間絕緣膜的界面深之縫 隙者。 (2 )本發明的半導體稹體電路裝置，係將前述縫隙 設在護環之外側者。 (3 )本發明的半導體稹體電路裝置，係具有在記憶 格選擇用Μ I S F ET之上部配置資訊儲存用電容元件的 堆叠構造之記憶格的D RAM，前述含有硼之氧化矽膜， 係構成前述記憶格的上層之層間絕緣膜的一部份。 (4 )本發明之半導體積體電路裝置之製造方法，係 利用前述形成護環用的蝕刻工程，和把前述覆蓋半導體晶 片之表面的鈍化膜開孔而形成垫用之蝕刻工程而形成前述 縫隙者。 (5 ) —種半導體積體電路裝匱，主要係，在具有4 方形的主面之外圍部的第1領域，和形成在第1領域，具 有源極領域，汲極領域及閘電極的多數之MI SFET， 和形成在第1及第2領域，在第1領域露出多數的 MISFET之源極領域或汲極領域的第1連接孔，和在 第2領域將露出形成在半導體基板的主面之半導體領域的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 ^93152 A7 ___B7 五、發明説明（7 ) 第2連接孔之含有硼的氧化矽膜，和在第1領域，形成在 第1連接孔內及會有硼之氧化矽膜上的第1導體層，和在 第2領域，形成在第2連接孔內及前述會有硼之氧化矽膜 上的第2導體層和形成在第1及第2配線上之未會有硼的 氧化矽膜之半導體積體電路裝置，其特徴爲，第2配線係 沿著4方形的主面之外圍部速位地配置，在第2領域，在 第2配線的外側，形成有貫通會有硼之氧化矽膜和未含有 硼的氧化矽膜之界面的溝者。 (6 ) —種半導體積體電路裝S之製造方法，其特徵 爲，具有在有主面的半導體基板上形成第1絕綠膜之工程 ，和在第1絕緣膜上形成第1配線層的工程，和在第1配 線層上形成由含有硼之氧化矽膜而成的第2絕緣膜之工程 ，和在第2絕緣膜上形成第2配線層的工程，和在第2配 線層上形成由未含有硼之氧化矽膜而成的第3絕緣膜之工 程，和在第3絕緣膜開口如使第2配線層露出的連接孔， 同時在半導體基板之主面的外圍部份開口從第3絕綠膜到 達第3絕綠膜和第2絕緣膜之界面的溝之工程者。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 〔作用〕 根據上述方法時，因爲在含有硼的氧化矽膜和其他層 間絕緣膜之界面的裂縫能夠以縫隙阻止其沿著該界面向晶 片內部進行，所以能夠確實防止根據經由該裂縫從外部侵 入之水份的配線腐蝕。 根據上述方法時，根據利用爲了形成護環用之蝕刻工 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ _ 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（8) 程，和將覆羞半導體晶片的表面之鈍化膜爲了形成墊用的 蝕刻工程形成縫隙，而能夠不增加製造工程地形成縫隙。 〔實施例〕 以下，根據圖面詳細說明本發明之實施例。同時，在 說明實施例用的全圖中具有相同機能者將附以相同記號， 而省略重複之說明。 圖1 ，爲顯示本發明的一實施例之形成D RAM的半 導體晶片之外觀的平面圖。如圖所示，在單結晶矽而成之 半導體晶片1的主面，沿著X方向（半導體晶片之長邊方 向）及y方向（半導體晶片1的短邊方向）有多數之記憶 器陣列MA配置成矩陣狀。 在沿X方向互相鄰接的記憶器陣列MA之間配置有感 測放大器列S A，在沿y方向互相鄰接的記憶器陣列Μ A 之間配置有字線分路部WS。亦即，各記憶器陣列MA， 係配置在根據向y方向延在的感測放大器列S A和向X方 向延在之字線分路部WS規定周圍的頜域。 在半導體晶片1之主面的中央部，配置有字線驅動電 路，資料線選擇電路等之控制電路，和輸出入電路，接合 埜等（未圖示）。同時，在半導體晶片1的主面之外周部 ，有將電路從水份和污染物質或周圍的電性干擾保護用之 護環G R如包圍上述電路地連績配置。 本實施例的半導體晶片1的特徵，係爲了防止後述之 在B P S G膜和其上的絕緣膜之界面發生的裂縫會達到晶 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐）_】】_ (請先閲讀背面之注意事項再填寫本頁) 袈.

.1T 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（9 ) 片內部，而在半導髋晶片1主面之最外周部’即在上述護 環G R的更外側，設置縫隙s者。該縫隙s ’係如包園護 環G R地連績配置。 以下，把上述記憶器陣列MA之構成，和形成在晶片 外周部的護環G R及縫隙S之構成使用圖2說明。同圖的 左側部份爲記憶器陣列Μ A之截面圖，右側部份爲晶片外 周部的截面圖。 在由P —型之單結晶矽而成的半導體基板1之主面， 形成有〇型井2。在ρ型# 2的非活性領域之主面，形成 有元件分離用的場氧化膜3，而在包含場氧化膜3之下部 的P型# 2內，形成有p型之通道停止器層4。在該p型 #2 ，將會施加爲了防止記憶格的誤動作之所定的基板電 壓（V B B )。 D RAM之記憶格，係形成在以場絕緣膜3包圍周園 的P型# 2之活性領域的主面上。記憶格，係由以η通道 型構成之記憶格選擇用MISFETQt ，和配置在其上 部的資訊儲存用電容元件C構成。 記憶格選擇用MISFETQt ，係以閘氧化膜5 ， 閘電極6及一對η型半導體領域7，7 (源，汲極領域） 構成。閘電極6係和字線WL —體地構成。閘電極6及字 線WL，係以第1層的多結晶矽膜構成。在該多結晶矽膜 ，爲了減低電阻値而導入有η型之雜質（例如ρ)。再者 ，閘電極6 (及字線WL)，也能夠以在多結晶矽膜的上 部把WSix，MoSix，TiSix，TaSix 等 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）_ (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 _B7_______ 五、發明説明（10) 高熔點金屬矽h C物膜層*之聚矽化物膜構成。 在閘電極6的側壁，形成有氧化矽之側壁間隔物8 ° 同時，在閘氰極6的上部形成有氧化矽膜9 °在側壁間隔 物8及氧化矽膜9之上部形成有氧化矽膜1 〇，而在該氧 化矽膜1 0的上部形成有氧化矽膜1 2。 在上述氮化矽膜1 2之上部，形成有資訊儲存用電容 元件C的儲存電極1 1。儲存電極1 1 ，具有第1層（下 層）之翼片1 1 a和形成在其上部的第2層（上層）之翼 片1 1 b。下層的翼片1 1 a係以第2層之多結晶矽膜構 成，上層的翼片11b係以第3層之多結晶矽膜構成。在 構成翼片1 1 a，1 1 b的此等多結晶矽膜，爲了減低其 電阻値而導入有η型之雜質（例如P)。 資訊儲存用電容元件C的儲存電極11 ，係經由氧化 矽膜1 2 ，氧化矽膜1 〇及在氧化矽膜（以和閘氧化膜5 同一工瑄形成之半導體領域7上的氧化矽膜）開孔之連接 孔1 3，連接在記憶格選擇用MI SFETQt的一方之 半導體領域7。 在儲存電極11的上部，挾著電介質膜14形成有資 訊儲存用電容元件（之屛板電極1 5。電介質膜1 4，係 以將氮化矽膜和氧化矽膜層叠的絕緣膜構成。屛板電極 1 5，係以第4層之多結晶矽膜構成。在該多結晶砂膜， 爲了減低其電阻値而導入有η型的雜質（例如p)。 在記憶格之資訊儲存用電容元件C的上層，_著： BPSG膜1 7及氧化膜1 7 >形成有資料線dl。同時 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）_ 13 . ~~~ - (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（11) ，在晶片外周部之BPSG膜17上，形成有將構成護環 GR的一部份之配線1 8。BPSG膜1 7，將把資訊儲 存用電容元件C和其上層的資料線d L電性分離，同時爲 了緩和因在記憶格選擇用Μ I S F ETQ t之上部配置資 訊儲存用電容元件C而產生的記憶器陣列MA內之段差， 及外園電路內的段差而設置。在該BPSG膜1 7，爲了 提高其回流性而含有約13克分子％之硼。 資料線DL及配線1 8 ，係由在多結晶矽膜上層叠矽 化鎢（W S i X )膜的聚矽化物膜構成。資料線DL， 係經由在BPSG膜1 7開孔之連接孔1 9 ，和記憶格選 擇用Μ I SFET的一方之半導體領域7電性地連接。同 時，配線1 8，係經由形成在BPSG膜1 7的連接孔， 連接在半導體基板表面形成之η型半導體領域7。 在資料線DL的上層，隔著氧化膜2 0 >和BPSG 膜2 0形成有y選擇線y s。同時，在晶片外周部之 BPSG膜2 c上，形成有構成護環GR的一部份之配線 2 1 cBPSG膜2 0 ，將把資料線DL和其上層的y選 擇線y sM性地分開，同時，爲了緩和由於在資訊儲存用 電容元件C的上層配置資料線D L而產生之記憶格陣列 MA內的段差，及外圍電路內之段差而設置。在該 BPSG膜2 0，和前述BPSG膜1 7 —樣，爲了提高 其回流性而含有約13克分子％的硼。 y選擇線y s及配線2 1 ，係以鎢（w)膜構成。配 線2 1 ，係經由在BPSG膜2 0開孔的連接孔2 2和下 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ I# (請先聞讀背面之注意事項再填寫本頁)

、1T A7 293152 五、發明説明（i2) 請 先 閱 讀 背 之 注 意 事 項 再 填 ί策 頁 層之配線18連接。該鎢（w)膜，在未圖示的外圍電路 領域將做爲具有所定圚型之配線層使用。B P S G膜2 0 的表面，因爲在連接孔2 2形成工程和鎢（w)膜之形成 圖型工程，將曝露在水份所以會吸濕。在如此的表面吸濕 之BPSG膜2 0上形成後述的絕緣膜2 3時，其境界之 接著性將變成非常小。 訂 經濟部中央標準局員工消費合作社印裝 在y選擇線y s的上層，隔著層間絕緣膜2 3形成有 分路用字線SWL。同時，在晶片外周部之層間絕緣膜 2 3上，形成有構成護環GR的一部份之配線2 4。層間 絕緣膜2 3，係由將氧化矽膜，旋塗玻璃膜及氧化矽膜層 叠的3層之絕綠膜構成。分路用字線SWL及配線2 4， 係由把鈦鎢（T i W)膜，Aj膜及T i W膜層*的3層 之導m膜構成。配線2 4 ，係經由在層間絕緣膜2 3開孔 的連接孔2 5和下層的配線2 1連接。亦即，設在半導體 晶片1之外周部的護環GR，係以經由在BPSG膜1 7 開孔之連接孔1 9 >膜2 0開孔的連接孔 2 2及在層間絕緣膜2 3開孔之連接孔2 5互相連接的3 層之配線1 8，2 1 ，2 4構成，以此等配線1 8，2 1 ，2 4遮蔽從半導體晶片1的側壁侵入之水份等異物侵入 至晶片內部。 在分路用字線SWL及配線2 4的上層，形成有保護 半導體晶片1之表面的鈍化膜2 6。鈍化膜2 6，係由將 氧化矽膜2 6 a及以電漿CVD形成之氧化矽膜2 6 b屉 ®的2層之絕緣膜構成。 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）_ π 經濟部中央標準局員工消費合作社印裝 A7 __B7 五、發明説明（13) 在半導體晶片1的最外周部，形成有從鈍化膜2 6之 表面達到BPSG膜2 0 ，1 7的深縫隙S。該縫隙S之 底部，雖然至少需要到達比層間絕緣膜2 3和其下厝的 BPSG膜2 0之界面深的位置，但是，更貫穿BPSG 膜17和其下層之絕緣膜而到達半導體基板1的表面也可 以〇 亦即，縫隙S，需要貫通含有高濃度的硼之BPSG 膜和其上的絕緣膜之界面。 如此地，本實施例的DRAM，係在沿半導體晶片1 之主面的外周部形成之護環G R的更外側，形成其底部至 少達到比層間絕緣膜2 3和其下層之BPSG膜2 0的界 面更深位e之縫隙s。 根據此構成，即使發生在包含高濃度的硼之B P S G 膜2 0和層間絕緣膜2 3的界面之裂縫沿著該界面向晶片 內部成長時，其進行也將根據縫隙S而會停止，所以護環 G R將不會根據該裂縫切斷。因此，經由該裂縫從外部侵 入的水份和污染物質將會由護環G R阻止，不會再侵入晶 片內部，所以將會確資防止由該裂縫引起之配線腐蝕。 第3圖，係顯示具有上述縫隙的2個半導體晶片1 ， 和位於其間之刺片領域31。 各半導體晶片1 ，具有4個記憶塊MM，該記憶塊 MM係如圚1所示，具有配置成行列狀的多數之記憶器陣 列MA和感測放大器列SA及字線分路列WS。4個記憶 塊MM。係由護環G R及位於其外側的縫隙S包圍。 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐）_ _ (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 B7 ______ 五、發明説明（14) 在鄰接之半導體晶片1間，設有劃片領域31°根據 本申請專利的半導體晶片1時，具有能在該劃領域引配置 以鎢層形成之靶標圖型3 0 (w)的特徵。 根據配置以鎢層形成之靶檩圖型30 (w)，能夠將 比鎢層以後的工程之罩，在以鎢層形成的靶標圇型30 ( w )對位。 因爲鎢層非常硬，所以具有在劃片時踫到纘在刀片將 容易出缺口之性質，水份將會從其缺口部份侵入半導體晶 片1內部，所以通常係配置在從劃片領域離開的位置。 根據本申請專利之發明時，即使有裂縫從配置在劃片 領域的鎢層部份進入，也將因爲有縫隙S，所以裂縫不會 向內部延伸。 因此，能夠在劃片領域配置以鎢層形成的靶標圖型， 而增加每1張晶片之半導體晶片1的取得數。 以下，使用圚4〜圖11說明形成上述縫隙S的方法 之一實施例。 首先，在半導體基板1上形成將構成D RAM的記憶 格之記憶格選擇用Μ I S F ETQ t及資訊儲存用電容元 件C後，如圖4所示，在資訊儲存用電容元件C的屛板髦 極15之上層以CVD法堆稹會有約13克分子％的硼之 BPSG膜1 7 °BPSG膜1 7的膜厚爲約5 0 Omm 。接著，進行5 0°C，約2 0分鐘之退火把BPSG膜 1 7回流。因爲BPSG膜1 7 ，會有高澳度的硼而回流 性良好，所以能夠有效地緩和根據在記憶格選擇用 本紙張尺度適用中國國家標準（匚奶〉八4規格（210'乂297公釐）_17_ (請先閲讀背面之注意事項再填寫本頁) 袈_ 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（15) Μ I S F ETQ t上部配®賫訊儲存用霉容元件C而產生 的記憶器陣列MA內之段差及外園電路內的段差。其後， 形成氧化膜1 7 >。 接著，如圖5所示，把BPSG膜17蝕刻，形成達 到記憶格選擇用MISFET的一方之半導體領域7的連 接孔1 9，及到達形成在謨環領域之半導體領域7的連接 孔1 9 >後，把在BPSG膜1 7上以CVD法堆積之聚 矽化物形成圖型而形成資料線DL及配線1 8。 然後，如圖6所示，在資料線DL及配線18的上層 以CVD法堆稹氧化膜2 0 ^及含有約1 3克分子％的硼 之BPSG膜2 0 °BPSG膜2 0的膜原爲約4 0 0 nm。接著，進行8 5 0 °C，約2 0分鐘之退火把 BPSG膜2 0回流。由於BPSG膜2 0 ，係含有髙澳 度的硼而回流性良好，故能有效地後和根據在資訊儲存用 電容元件C之上層配置資料線D L而產生的記憶格陣列 MA內之段差及外圍電路內的段差。 然後，如圇7所示，把BPSG膜2 0蝕刻而形成到 配線1 8之連接孔2 2後，將在BPSG膜2 0的上層以 濺散法和C V D法堆稹之2層w膜圖型化而形成y選擇線 y s及配線2 1。此時，BPSG膜2 0的表面，由於經 過連接孔2 2之形成工程及y選擇線y s以及配線2 1的 形成工程，所以將會吸濕。 接著’如圖8所不，在y選擇線y s及配線2 1的上 層依次堆稹氧化矽膜，旋塗玻璃膜及氧化矽膜而形成層間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2__97公釐_) _ π _ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 293152 A7 B7 五、發明説明（16) 絕緣膜2 3後，把該層間絕緣膜2 3蝕刻而同時形成達到 配線2 1的連接孔2 5和縫隙S a °氧化矽膜將以電漿 CVD法堆積，而旋塗玻璃膜將以旋轉塗佈法堆積。同時 ，縫隙S a之直徑將做爲2 程度。 然後，如圖9所示，把在層間絕緣膜2 3的上層以濺 散法堆稹之3層導電膜（T i w膜，Aj?膜及T ί w膜） 圖型化，根據形成分路用字線SWL及配線2 4、而完成 謨環G R。 接著，如圖10所示，在分路用字線SWL及配線 2 4的上厝把構成鈍化膜2 6之一部份的氧化矽膜2 6 a 以電漿CVD法堆積。接著，把未圖示的領域之氫化矽膜 2 6 a蝕刻而使分路用字線SWL和同層的配線（外圍電 路之配線）的一部份露出，而形成深針檢査用之墊。此時 ，同時進行爲了去除埋在縫隙S a內部的氧化矽膜2 6 a 用之蝕刻，形成新的縫隙S b。因爲縫隙S b，將形成在 和縫隙S a相同位置，所以考慮光罩（photo-mask)之對 位偏差而形成比縫隙Sa大徑（約4#m)。然後，將探 針放在探針檢査用的墊進行電路之特性試驗後，在氧化矽 膜2 6 a上再度堆積氧化矽膜2 6 a，把探針檢査用之墊 被覆。 接著，如圖1 1所示，在氧化矽膜2 6 a的上部將構 成鈍化膜2 6之一部份的氧化矽膜2 6 b以電漿CVD法 堆稹後，把未圖示的領域之氧化矽膜2 6 b及其下層的氧 化矽膜2 6 a蝕刻而形成線連接用之接線墊。此時，根據 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ ^ . " (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（17) 同時進行去除埋入在縫隙Sb內部的氧化矽膜2 6 a及氧 化矽膜2 6 b，而完成縫隙S。由於縫隙S，將形成在和 縫隙S b相同之位S，所以考慮光罩的對位偏差，以比縫 隙Sb大之徑（約6 vm)形成。 如以上所述，在上述的方法，因係在形成護環G R之 一部份用的蝕刻工程形成縫隙S a，在形成探針檢査用墊 之蝕刻工程形成縫隙S b，在形成接合墊之蝕刻工程形成 縫隙S，所以能夠不增加DRAM的製造工程而形成縫隙 S 〇 以上，雖係根據實施例具體地說明本發明人創作的發 明，但是本發明並不限定於前述實施例，當然能在不超出 其要旨之範園進行各種變更。 雖然在前述實施例，係說明適用在資訊儲存用電容元 件的上部配置資料線的D R AM之情況，但是並不限於此 ，也能適用在資料線的上部配置資訊儲存用電容元件之 D R A Μ 〇 再者，本發明並非只適用在dram，而能夠適用在 把含有髙漉度硼的B P S G膜使用在層間絕緣膜之一部份 的所有之裝置。 〔發明之效果〕 將根據本申請專利範圍所揭示的發明中，由代表性者 能得到之效果簡單地說明時，係如下述。 (1 )根據本發明時，發生在包含高濃度的硼之氧化 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 20 (請先閲讀背面之注意事項再填寫本頁) 裝· -訂 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（18) 矽膜和其他層間絕緣膜的界面之裂縫沿著該界面向晶片內 訂成長時，也會根據縫隙停止其進行，故能確實防止該裂 縫引起的配線腐蝕。 (2 )根據本發明時，由於利用形成護環用的蝕刻工 程，和將覆盖半導體晶片表面之鈍化膜開孔而形成墊用的 蝕刻工程形成縫隙，故能不增加製造工程而形成縫隙。 圖面之簡單說明 〔圖1〕 爲顯示形成本發明的一實施例之D R AM的半導體晶 片之外觀的平面圖。 〔圖2〕 爲顯示本發明之一實施例的D R AM之半導體晶片的 主要部份截面圖。 〔圖3〕 爲顯示形成本發明之一實施例的D RAM之半導體晶 片和劃片領域的平面圖。 〔圖4〕 爲顯示本發明之一實施例的D R AM之製造方法的半 導體晶片之主要部份截面圖。 〔圖5 ) 爲顯示本發明的一實施例之D R AM的製造方法之半 導體基板的主要部份截面圖。 〔圚6〕 本紙張尺度通用中國國家標準（CNS)A4規格（2ΐ〇χ297公釐）-21 - (請先閱讀背面之注意事項再填寫本頁) 袈· 經濟部中央標準局員工消費合作社印製 A7 _B7_______ 五、發明说明（19) 爲顯示本發明的一實施例之D R AM的製造方法之半 導體基板的主要部份截面圖。 〔圖7〕 爲顯示本發明的一實施例之D R AM的製造方法之半 導髗基板的主要部份截面圖。 〔圖8〕 爲顯示本發明的一實施例之D R AM的製造方法之半 導體基板的主要部份截面圖。 〔圖9〕 爲顯示本發明的—實施例之D R AM的製造方法之半 導體基板的主要部份截面圓° 〔圖 1 0〕 爲顯示本發明的—實施例之D R AM的製造方法之半 導體基板的主要部份截面圖。 〔圖 1 1〕 爲顯示本發明的一實施例之D R AM的製造方法之半 導髄基板的主要部份截面圖° 〔圇 1 2〕 爲顯示B P S G膜中的硼澳度和配線側壁部之回流角 (Θ )的關係之圓表。 〔圚 1 3〕 爲顯示B P S G膜中的硼澳度和根據在晶片端部之裂 縫發生的配線不良率之關係的圖表。 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）-22 - (請先閱讀背面之注意事項再填寫本頁) 订 1 經濟部中央標準局員工消費合作杜印裂 293152 A7 B7五、發明説明（20) 〔記號之說明〕 1 半導體基板（晶片） 2 p型# 3 場氧化膜 4 通道停止器層 5 閘氧化膜 6 閘電極 7 半導體領域（源，汲極領域） 8 側壁間隔物 9 氧化矽膜 1 0氧化矽膜 1 1儲存電極 11a 翼片 lib 翼片 12 氧化矽膜 1 3 連接孔 14 電介質膜 15 屛板電極 17 B P S G 膜 18 配線 19 連接孔 2 0 B P S G 膜 2 1 配線 2 2 連接孔 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）-23 - (請先閱讀背面之注意事項再填寫本頁) 袈. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（21) 2 3 屉 間 絕 綠 膜 2 4 配 線 2 5 連 接 孔 2 6 鈍 化 膜 2 6 a 氧 化 矽 膜 2 6 b 氧 化矽 膜 C 資 訊 儲 存 用 電 容元 件 D L 資 料 線 G L 導 環 Μ A 記 憶 器 陣 列 Q t 記 憶 格 選 擇 用 Μ I S F Ε Τ S 縫 隙 S A 感 測 放 大 器 S W L 分 路 用 字 線 W L 字 線 W S 字 分 路 部 y S y 選 擇 線 0 (請先閱讀背面之注意事項再填寫本頁) 裝 訂 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐）-24 -

Claims (1)

1. 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 __ D8 六、申請專利範圍 1 —種半導體稹體電路裝置，主要係，把堆稹在半 導雔晶片上的層間絕緣膜之一部份，以含有硼的氧化矽膜 構成之半導體稹體篦路裝置，其特徵爲，沿前述半導體晶 片之外園部設e比前述含有硼的氧化矽膜和堆稹在其上層 之層間絕緣膜的界面深之縫隙者。 2. 如申請專利範圍第1項所述之半導體稹體電路裝 置，其中，在前述半導體晶片的外圍部，設有爲了遮斷從 前述半導體晶片之側壁侵入的水份用之護環，而前述縫隙 係設在前述護環的外側者。 3. 如申請專利範圍第1項所述之半導體積體電路裝 置，其中，覆蓋前述半導體晶片的表面之鈍化膜的至少一 部份係由氧化矽膜而成者。. 4. 如申請專利範圍第1項所述之半導體積體電路裝 置，其中，前述氧化矽膜中的硼濃度爲10克分子％以上 者。 5. 如申請專利範圍第4項所述之半導體稹體電路裝 置，其中，前述氧化矽膜中的硼濃度爲約1 3克分子％者 0 6. 如申請專利範圍第1項所述之半導體積體電路裝 e，其中，前述半導體積體電路裝置，係具有在記憶格選 擇用Μ I S F ET的上部配置資訊儲存用電容元件之堆叠 構造的記憶格的DRAM，而前述含有硼之氧化矽膜，係 構成前述記憶格的上層之層間絕緣膜的一部份者。 7. 如申請專利範圍第6項所述之半導體稹儺電路裝 ΙΊ1---.-----^，4------訂------、 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公嫠） 25 經濟部中央標準局員工消費合作社印製 293152 as C8 D8 々、申請專利範圍 置，其中，在前述含有硼的氧化矽膜之上層，將堆稹未含 有硼的氧化矽膜，而在前述未含有硼之氧化矽膜上，至少 有一部份係堆積有由氧化矽膜而成的鈍化膜者。 8 .—種半導體積體電路裝置，主要係，在具有： 4方形主面的外圍部之第1頜域，和有前述第1領域 的內側之第2領域的半導體基板， 和形成在前述第1領域，具有源極領域，汲極領域及 閘電極之多數的MISFET， 和形成在前述第1及第2領域，在前述第1領域具有 露出前述多數的Μ I S F ET之源極領域或汲極領域的第 1連接孔，和在前述第2領域具有露出形成在半導體基板 主面之半導體領域的第2連接孔之含有硼的氧化矽膜， 和在前述第1領域，形成在前述第1連接孔內及前述 含有硼的氧化矽膜上之第1導體層， 和在前述第2領域，形成在前述第2連接孔內及前述 含有硼的氧化矽膜上之第2導體層， 和具有形成在前述第1及第2配線上的未含有硼之氧 化矽層的半導體稹體電路裝置， 其特徵爲，前述第2配線，係沿著前述4方形的主面 之外圍部連續地配置，在前述第2領域，前述第2配線的 外側，係形成有貫通前述含有硼之氧化矽膜和前述未含有 硼的氧化矽膜之界面的溝者。 9 . 一種半導體積體電路裝置之製造方法1 2其特徴爲 ，具有： (請先閲讀背面之注意事項再填寫本頁) ，今 1 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ~ 2 26 ' A8 B8 C8 D8 293152 六、申請專利範圍 在有主面的半導體基板上形成第1絕緣膜之工程， 和在前述第1絕緣膜上形成第1配線層的工程， 和在第1配線層上形成由含有硼之氧化矽膜而成的第 2絕緣膜之工程， 和在前述第2絕緣膜上形成第2配線層的工程， 和在前述第2配線層上形成由未含有硼之氧化矽膜而 成的第3絕緣膜之工程， 和在前述第3絕緣膜開口如露出前述第2配線層的連 接孔，同時在前述半導體基板之主面的外圍部份開口從前 述第3絕緣膜到達前述第3絕緣膜和前述第2絕緣膜之界 面的溝之工程者。 1 0 .如申請專利範圍第9項所述的半導體稹髓電路 裝置之製造方法，其中， 前述溝係在前述半導體晶片的周圍連績地形成者。 (請先閲讀背面之注意事項再填寫本頁) 象- 訂 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公瘦）-27 -