JP3144579B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP3144579B2
JP3144579B2 JP31793591A JP31793591A JP3144579B2 JP 3144579 B2 JP3144579 B2 JP 3144579B2 JP 31793591 A JP31793591 A JP 31793591A JP 31793591 A JP31793591 A JP 31793591A JP 3144579 B2 JP3144579 B2 JP 3144579B2
Authority
JP
Japan
Prior art keywords
film
insulating film
region
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31793591A
Other languages
English (en)
Other versions
JPH05152546A (ja
Inventor
哲夫 内山
和徳 小野沢
聡 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP31793591A priority Critical patent/JP3144579B2/ja
Publication of JPH05152546A publication Critical patent/JPH05152546A/ja
Application granted granted Critical
Publication of JP3144579B2 publication Critical patent/JP3144579B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、表面保護膜を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【0002】
【従来の技術】樹脂封止型パッケージを採用する半導体
集積回路装置においては、半導体ペレットの表面保護膜
として窒化珪素膜が設けられている。この窒化珪素膜
は、例えば、プラズマCVD法で形成される。表面保護
膜として窒化珪素膜を設けることにより、樹脂封止部か
らの水分の侵入を低減できる。
【0003】前記窒化珪素膜と、最上層の内部配線との
間には、例えば、PSG(hosphoilicate las
s)膜が設けられている。前記内部配線は、例えば、ア
ルミニウム膜で構成されている。前記PSG膜の膜厚
は、前記内部配線よりも薄く構成されている。
【0004】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【0005】半導体集積回路装置の高集積化を図るため
には、前記内部配線間の間隔を狭くする必要がある。ま
た、高集積化及び動作速度の高速化を図るには、内部配
線の幅を細くし高集積化を図ると共に、その膜厚を厚く
して電流密度を所定値以下にし高速化を図る必要があ
る。この結果、内部配線の縦横比(アスペクト比)が大
きくなる。この場合、前記内部配線間の間隔が狭い領域
において、内部配線間の領域の縦横比(アスペクト比)
が大きくなり、この領域でPSG膜の被覆率が低下す
る。このため、このPSG膜の上層に形成される窒化珪
素膜も同様に被覆率が低下し、内部配線間の領域に窒化
珪素膜が埋め込まれてしまう。窒化珪素膜の誘電率は、
酸化珪素膜等の絶縁膜と比べて約2倍程度と大きいの
で、内部配線間の領域に窒化珪素膜が埋め込まれている
場合には、内部配線間のカップリング容量が大きくな
る。この結果、内部配線での信号伝送遅延が大きくな
り、半導体集積回路装置の動作速度が低下するという問
題がある。また、動作速度が低下した場合、半導体集積
回路装置の動作特性試験での不良率が大きくなり、半導
体集積回路装置の歩留りが低下するという問題がある。
【0006】そこで、本発明者らは、前記PSG膜の膜
厚を前記内部配線の膜厚よりも厚くし、前記内部配線間
の領域に窒化珪素が埋め込まれないようにした。この構
成によれば、内部配線間の領域に窒化珪素膜が埋め込ま
れていないので、内部配線間のカップリング容量による
動作速度の低下を防止できる。しかし、PSG膜は、膜
の機械的強度が弱いため、PSG膜にクラック(亀裂)
が発生し、半導体集積回路装置の信頼性が低下するとい
う問題があった。
【0007】そこで、本発明者らは、PSG膜に換え
て、窒化珪素膜の下層にプラズマCVD法で形成された
TEOS(etra thoxyl rtho ilane)膜を
設け、このTEOS膜の膜厚を内部配線の膜厚より厚く
することにより、内部配線間の領域に窒化珪素膜が埋め
込まれないようにした。しかし、TEOS膜中の未結合
手(ダングリングボンド)の数が少ないため、窒化珪素
膜中の水素等の可動イオンをゲッタリング(捕獲)でき
る割合が小さくなる。このため、半導体ペレットの主面
部に設けられた素子の電気的特性が劣化するという問題
があった。例えばSRAM(tatic ondom cces
s emory)のメモリセルの高抵抗負荷素子を構成する
多結晶珪素膜中に可動イオンが侵入した場合、抵抗値が
変動し、メモリセルの電気的特性が劣化する(待期時の
消費電流が増加する)。また、例えば、MOSのゲート
絶縁膜中に可動イオンがトラップされることにより、M
OSのしきい値電圧が変動する。また、従来のPSG膜
を用いた場合(PSG膜上に窒化珪素膜を設けた構造)
では、クラックが生じるため、その部分から可動イオン
が侵入し、MOSのしきい値電圧が同様に変動する。
【0008】本発明の目的は、半導体集積回路装置にお
いて、信頼性を向上することが可能な技術を提供するこ
とにある。
【0009】本発明の他の目的は、前記半導体集積回路
装置において、電気的特性を向上することが可能な技術
を提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0012】(1)同一層内に相互に電気的に独立した
複数の導体層を有し、該複数の導体層上に、窒化珪素膜
より誘電率が低く、かつ、可動イオンを捕獲する第1の
絶縁膜を設け、該第1の絶縁膜上に窒化珪素膜を設けて
表面保護膜を構成した半導体集積回路装置において、前
記第1の絶縁膜の下層に、該第1の絶縁膜より耐クラッ
ク性が良い第2の絶縁膜を設け、当該第1の絶縁膜び第
2の絶縁膜の積層膜の膜厚を前記導体層の膜厚より厚く
し、前記第1の絶縁膜上に前記窒化珪素膜を設ける。
【0013】(2)多結晶珪素膜で構成されたSRAM
のメモリセルの高抵抗負荷素子またはMISFETを有
する半導体集積回路装置の表面保護膜を、前記手段
(1)の第2の絶縁膜、第1の絶縁膜及び窒化珪素膜の
積層膜で構成する。
【0014】
【作用】前述した手段(1)によれば、前記導体層間の
領域は、この導電膜より膜厚が厚く構成された第1の絶
縁膜及び第2の絶縁膜の積層膜で埋め込まれるので、導
体層間に窒化珪素膜は埋め込まれない。更に、第1の絶
縁膜の下層に、この第1の絶縁膜より耐クラック性が良
い第2の絶縁膜を設けたことにより、第1の絶縁膜に導
体層からかかる応力が低減される。また、導体層間を、
第1の絶縁膜及び第2の絶縁膜の積層膜で埋め込んだこ
とにより、第1の絶縁膜のみで導体層間を埋め込む場合
よりも、第1の絶縁膜の膜厚を薄くできる。これらによ
り、第1の絶縁膜のクラックを低減できるので、半導体
集積回路装置の信頼性を向上できる。
【0015】前述した手段(2)によれば、窒化珪素中
の可動イオンは、前記第2の絶縁膜で捕獲されるので、
可動イオンによるSRAMのメモリセルの高抵抗負荷素
子またはMISFETの特性劣化を低減できる。これに
より、半導体集積回路装置の電気的特性を向上できる。
【0016】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【0017】まず、本実施例の半導体集積回路装置のS
RAMのメモリセルの構成を、図2(等価回路図)を用
いて説明する。
【0018】図2に示すように、前記メモリセルは、フ
リップフロップ回路と2個の転送用MISFETQt1
及びQt2とで構成されている。フリップフロップ回路
は、情報蓄積部を構成する。このメモリセルは、1ビッ
ト(bit)の1情報または0情報を記憶する。
【0019】前記2個の転送用MISFETQt1、Q
t2の夫々は、フリップフロップ回路の一対の入出力端
子に一方の半導体領域が接続されている。前記転送用M
ISFETQt1の他方の半導体領域は、相補性データ
線のうちの第1データ線DL1に接続されている。前記
転送用MISFETQt2の他方の半導体領域は、相補
性データ線のうちの第2データ線DL2に接続されてい
る。これらの転送用MISFETQt1,Qt2のゲー
ト電極は、ワード線WLに接続されている。これら2個
の転送用MISFEETQt1、Qt2の夫々は、nチ
ャネル型で構成されている。
【0020】前記フリップフロップ回路は、2個の駆動
用MISFETQd1、Qd2と、2個の高抵抗負荷素
子R1,R2とで構成されている。前記駆動用MISF
ETQd1、Qd2の夫々は、nチャネル型で構成され
ている。
【0021】前記駆動用MISFETQd1、高抵抗負
荷素子R1の夫々は、直列に接続されている。同様に、
駆動用MISFETQd2、高抵抗負荷素子R2の夫々
は、直列に接続されている。駆動用MISFETQd1
のドレイン領域(入出力端子)は、転送用MISFET
Qt1の一方の半導体領域に接続されるとともに、駆動
用MISFETQd2のゲート電極に接続される。駆動
用MISFETQd2のドレイン領域(入出力端子)
は、転送用MISFETQt2の一方の半導体領域に接
続されるとともに、駆動用MISFETQd1のゲート
電極に接続される。
【0022】駆動用MISFETQd1、Qd2の夫々
のソース領域には、基準電圧Vss(例えば0V)が供給
される。一方、高抵抗負荷素子R1,R2用には、電源
電圧Vcc(例えば5〜5.5V)が供給される。
【0023】次に、前記SRAMのメモリセルアレイ部
及び周辺回路部の具体的な構成を、図1(要部断面図)
を用いて説明する。なお、同図1では、周辺回路部を左
側に、メモリセルアレイ部を右側に示す。
【0024】図1に示すように、前記半導体集積回路装
置は、p-型半導体基板1を主体に構成されている。こ
のp-型半導体基板1は、例えば、単結晶珪素で構成さ
れている。メモリセルアレイ部のp-型半導体基板1の
主面部には、埋込み型のn+型半導体領域2が設けられ
ている。このn+型半導体領域2を設けることにより、
メモリセルアレイ部のn-型ウェル領域6及びp-型ウェ
ル領域7の夫々を、周辺回路部と電気的に絶縁できる。
【0025】前記p-型半導体基板1の主面上には、n-
型エピタキシャル層5が設けられている。このn-型エ
ピタキシャル層5は、例えば、単結晶珪素をエピタキシ
ャル成長させることにより形成される。このn-型エピ
タキシャル層5及び前記p-型半導体基板1の夫々は、
素子が形成される半導体基体100を構成する。
【0026】前記n-型エピタキシャル層5の下部及び
前記p-型半導体基板1の主面部には、埋込み型のn+型
半導体領域3及びp+半導体領域4の夫々が設けられて
いる。前記半導体基体100の主面部において、前記n
+型半導体領域3上の領域には、前記n-型ウェル領域6
が設けられている。前記半導体基体100の主面部にお
いて、前記p+型半導体領域4上の領域には、p-型ウェ
ル領域7が設けられている。
【0027】前記n-型ウェル領域6及びp-型ウェル領
域7の夫々の非活性領域の主面部には、素子間分離絶縁
膜10が設けられている。この素子間分離絶縁膜10
は、例えば、酸化珪素膜で構成されている。
【0028】メモリセルアレイ部のp-型ウェル領域7
の主面部において、前記素子間分離絶縁膜10の下に
は、埋込み型のp+型半導体領域8が設けられている。
このp+型半導体領域8は、チャネルストッパ領域を構
成する。また、このp+型半導体領域8は、前記素子間
分離絶縁膜10の下以外の領域では、前記素子間分離絶
縁膜10の下面より深い領域に設けられている。このp
+型半導体領域8を設けることにより、メモリセルアレ
イ部のソフトエラー耐性を向上できる。
【0029】同図1の左側に示すように、周辺回路部に
は、nチャネルMISFETQn、バイポーラトランジ
スタTr、pチャネルMISFETQpの夫々が設けら
れている。なお、前記nチャネルMISFETQn及び
バイポーラトランジスタTrの夫々は、間接周辺回路を
構成し、前記pチャネルMISFETQpは、直接周辺
回路を構成する。
【0030】前記nチャネルMISFETQnは、前記
p-型ウェル領域7の主面部に設けられている。このn
チャネルMISFETQnは、主に、ゲート絶縁膜1
1、このゲート絶縁膜11上に設れられたゲート電極1
5、ソース領域及びドレイン領域の夫々から構成されて
いる。前記ゲート絶縁膜11は、前記p-型ウェル領域
7の主面に設けられている。このゲート絶縁膜11は、
例えば、酸化珪素膜で構成されている。前記ゲート電極
15は、例えば、下層側から、多結晶珪素膜及びタング
ステンシリサイド膜を積層した積層膜で構成されてい
る。このゲート電極15上には、絶縁膜16が設けられ
ている。この絶縁膜16は、例えば、酸化珪素膜で構成
されている。また、前記ゲート電極15の側壁部には、
図示しないサイドウォールスペーサが設けられている。
このサイドウォールスペーサは、例えば、酸化珪素膜で
構成されている。前記ソース領域及びドレイン領域は、
一対の低不純物濃度のn-型半導体領域17及び一対の
高不純物濃度のn+型半導体領域20から構成されてい
る。つまり、このnチャネルMISFETQnは、LD
D(ightly opedrain)構造で構成されている。
前記一対のn-型半導体領域17は、前記ゲート電極1
5に対して、自己整合で設けられている。前記一対のn
+型半導体領域20は、前記サイドウォールスペーサに
対して自己整合で設けられている。前記一対のn+型半
導体領域20には、引出し用電極24が接続されてい
る。この引出し用電極24は、層間絶縁膜23に形成さ
れた接続孔を通して、前記一対のn+型半導体領域20
に接続されている。前記引出し用電極24は、例えば、
多結晶珪素膜で構成されている。この引出し用電極24
には、電極29が接続されている。この電極29は、層
間絶縁膜26、27に形成された接続孔を通して、前記
引出し用電極24に接続されている。前記電極29は、
例えば、下層側から、モリブデンシリサイド膜、珪素と
銅を含有するアルミニウム合金膜、モリブデンシリサイ
ド膜を積層した積層膜で構成されている。
【0031】前記層間絶縁膜23、26の夫々は、例え
ば、CVD法で堆積した酸化珪素膜で構成されている。
前記層間絶縁膜27は、例えば、BPSG(oron
hospho ilicate lass)膜を主体に構成されてい
る。
【0032】前記バイポーラトランジスタTrは、n-
型ウェル領域6の主面部に設けられている。このバイポ
ーラトランジスタTrは、n型半導体領域25からなる
エミッタ領域、p型半導体領域19からなるベース領域
及びn-型ウェル領域6からなるコレクタ領域の夫々か
ら構成されている。つまり、このバイポーラトランジス
タTrは、縦型構造のnpnバイポーラトランジスタで
ある。
【0033】前記コレクタ領域を構成するn-型ウェル
領域6には、n+型半導体領域12を介して、電極29
が接続されている。このn+型半導体領域12は、コレ
クタ電位引上げ用の半導体領域を構成する。前記電極2
9は、層間絶縁膜23,26,27のに形成された接続
孔を通して、n+型半導体領域12に接続されている。
また、前記n-型ウェル領域6の下部のn+型半導体領域
3は、コレクタ直列抵抗を低減する。
【0034】前記エミッタ領域を構成するn型半導体領
域25には、引出し用電極24が接続されている。この
引出し用電極24は、層間絶縁膜23に形成された接続
孔を通して、n型半導体領域25に接続されている。こ
の引出し用電極24には、電極29が接続されている。
この電極29は、層間絶縁膜26,27に形成された接
続孔を通して、前記引出し用電極24に接続されてい
る。
【0035】前記ベース領域を構成するp型半導体領域
19は、p+型半導体領域21を介して、電極29に接
続されている。前記p+型半導体領域21は、電極29
とのオーミック接続を良好するために設けられている。
つまり、このp+型半導体領域21は、グラフトベース
領域を構成する。前記電極29は、層間絶縁膜23,2
6,27に形成された接続孔を通して、前記p+型半導
体領域21に接続されている。
【0036】前記pチャネルMISFETQpは、n-
型ウェル領域6の主面部に設けられている。このnチャ
ネルMISFETQpは、主に、ゲート絶縁膜11、こ
のゲート絶縁膜11上に設れられたゲート電極15、ソ
ース領域及びドレイン領域の夫々から構成されている。
前記ゲート絶縁膜11は、前記n-型ウェル領域6の主
面に設けられている。前記ゲート電極15上には、絶縁
膜16が設けられている。また、このゲート電極15の
側壁部には、図示しないサイドウォールスペーサが設け
られている。前記ソース領域及びドレイン領域は、一対
の低不純物濃度のp-型半導体領域18及び一対の高不
純物濃度のp+型半導体領域21から構成されている。
つまり、このpチャネルMISFETQpは、LDD構
造で構成されている。前記一対のp-型半導体領域18
は、前記ゲート電極15に対して自己整合で設けられて
いる。前記一対のp+型半導体領域21は、前記サイド
ウォールスペーサに対して自己整合で設けられている。
また、チャネル形成領域のn-型ウェル領域6の主面部
には、p-型半導体領域11が設けられている。このp-
型半導体領域11は、前記一対のp-型半導体領域18
と電気的に接続されている。つまり、pチャネルMIS
FETQpは、ディプリーション型で構成されている。
前記一対のp+型半導体領域21には、電極29が接続
されている。この電極29は、層間絶縁膜23,26,
27に形成された接続孔を通して、前記一対のp+型半
導体領域21に接続されている。
【0037】同図1の右側に、メモリセルを構成する転
送用MISFETQt1、駆動用MISFETQd2、
高抵抗負荷素子R1を示す。なお、同図1では、前記図
2に示すメモリセルを構成する素子のうち、転送用MI
SFETQt1、駆動用MISFETQd2、高抵抗負
荷素子R1の夫々のみを示し、他の素子は図示しない。
【0038】前記転送用MISFETQt1は、p-型
ウェル領域7の主面部に設けられている。この転送用M
ISFETQt1は、nチャネル型で構成されている。
この転送用MISFETQt1は、主に、ゲート絶縁膜
11、このゲート絶縁膜11上に設けられたゲート電極
15、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート絶縁膜11は、p-型ウェル領域7
の主面部に設けられている。前記ゲート電極15上に
は、絶縁膜16が設けられている。このゲート電極15
の側壁部には、図示しないサイドウォールスペーサが設
けられている。前記ソース領域及びドレイン領域は、低
不純物濃度の一対のn-型半導体領域17及び高不純物
濃度の一対のn+型半導体領域20から構成されてい
る。つまり、この転送用MISFETQt1は、LDD
構造で構成されている。前記一対のn-型半導体領域1
7は、前記ゲート電極15に対して自己整合で設けられ
ている。前記一対のn+型半導体領域20は、前記サイ
ドウォールスペーサに対して、自己整合で設けられてい
る。
【0039】前記駆動用MISFETQd2は、p-型
ウェル領域7の主面部に設けられている。この駆動用M
ISFETQd2は、nチャネル型で構成されている。
なお、同図1では、この駆動用MISFETQd2のゲ
ート幅方向と一致する接断線で切った断面を示している
ので、ソース領域及びドレイン領域は図示していない。
この駆動用MISFETQd2は、主に、ゲート絶縁膜
11、このゲート絶縁膜11上に設けられたゲート電極
15、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート電極15上には、絶縁膜16が設け
られている。このゲート電極15の側壁部には、サイド
ウォールスペーサが設けられている。前記ソース領域及
びドレイン領域は、低不純物濃度の一対のn-型半導体
領域及び高不純物濃度の一対のn+型半導体領域から構
成されている。つまり、この駆動用MISFETQd2
は、LDD構造で構成されている。前記一対のn-型半
導体領域は、前記ゲート電極15に対して自己整合で設
けられている。前記一対のn+型半導体領域は、前記サ
イドウォールスペーサに対して、自己整合で設けられて
いる。
【0040】前記転送用MISFETQt1のソース領
域、ドレイン領域の一方には、高抵抗負荷素子R1の一
端が接続されている。この高抵抗負荷素子R1は、例え
ば、多結晶珪素膜で構成されている。この高抵抗負荷素
子R1の一端側には、高不純物濃度の不純物が導入また
は拡散され、電極部24Aを構成する。この高抵抗負荷
素子R1の他端側には、高不純物濃度の不純物が導入ま
たは拡散され、電源配線部24Bを構成する。この電源
配線部24Bには、電源電圧Vcc(例えば、5〜5.5
V)が供給される。この高抵抗負荷素子R1は、層間絶
縁膜23の上層に設けられている。前記電極部24A
は、層間絶縁膜23に形成された接続孔を通して、前記
転送用MISFETQt1のソース領域、ドレイン領域
の一方に接続されている。この電極部24Aがソース領
域、ドレイン領域の一方と接続される領域において、前
記p-型ウェル領域7の主面部には、n+型半導体領域2
4が設けられている。また、この転送用MISFETQ
t1のソース領域、ドレイン領域の一方には、前記駆動
用MISFETQd2のゲート電極15の一端が接続さ
れている。このソース領域、ドレイン領域の一方とゲー
ト電極15が接続される領域において、前記p-型ウェ
ル領域7の主面部には、n+型半導体領域13が設けら
れている。
【0041】前記転送用MISFETQt1のソース領
域、ドレイン領域の他方には、層間絶縁膜23に形成さ
れた接続孔を通して、引出し用電極24が接続されてい
る。この引出し用電極24には、電極29が接続されて
いる。この電極29は、層間絶縁膜26,27に形成さ
れた接続孔を通して、前記引出し用電極24に接続され
ている。この電極29には、配線33が接続されてい
る。この配線33は、層間絶縁膜31に形成された接続
孔を通して、前記電極29に接続されている。前記配線
33は、例えば、下層側から、モリブデンシリサイド
膜、珪素と銅を含有するアルミニウム合金膜、モリブデ
ンシリサイド膜を積層した積層膜で構成されている。前
記層間絶縁膜31は、例えば、下層側から、TEOS
膜、SOG(pin n lass)膜、TEOS膜を積
層した積層膜で構成されている。
【0042】前記配線33は、前記層間絶縁膜31上に
複数本設けられ、互いに絶縁されて、並行に延在する。
この配線33の上層には、表面保護膜が設けられてい
る。この表面保護膜は、下層側から、TEOS膜35、
PSG膜36、窒化珪素膜37を積層した積層膜で構成
されている。前記TEOS膜35は、例えば、プラズマ
CVD法で形成される。前記PSG膜36は、例えば、
常圧CVD法で形成される。前記窒化珪素膜37は、例
えば、プラズマCVD法で形成される。前記TEOS膜
35は、PSG膜36より膜の強度が大きい(膜が緻密
である)ので、PSG膜36より耐クラック性が良い。
従って、このTEOS膜35は、下層の配線33の熱膨
張による応力を吸収できる。また、このTEOS膜35
は、被覆率が良いので、配線33間の間隔が狭い領域で
も、TEOS膜35の表面には、下地の配線33の表面
形状に対応した急峻な段差は形成されない。従って、こ
のTEOS膜35上に形成されるPSG膜36の被覆率
を向上できる。また、前述のように、TEOS膜35は
膜の強度が大きいので、窒化珪素37からPSG膜36
にかかる応力を、間接的に吸収(緩和)できる。前記P
SG膜36中には、未結合手(ダングリングボンド)が
多数存在するので、このPSG膜36の上層の窒化珪素
膜37中の可動イオンを捕獲できる。
【0043】以上、説明したように、本実施例では、同
一層内に相互に電気的に独立した複数の配線33を有
し、これらの複数の配線33上に、PSG膜36より耐
クラック性が良いTEOS膜35、窒化珪素膜37より
誘電率が低く、かつ、可動イオンを捕獲するPSG膜3
6の夫々を設け、これらのTEOS膜35及びPSG3
6の積層膜の膜厚を、前記配線33の膜厚より厚くし、
前記PSG膜36の上層に窒化珪素膜37を設けて表面
保護膜を構成している。
【0044】この構成によれば、配線33間の領域は、
この配線33より膜厚が厚く構成されたTEOS膜35
及びPSG膜36の積層膜で埋め込まれるので、配線3
3間に窒化珪素膜37は埋め込まれない。更に、PSG
膜36の下層に、このPSG膜36より耐クラック性が
良いTEOS膜35を設けたことにより、PSG膜に配
線33からかかる応力が低減される。また、配線33間
を、TEOS膜35及びPSG膜36の積層膜で埋め込
んだことにより、PSG膜36のみで配線33間を埋め
込む場合よりも、PSG膜36の膜厚を薄くできる。こ
れらにより、PSG膜36のクラックを低減できるの
で、半導体集積回路装置の信頼性を向上できる。
【0045】また、窒化珪素膜37中の可動イオンは、
前記PSG膜36で捕獲される。従って、可動イオン
が、SRAMのメモリセルの高抵抗負荷素子R1を構成
する多結晶珪素膜24中に侵入することは低減されるの
で、高抵抗負荷素子R1の動作特性を向上できる。ま
た、MISFET(Qn,Qp,Qt1,Qd2)のゲ
ート絶縁膜11中に可動イオンがトラップされることは
低減されるので、MISFETのしきい値電圧の変動を
低減できる。これらにより、半導体集積回路装置の電気
的特性を向上できる。
【0046】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【0047】例えば、前記実施例では、可動イオンを捕
獲する膜としてPSG膜36を用いた例を示したが、本
発明は、PSG膜36に換えて、BPSG膜を用いるこ
ともできる。
【0048】また、前記実施例では、SRAMのメモリ
セルを有する半導体集積回路装置を示したが、本発明
は、他のメモリセル例えばDRAMのメモリセルや、論
理回路を有する半導体集積回路装置に適用することもで
きる。
【0049】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0050】半導体集積回路装置において、信頼性を向
上できる。
【0051】前記半導体集積回路装置において、動作特
性を向上できる。
【図面の簡単な説明】
【図1】本発明の実施例のSRAMのメモリセルを有す
る半導体集積回路装置の要部断面図。
【図2】前記メモリセルの等価回路図。
【符号の説明】
11…ゲート絶縁膜、15…ゲート電極、24…多結晶
珪素膜、33…配線、35…TEOS膜、36…PSG
膜、37…窒化珪素膜。
フロントページの続き (72)発明者 工藤 聡 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 平2−189921(JP,A) 特開 平3−209823(JP,A) 特開 平4−158519(JP,A) 特開 昭63−46736(JP,A) 特開 平2−292826(JP,A) 特開 平3−42834(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8244 H01L 21/318 H01L 27/11

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 同一層内に相互に電気的に独立した複数
    の導体層を有し、該複数の導体層上に、窒化珪素膜より
    誘電率が低く、かつ、可動イオンを捕獲する第1の絶縁
    膜を設け、該第1の絶縁膜上に窒化珪素膜を設けて表面
    保護膜を構成した半導体集積回路装置において、前記第
    1の絶縁膜の下層に、該第1の絶縁膜より耐クラック性
    がよい第2の絶縁膜を設け、当該第1の絶縁膜及び第2
    の絶縁膜の積層膜の膜厚を前記導体層の膜厚より厚く
    ことを特徴とする半導体集積回路装置。
  2. 【請求項2】 前記第2の絶縁膜、第1の絶縁膜及び窒
    化珪素膜の積層膜を、多結晶珪素膜で構成されたSRA
    Mのメモリセルの高抵抗負荷素子またはMISFETを
    有する半導体集積回路装置の表面保護膜として用いたこ
    とを特徴とする請求項1に記載の半導体集積回路。
  3. 【請求項3】 前記第1の絶縁膜がPSG膜であり、前
    記第2の絶縁膜がTEOS膜であることを特徴とする請
    求項1又は請求項2に記載の半導体集積回路装置。
  4. 【請求項4】 前記第1の絶縁膜がBPSG膜であり、
    前記第2の絶縁膜がTEOS膜であることを特徴とする
    請求項1又は請求項2に記載の半導体集積回路装置。
JP31793591A 1991-12-02 1991-12-02 半導体集積回路装置 Expired - Fee Related JP3144579B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31793591A JP3144579B2 (ja) 1991-12-02 1991-12-02 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31793591A JP3144579B2 (ja) 1991-12-02 1991-12-02 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH05152546A JPH05152546A (ja) 1993-06-18
JP3144579B2 true JP3144579B2 (ja) 2001-03-12

Family

ID=18093667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31793591A Expired - Fee Related JP3144579B2 (ja) 1991-12-02 1991-12-02 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP3144579B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013221865A (ja) * 2012-04-17 2013-10-28 Daiwa:Kk 多機能シート

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW293152B (en) * 1995-07-28 1996-12-11 Hitachi Ltd Semiconductor integrated circuit device and fabricating method thereof
JP3589168B2 (ja) 2000-09-04 2004-11-17 セイコーエプソン株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013221865A (ja) * 2012-04-17 2013-10-28 Daiwa:Kk 多機能シート

Also Published As

Publication number Publication date
JPH05152546A (ja) 1993-06-18

Similar Documents

Publication Publication Date Title
KR100249268B1 (ko) 반도체 기억회로장치와 그 제조방법
US5025301A (en) DRAM which uses MISFETS in the peripheral circuit
US4792841A (en) Semiconductor devices and a process for producing the same
US4962052A (en) Method for producing semiconductor integrated circuit device
US6838737B2 (en) Semiconductor device for applying well bias and method of fabricating the same
US5341014A (en) Semiconductor device and a method of fabricating the same
US5081515A (en) Semiconductor integrated circuit device
US5041887A (en) Semiconductor memory device
US5512779A (en) Semiconductor memory device having silicon nitride overlying only peripheral circuit areas
US5268587A (en) Semiconductor integrated circuit device including a dielectric breakdown prevention circuit
JP3144579B2 (ja) 半導体集積回路装置
JP2547800B2 (ja) 半導体集積回路装置及びその製造方法
US5359562A (en) Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry
GB2152284A (en) Semiconductor device and protective circuit
JPS627153A (ja) 半導体メモリ
US5241200A (en) Semiconductor memory and method of fabricating the same
JP2940316B2 (ja) 半導体装置及びその製造方法
JP2813570B2 (ja) 半導体集積回路装置及びその製造方法
JP2544419B2 (ja) 半導体集積回路装置及びその製造方法
KR100486205B1 (ko) 반도체기억소자및그제조방법
JPH02144964A (ja) 半導体集積回路装置及びその製造方法
JP3254549B2 (ja) 半導体装置及びその製造方法
JP2803729B2 (ja) 半導体集積回路装置の製造方法
KR950010286B1 (ko) 반도체 집적 회로의 장치
KR0150407B1 (ko) 반도체 집적회로장치 및 그 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20001212

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080105

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees