JP3144579B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3144579B2 JP3144579B2 JP31793591A JP31793591A JP3144579B2 JP 3144579 B2 JP3144579 B2 JP 3144579B2 JP 31793591 A JP31793591 A JP 31793591A JP 31793591 A JP31793591 A JP 31793591A JP 3144579 B2 JP3144579 B2 JP 3144579B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、表面保護膜を有する半導体集積回路装置に
適用して有効な技術に関するものである。
関し、特に、表面保護膜を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】樹脂封止型パッケージを採用する半導体
集積回路装置においては、半導体ペレットの表面保護膜
として窒化珪素膜が設けられている。この窒化珪素膜
は、例えば、プラズマＣＶＤ法で形成される。表面保護
膜として窒化珪素膜を設けることにより、樹脂封止部か
らの水分の侵入を低減できる。
集積回路装置においては、半導体ペレットの表面保護膜
として窒化珪素膜が設けられている。この窒化珪素膜
は、例えば、プラズマＣＶＤ法で形成される。表面保護
膜として窒化珪素膜を設けることにより、樹脂封止部か
らの水分の侵入を低減できる。
【０００３】前記窒化珪素膜と、最上層の内部配線との
間には、例えば、ＰＳＧ（ＰhosphoＳilicate Ｇlas
s）膜が設けられている。前記内部配線は、例えば、ア
ルミニウム膜で構成されている。前記ＰＳＧ膜の膜厚
は、前記内部配線よりも薄く構成されている。
間には、例えば、ＰＳＧ（ＰhosphoＳilicate Ｇlas
s）膜が設けられている。前記内部配線は、例えば、ア
ルミニウム膜で構成されている。前記ＰＳＧ膜の膜厚
は、前記内部配線よりも薄く構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００５】半導体集積回路装置の高集積化を図るため
には、前記内部配線間の間隔を狭くする必要がある。ま
た、高集積化及び動作速度の高速化を図るには、内部配
線の幅を細くし高集積化を図ると共に、その膜厚を厚く
して電流密度を所定値以下にし高速化を図る必要があ
る。この結果、内部配線の縦横比（アスペクト比）が大
きくなる。この場合、前記内部配線間の間隔が狭い領域
において、内部配線間の領域の縦横比（アスペクト比）
が大きくなり、この領域でＰＳＧ膜の被覆率が低下す
る。このため、このＰＳＧ膜の上層に形成される窒化珪
素膜も同様に被覆率が低下し、内部配線間の領域に窒化
珪素膜が埋め込まれてしまう。窒化珪素膜の誘電率は、
酸化珪素膜等の絶縁膜と比べて約２倍程度と大きいの
で、内部配線間の領域に窒化珪素膜が埋め込まれている
場合には、内部配線間のカップリング容量が大きくな
る。この結果、内部配線での信号伝送遅延が大きくな
り、半導体集積回路装置の動作速度が低下するという問
題がある。また、動作速度が低下した場合、半導体集積
回路装置の動作特性試験での不良率が大きくなり、半導
体集積回路装置の歩留りが低下するという問題がある。
には、前記内部配線間の間隔を狭くする必要がある。ま
た、高集積化及び動作速度の高速化を図るには、内部配
線の幅を細くし高集積化を図ると共に、その膜厚を厚く
して電流密度を所定値以下にし高速化を図る必要があ
る。この結果、内部配線の縦横比（アスペクト比）が大
きくなる。この場合、前記内部配線間の間隔が狭い領域
において、内部配線間の領域の縦横比（アスペクト比）
が大きくなり、この領域でＰＳＧ膜の被覆率が低下す
る。このため、このＰＳＧ膜の上層に形成される窒化珪
素膜も同様に被覆率が低下し、内部配線間の領域に窒化
珪素膜が埋め込まれてしまう。窒化珪素膜の誘電率は、
酸化珪素膜等の絶縁膜と比べて約２倍程度と大きいの
で、内部配線間の領域に窒化珪素膜が埋め込まれている
場合には、内部配線間のカップリング容量が大きくな
る。この結果、内部配線での信号伝送遅延が大きくな
り、半導体集積回路装置の動作速度が低下するという問
題がある。また、動作速度が低下した場合、半導体集積
回路装置の動作特性試験での不良率が大きくなり、半導
体集積回路装置の歩留りが低下するという問題がある。
【０００６】そこで、本発明者らは、前記ＰＳＧ膜の膜
厚を前記内部配線の膜厚よりも厚くし、前記内部配線間
の領域に窒化珪素が埋め込まれないようにした。この構
成によれば、内部配線間の領域に窒化珪素膜が埋め込ま
れていないので、内部配線間のカップリング容量による
動作速度の低下を防止できる。しかし、ＰＳＧ膜は、膜
の機械的強度が弱いため、ＰＳＧ膜にクラック（亀裂）
が発生し、半導体集積回路装置の信頼性が低下するとい
う問題があった。
厚を前記内部配線の膜厚よりも厚くし、前記内部配線間
の領域に窒化珪素が埋め込まれないようにした。この構
成によれば、内部配線間の領域に窒化珪素膜が埋め込ま
れていないので、内部配線間のカップリング容量による
動作速度の低下を防止できる。しかし、ＰＳＧ膜は、膜
の機械的強度が弱いため、ＰＳＧ膜にクラック（亀裂）
が発生し、半導体集積回路装置の信頼性が低下するとい
う問題があった。
【０００７】そこで、本発明者らは、ＰＳＧ膜に換え
て、窒化珪素膜の下層にプラズマＣＶＤ法で形成された
ＴＥＯＳ（Ｔetra Ｅthoxyl Ｏrtho Ｓilane）膜を
設け、このＴＥＯＳ膜の膜厚を内部配線の膜厚より厚く
することにより、内部配線間の領域に窒化珪素膜が埋め
込まれないようにした。しかし、ＴＥＯＳ膜中の未結合
手（ダングリングボンド）の数が少ないため、窒化珪素
膜中の水素等の可動イオンをゲッタリング（捕獲）でき
る割合が小さくなる。このため、半導体ペレットの主面
部に設けられた素子の電気的特性が劣化するという問題
があった。例えばＳＲＡＭ（Ｓtatic Ｒondom Ａcces
s Ｍemory）のメモリセルの高抵抗負荷素子を構成する
多結晶珪素膜中に可動イオンが侵入した場合、抵抗値が
変動し、メモリセルの電気的特性が劣化する（待期時の
消費電流が増加する）。また、例えば、ＭＯＳのゲート
絶縁膜中に可動イオンがトラップされることにより、Ｍ
ＯＳのしきい値電圧が変動する。また、従来のＰＳＧ膜
を用いた場合（ＰＳＧ膜上に窒化珪素膜を設けた構造）
では、クラックが生じるため、その部分から可動イオン
が侵入し、ＭＯＳのしきい値電圧が同様に変動する。
て、窒化珪素膜の下層にプラズマＣＶＤ法で形成された
ＴＥＯＳ（Ｔetra Ｅthoxyl Ｏrtho Ｓilane）膜を
設け、このＴＥＯＳ膜の膜厚を内部配線の膜厚より厚く
することにより、内部配線間の領域に窒化珪素膜が埋め
込まれないようにした。しかし、ＴＥＯＳ膜中の未結合
手（ダングリングボンド）の数が少ないため、窒化珪素
膜中の水素等の可動イオンをゲッタリング（捕獲）でき
る割合が小さくなる。このため、半導体ペレットの主面
部に設けられた素子の電気的特性が劣化するという問題
があった。例えばＳＲＡＭ（Ｓtatic Ｒondom Ａcces
s Ｍemory）のメモリセルの高抵抗負荷素子を構成する
多結晶珪素膜中に可動イオンが侵入した場合、抵抗値が
変動し、メモリセルの電気的特性が劣化する（待期時の
消費電流が増加する）。また、例えば、ＭＯＳのゲート
絶縁膜中に可動イオンがトラップされることにより、Ｍ
ＯＳのしきい値電圧が変動する。また、従来のＰＳＧ膜
を用いた場合（ＰＳＧ膜上に窒化珪素膜を設けた構造）
では、クラックが生じるため、その部分から可動イオン
が侵入し、ＭＯＳのしきい値電圧が同様に変動する。
【０００８】本発明の目的は、半導体集積回路装置にお
いて、信頼性を向上することが可能な技術を提供するこ
とにある。
いて、信頼性を向上することが可能な技術を提供するこ
とにある。
【０００９】本発明の他の目的は、前記半導体集積回路
装置において、電気的特性を向上することが可能な技術
を提供することにある。
装置において、電気的特性を向上することが可能な技術
を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】（１）同一層内に相互に電気的に独立した
複数の導体層を有し、該複数の導体層上に、窒化珪素膜
より誘電率が低く、かつ、可動イオンを捕獲する第１の
絶縁膜を設け、該第１の絶縁膜上に窒化珪素膜を設けて
表面保護膜を構成した半導体集積回路装置において、前
記第１の絶縁膜の下層に、該第１の絶縁膜より耐クラッ
ク性が良い第２の絶縁膜を設け、当該第１の絶縁膜び第
２の絶縁膜の積層膜の膜厚を前記導体層の膜厚より厚く
し、前記第１の絶縁膜上に前記窒化珪素膜を設ける。
複数の導体層を有し、該複数の導体層上に、窒化珪素膜
より誘電率が低く、かつ、可動イオンを捕獲する第１の
絶縁膜を設け、該第１の絶縁膜上に窒化珪素膜を設けて
表面保護膜を構成した半導体集積回路装置において、前
記第１の絶縁膜の下層に、該第１の絶縁膜より耐クラッ
ク性が良い第２の絶縁膜を設け、当該第１の絶縁膜び第
２の絶縁膜の積層膜の膜厚を前記導体層の膜厚より厚く
し、前記第１の絶縁膜上に前記窒化珪素膜を設ける。
【００１３】（２）多結晶珪素膜で構成されたＳＲＡＭ
のメモリセルの高抵抗負荷素子またはＭＩＳＦＥＴを有
する半導体集積回路装置の表面保護膜を、前記手段
（１）の第２の絶縁膜、第１の絶縁膜及び窒化珪素膜の
積層膜で構成する。
のメモリセルの高抵抗負荷素子またはＭＩＳＦＥＴを有
する半導体集積回路装置の表面保護膜を、前記手段
（１）の第２の絶縁膜、第１の絶縁膜及び窒化珪素膜の
積層膜で構成する。
【００１４】
【作用】前述した手段（１）によれば、前記導体層間の
領域は、この導電膜より膜厚が厚く構成された第１の絶
縁膜及び第２の絶縁膜の積層膜で埋め込まれるので、導
体層間に窒化珪素膜は埋め込まれない。更に、第１の絶
縁膜の下層に、この第１の絶縁膜より耐クラック性が良
い第２の絶縁膜を設けたことにより、第１の絶縁膜に導
体層からかかる応力が低減される。また、導体層間を、
第１の絶縁膜及び第２の絶縁膜の積層膜で埋め込んだこ
とにより、第１の絶縁膜のみで導体層間を埋め込む場合
よりも、第１の絶縁膜の膜厚を薄くできる。これらによ
り、第１の絶縁膜のクラックを低減できるので、半導体
集積回路装置の信頼性を向上できる。
領域は、この導電膜より膜厚が厚く構成された第１の絶
縁膜及び第２の絶縁膜の積層膜で埋め込まれるので、導
体層間に窒化珪素膜は埋め込まれない。更に、第１の絶
縁膜の下層に、この第１の絶縁膜より耐クラック性が良
い第２の絶縁膜を設けたことにより、第１の絶縁膜に導
体層からかかる応力が低減される。また、導体層間を、
第１の絶縁膜及び第２の絶縁膜の積層膜で埋め込んだこ
とにより、第１の絶縁膜のみで導体層間を埋め込む場合
よりも、第１の絶縁膜の膜厚を薄くできる。これらによ
り、第１の絶縁膜のクラックを低減できるので、半導体
集積回路装置の信頼性を向上できる。
【００１５】前述した手段（２）によれば、窒化珪素中
の可動イオンは、前記第２の絶縁膜で捕獲されるので、
可動イオンによるＳＲＡＭのメモリセルの高抵抗負荷素
子またはＭＩＳＦＥＴの特性劣化を低減できる。これに
より、半導体集積回路装置の電気的特性を向上できる。
の可動イオンは、前記第２の絶縁膜で捕獲されるので、
可動イオンによるＳＲＡＭのメモリセルの高抵抗負荷素
子またはＭＩＳＦＥＴの特性劣化を低減できる。これに
より、半導体集積回路装置の電気的特性を向上できる。
【００１６】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【００１７】まず、本実施例の半導体集積回路装置のＳ
ＲＡＭのメモリセルの構成を、図２（等価回路図）を用
いて説明する。
ＲＡＭのメモリセルの構成を、図２（等価回路図）を用
いて説明する。
【００１８】図２に示すように、前記メモリセルは、フ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ１
及びＱｔ２とで構成されている。フリップフロップ回路
は、情報蓄積部を構成する。このメモリセルは、１ビッ
ト（bit）の１情報または０情報を記憶する。
リップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ１
及びＱｔ２とで構成されている。フリップフロップ回路
は、情報蓄積部を構成する。このメモリセルは、１ビッ
ト（bit）の１情報または０情報を記憶する。
【００１９】前記２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２の夫々は、フリップフロップ回路の一対の入出力端
子に一方の半導体領域が接続されている。前記転送用Ｍ
ＩＳＦＥＴＱｔ１の他方の半導体領域は、相補性データ
線のうちの第１データ線ＤＬ１に接続されている。前記
転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域は、相補
性データ線のうちの第２データ線ＤＬ２に接続されてい
る。これらの転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２のゲー
ト電極は、ワード線ＷＬに接続されている。これら２個
の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々は、ｎチ
ャネル型で構成されている。
ｔ２の夫々は、フリップフロップ回路の一対の入出力端
子に一方の半導体領域が接続されている。前記転送用Ｍ
ＩＳＦＥＴＱｔ１の他方の半導体領域は、相補性データ
線のうちの第１データ線ＤＬ１に接続されている。前記
転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域は、相補
性データ線のうちの第２データ線ＤＬ２に接続されてい
る。これらの転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２のゲー
ト電極は、ワード線ＷＬに接続されている。これら２個
の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々は、ｎチ
ャネル型で構成されている。
【００２０】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２と、２個の高抵抗負荷素
子Ｒ１，Ｒ２とで構成されている。前記駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々は、ｎチャネル型で構成され
ている。
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２と、２個の高抵抗負荷素
子Ｒ１，Ｒ２とで構成されている。前記駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々は、ｎチャネル型で構成され
ている。
【００２１】前記駆動用ＭＩＳＦＥＴＱｄ１、高抵抗負
荷素子Ｒ１の夫々は、直列に接続されている。同様に、
駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負荷素子Ｒ２の夫々
は、直列に接続されている。駆動用ＭＩＳＦＥＴＱｄ１
のドレイン領域（入出力端子）は、転送用ＭＩＳＦＥＴ
Ｑｔ１の一方の半導体領域に接続されるとともに、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極に接続される。駆動
用ＭＩＳＦＥＴＱｄ２のドレイン領域（入出力端子）
は、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域に接
続されるとともに、駆動用ＭＩＳＦＥＴＱｄ１のゲート
電極に接続される。
荷素子Ｒ１の夫々は、直列に接続されている。同様に、
駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負荷素子Ｒ２の夫々
は、直列に接続されている。駆動用ＭＩＳＦＥＴＱｄ１
のドレイン領域（入出力端子）は、転送用ＭＩＳＦＥＴ
Ｑｔ１の一方の半導体領域に接続されるとともに、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極に接続される。駆動
用ＭＩＳＦＥＴＱｄ２のドレイン領域（入出力端子）
は、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域に接
続されるとともに、駆動用ＭＩＳＦＥＴＱｄ１のゲート
電極に接続される。
【００２２】駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
のソース領域には、基準電圧Ｖss（例えば０Ｖ）が供給
される。一方、高抵抗負荷素子Ｒ１，Ｒ２用には、電源
電圧Ｖcc（例えば５〜５.５Ｖ）が供給される。
のソース領域には、基準電圧Ｖss（例えば０Ｖ）が供給
される。一方、高抵抗負荷素子Ｒ１，Ｒ２用には、電源
電圧Ｖcc（例えば５〜５.５Ｖ）が供給される。
【００２３】次に、前記ＳＲＡＭのメモリセルアレイ部
及び周辺回路部の具体的な構成を、図１（要部断面図）
を用いて説明する。なお、同図１では、周辺回路部を左
側に、メモリセルアレイ部を右側に示す。
及び周辺回路部の具体的な構成を、図１（要部断面図）
を用いて説明する。なお、同図１では、周辺回路部を左
側に、メモリセルアレイ部を右側に示す。
【００２４】図１に示すように、前記半導体集積回路装
置は、ｐ-型半導体基板１を主体に構成されている。こ
のｐ-型半導体基板１は、例えば、単結晶珪素で構成さ
れている。メモリセルアレイ部のｐ-型半導体基板１の
主面部には、埋込み型のｎ+型半導体領域２が設けられ
ている。このｎ+型半導体領域２を設けることにより、
メモリセルアレイ部のｎ-型ウェル領域６及びｐ-型ウェ
ル領域７の夫々を、周辺回路部と電気的に絶縁できる。
置は、ｐ-型半導体基板１を主体に構成されている。こ
のｐ-型半導体基板１は、例えば、単結晶珪素で構成さ
れている。メモリセルアレイ部のｐ-型半導体基板１の
主面部には、埋込み型のｎ+型半導体領域２が設けられ
ている。このｎ+型半導体領域２を設けることにより、
メモリセルアレイ部のｎ-型ウェル領域６及びｐ-型ウェ
ル領域７の夫々を、周辺回路部と電気的に絶縁できる。
【００２５】前記ｐ-型半導体基板１の主面上には、ｎ-
型エピタキシャル層５が設けられている。このｎ-型エ
ピタキシャル層５は、例えば、単結晶珪素をエピタキシ
ャル成長させることにより形成される。このｎ-型エピ
タキシャル層５及び前記ｐ-型半導体基板１の夫々は、
素子が形成される半導体基体１００を構成する。
型エピタキシャル層５が設けられている。このｎ-型エ
ピタキシャル層５は、例えば、単結晶珪素をエピタキシ
ャル成長させることにより形成される。このｎ-型エピ
タキシャル層５及び前記ｐ-型半導体基板１の夫々は、
素子が形成される半導体基体１００を構成する。
【００２６】前記ｎ-型エピタキシャル層５の下部及び
前記ｐ-型半導体基板１の主面部には、埋込み型のｎ+型
半導体領域３及びｐ+半導体領域４の夫々が設けられて
いる。前記半導体基体１００の主面部において、前記ｎ
+型半導体領域３上の領域には、前記ｎ-型ウェル領域６
が設けられている。前記半導体基体１００の主面部にお
いて、前記ｐ+型半導体領域４上の領域には、ｐ-型ウェ
ル領域７が設けられている。
前記ｐ-型半導体基板１の主面部には、埋込み型のｎ+型
半導体領域３及びｐ+半導体領域４の夫々が設けられて
いる。前記半導体基体１００の主面部において、前記ｎ
+型半導体領域３上の領域には、前記ｎ-型ウェル領域６
が設けられている。前記半導体基体１００の主面部にお
いて、前記ｐ+型半導体領域４上の領域には、ｐ-型ウェ
ル領域７が設けられている。
【００２７】前記ｎ-型ウェル領域６及びｐ-型ウェル領
域７の夫々の非活性領域の主面部には、素子間分離絶縁
膜１０が設けられている。この素子間分離絶縁膜１０
は、例えば、酸化珪素膜で構成されている。
域７の夫々の非活性領域の主面部には、素子間分離絶縁
膜１０が設けられている。この素子間分離絶縁膜１０
は、例えば、酸化珪素膜で構成されている。
【００２８】メモリセルアレイ部のｐ-型ウェル領域７
の主面部において、前記素子間分離絶縁膜１０の下に
は、埋込み型のｐ+型半導体領域８が設けられている。
このｐ+型半導体領域８は、チャネルストッパ領域を構
成する。また、このｐ+型半導体領域８は、前記素子間
分離絶縁膜１０の下以外の領域では、前記素子間分離絶
縁膜１０の下面より深い領域に設けられている。このｐ
+型半導体領域８を設けることにより、メモリセルアレ
イ部のソフトエラー耐性を向上できる。
の主面部において、前記素子間分離絶縁膜１０の下に
は、埋込み型のｐ+型半導体領域８が設けられている。
このｐ+型半導体領域８は、チャネルストッパ領域を構
成する。また、このｐ+型半導体領域８は、前記素子間
分離絶縁膜１０の下以外の領域では、前記素子間分離絶
縁膜１０の下面より深い領域に設けられている。このｐ
+型半導体領域８を設けることにより、メモリセルアレ
イ部のソフトエラー耐性を向上できる。
【００２９】同図１の左側に示すように、周辺回路部に
は、ｎチャネルＭＩＳＦＥＴＱｎ、バイポーラトランジ
スタＴｒ、ｐチャネルＭＩＳＦＥＴＱｐの夫々が設けら
れている。なお、前記ｎチャネルＭＩＳＦＥＴＱｎ及び
バイポーラトランジスタＴｒの夫々は、間接周辺回路を
構成し、前記ｐチャネルＭＩＳＦＥＴＱｐは、直接周辺
回路を構成する。
は、ｎチャネルＭＩＳＦＥＴＱｎ、バイポーラトランジ
スタＴｒ、ｐチャネルＭＩＳＦＥＴＱｐの夫々が設けら
れている。なお、前記ｎチャネルＭＩＳＦＥＴＱｎ及び
バイポーラトランジスタＴｒの夫々は、間接周辺回路を
構成し、前記ｐチャネルＭＩＳＦＥＴＱｐは、直接周辺
回路を構成する。
【００３０】前記ｎチャネルＭＩＳＦＥＴＱｎは、前記
ｐ-型ウェル領域７の主面部に設けられている。このｎ
チャネルＭＩＳＦＥＴＱｎは、主に、ゲート絶縁膜１
１、このゲート絶縁膜１１上に設れられたゲート電極１
５、ソース領域及びドレイン領域の夫々から構成されて
いる。前記ゲート絶縁膜１１は、前記ｐ-型ウェル領域
７の主面に設けられている。このゲート絶縁膜１１は、
例えば、酸化珪素膜で構成されている。前記ゲート電極
１５は、例えば、下層側から、多結晶珪素膜及びタング
ステンシリサイド膜を積層した積層膜で構成されてい
る。このゲート電極１５上には、絶縁膜１６が設けられ
ている。この絶縁膜１６は、例えば、酸化珪素膜で構成
されている。また、前記ゲート電極１５の側壁部には、
図示しないサイドウォールスペーサが設けられている。
このサイドウォールスペーサは、例えば、酸化珪素膜で
構成されている。前記ソース領域及びドレイン領域は、
一対の低不純物濃度のｎ-型半導体領域１７及び一対の
高不純物濃度のｎ+型半導体領域２０から構成されてい
る。つまり、このｎチャネルＭＩＳＦＥＴＱｎは、ＬＤ
Ｄ（Ｌightly ＤopedＤrain）構造で構成されている。
前記一対のｎ-型半導体領域１７は、前記ゲート電極１
５に対して、自己整合で設けられている。前記一対のｎ
+型半導体領域２０は、前記サイドウォールスペーサに
対して自己整合で設けられている。前記一対のｎ+型半
導体領域２０には、引出し用電極２４が接続されてい
る。この引出し用電極２４は、層間絶縁膜２３に形成さ
れた接続孔を通して、前記一対のｎ+型半導体領域２０
に接続されている。前記引出し用電極２４は、例えば、
多結晶珪素膜で構成されている。この引出し用電極２４
には、電極２９が接続されている。この電極２９は、層
間絶縁膜２６、２７に形成された接続孔を通して、前記
引出し用電極２４に接続されている。前記電極２９は、
例えば、下層側から、モリブデンシリサイド膜、珪素と
銅を含有するアルミニウム合金膜、モリブデンシリサイ
ド膜を積層した積層膜で構成されている。
ｐ-型ウェル領域７の主面部に設けられている。このｎ
チャネルＭＩＳＦＥＴＱｎは、主に、ゲート絶縁膜１
１、このゲート絶縁膜１１上に設れられたゲート電極１
５、ソース領域及びドレイン領域の夫々から構成されて
いる。前記ゲート絶縁膜１１は、前記ｐ-型ウェル領域
７の主面に設けられている。このゲート絶縁膜１１は、
例えば、酸化珪素膜で構成されている。前記ゲート電極
１５は、例えば、下層側から、多結晶珪素膜及びタング
ステンシリサイド膜を積層した積層膜で構成されてい
る。このゲート電極１５上には、絶縁膜１６が設けられ
ている。この絶縁膜１６は、例えば、酸化珪素膜で構成
されている。また、前記ゲート電極１５の側壁部には、
図示しないサイドウォールスペーサが設けられている。
このサイドウォールスペーサは、例えば、酸化珪素膜で
構成されている。前記ソース領域及びドレイン領域は、
一対の低不純物濃度のｎ-型半導体領域１７及び一対の
高不純物濃度のｎ+型半導体領域２０から構成されてい
る。つまり、このｎチャネルＭＩＳＦＥＴＱｎは、ＬＤ
Ｄ（Ｌightly ＤopedＤrain）構造で構成されている。
前記一対のｎ-型半導体領域１７は、前記ゲート電極１
５に対して、自己整合で設けられている。前記一対のｎ
+型半導体領域２０は、前記サイドウォールスペーサに
対して自己整合で設けられている。前記一対のｎ+型半
導体領域２０には、引出し用電極２４が接続されてい
る。この引出し用電極２４は、層間絶縁膜２３に形成さ
れた接続孔を通して、前記一対のｎ+型半導体領域２０
に接続されている。前記引出し用電極２４は、例えば、
多結晶珪素膜で構成されている。この引出し用電極２４
には、電極２９が接続されている。この電極２９は、層
間絶縁膜２６、２７に形成された接続孔を通して、前記
引出し用電極２４に接続されている。前記電極２９は、
例えば、下層側から、モリブデンシリサイド膜、珪素と
銅を含有するアルミニウム合金膜、モリブデンシリサイ
ド膜を積層した積層膜で構成されている。
【００３１】前記層間絶縁膜２３、２６の夫々は、例え
ば、ＣＶＤ法で堆積した酸化珪素膜で構成されている。
前記層間絶縁膜２７は、例えば、ＢＰＳＧ（Ｂoron Ｐ
hospho Ｓilicate Ｇlass）膜を主体に構成されてい
る。
ば、ＣＶＤ法で堆積した酸化珪素膜で構成されている。
前記層間絶縁膜２７は、例えば、ＢＰＳＧ（Ｂoron Ｐ
hospho Ｓilicate Ｇlass）膜を主体に構成されてい
る。
【００３２】前記バイポーラトランジスタＴｒは、ｎ-
型ウェル領域６の主面部に設けられている。このバイポ
ーラトランジスタＴｒは、ｎ型半導体領域２５からなる
エミッタ領域、ｐ型半導体領域１９からなるベース領域
及びｎ-型ウェル領域６からなるコレクタ領域の夫々か
ら構成されている。つまり、このバイポーラトランジス
タＴｒは、縦型構造のｎｐｎバイポーラトランジスタで
ある。
型ウェル領域６の主面部に設けられている。このバイポ
ーラトランジスタＴｒは、ｎ型半導体領域２５からなる
エミッタ領域、ｐ型半導体領域１９からなるベース領域
及びｎ-型ウェル領域６からなるコレクタ領域の夫々か
ら構成されている。つまり、このバイポーラトランジス
タＴｒは、縦型構造のｎｐｎバイポーラトランジスタで
ある。
【００３３】前記コレクタ領域を構成するｎ-型ウェル
領域６には、ｎ+型半導体領域１２を介して、電極２９
が接続されている。このｎ+型半導体領域１２は、コレ
クタ電位引上げ用の半導体領域を構成する。前記電極２
９は、層間絶縁膜２３，２６，２７のに形成された接続
孔を通して、ｎ+型半導体領域１２に接続されている。
また、前記ｎ-型ウェル領域６の下部のｎ+型半導体領域
３は、コレクタ直列抵抗を低減する。
領域６には、ｎ+型半導体領域１２を介して、電極２９
が接続されている。このｎ+型半導体領域１２は、コレ
クタ電位引上げ用の半導体領域を構成する。前記電極２
９は、層間絶縁膜２３，２６，２７のに形成された接続
孔を通して、ｎ+型半導体領域１２に接続されている。
また、前記ｎ-型ウェル領域６の下部のｎ+型半導体領域
３は、コレクタ直列抵抗を低減する。
【００３４】前記エミッタ領域を構成するｎ型半導体領
域２５には、引出し用電極２４が接続されている。この
引出し用電極２４は、層間絶縁膜２３に形成された接続
孔を通して、ｎ型半導体領域２５に接続されている。こ
の引出し用電極２４には、電極２９が接続されている。
この電極２９は、層間絶縁膜２６，２７に形成された接
続孔を通して、前記引出し用電極２４に接続されてい
る。
域２５には、引出し用電極２４が接続されている。この
引出し用電極２４は、層間絶縁膜２３に形成された接続
孔を通して、ｎ型半導体領域２５に接続されている。こ
の引出し用電極２４には、電極２９が接続されている。
この電極２９は、層間絶縁膜２６，２７に形成された接
続孔を通して、前記引出し用電極２４に接続されてい
る。
【００３５】前記ベース領域を構成するｐ型半導体領域
１９は、ｐ+型半導体領域２１を介して、電極２９に接
続されている。前記ｐ+型半導体領域２１は、電極２９
とのオーミック接続を良好するために設けられている。
つまり、このｐ+型半導体領域２１は、グラフトベース
領域を構成する。前記電極２９は、層間絶縁膜２３，２
６，２７に形成された接続孔を通して、前記ｐ+型半導
体領域２１に接続されている。
１９は、ｐ+型半導体領域２１を介して、電極２９に接
続されている。前記ｐ+型半導体領域２１は、電極２９
とのオーミック接続を良好するために設けられている。
つまり、このｐ+型半導体領域２１は、グラフトベース
領域を構成する。前記電極２９は、層間絶縁膜２３，２
６，２７に形成された接続孔を通して、前記ｐ+型半導
体領域２１に接続されている。
【００３６】前記ｐチャネルＭＩＳＦＥＴＱｐは、ｎ-
型ウェル領域６の主面部に設けられている。このｎチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜１１、こ
のゲート絶縁膜１１上に設れられたゲート電極１５、ソ
ース領域及びドレイン領域の夫々から構成されている。
前記ゲート絶縁膜１１は、前記ｎ-型ウェル領域６の主
面に設けられている。前記ゲート電極１５上には、絶縁
膜１６が設けられている。また、このゲート電極１５の
側壁部には、図示しないサイドウォールスペーサが設け
られている。前記ソース領域及びドレイン領域は、一対
の低不純物濃度のｐ-型半導体領域１８及び一対の高不
純物濃度のｐ+型半導体領域２１から構成されている。
つまり、このｐチャネルＭＩＳＦＥＴＱｐは、ＬＤＤ構
造で構成されている。前記一対のｐ-型半導体領域１８
は、前記ゲート電極１５に対して自己整合で設けられて
いる。前記一対のｐ+型半導体領域２１は、前記サイド
ウォールスペーサに対して自己整合で設けられている。
また、チャネル形成領域のｎ-型ウェル領域６の主面部
には、ｐ-型半導体領域１１が設けられている。このｐ-
型半導体領域１１は、前記一対のｐ-型半導体領域１８
と電気的に接続されている。つまり、ｐチャネルＭＩＳ
ＦＥＴＱｐは、ディプリーション型で構成されている。
前記一対のｐ+型半導体領域２１には、電極２９が接続
されている。この電極２９は、層間絶縁膜２３，２６，
２７に形成された接続孔を通して、前記一対のｐ+型半
導体領域２１に接続されている。
型ウェル領域６の主面部に設けられている。このｎチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜１１、こ
のゲート絶縁膜１１上に設れられたゲート電極１５、ソ
ース領域及びドレイン領域の夫々から構成されている。
前記ゲート絶縁膜１１は、前記ｎ-型ウェル領域６の主
面に設けられている。前記ゲート電極１５上には、絶縁
膜１６が設けられている。また、このゲート電極１５の
側壁部には、図示しないサイドウォールスペーサが設け
られている。前記ソース領域及びドレイン領域は、一対
の低不純物濃度のｐ-型半導体領域１８及び一対の高不
純物濃度のｐ+型半導体領域２１から構成されている。
つまり、このｐチャネルＭＩＳＦＥＴＱｐは、ＬＤＤ構
造で構成されている。前記一対のｐ-型半導体領域１８
は、前記ゲート電極１５に対して自己整合で設けられて
いる。前記一対のｐ+型半導体領域２１は、前記サイド
ウォールスペーサに対して自己整合で設けられている。
また、チャネル形成領域のｎ-型ウェル領域６の主面部
には、ｐ-型半導体領域１１が設けられている。このｐ-
型半導体領域１１は、前記一対のｐ-型半導体領域１８
と電気的に接続されている。つまり、ｐチャネルＭＩＳ
ＦＥＴＱｐは、ディプリーション型で構成されている。
前記一対のｐ+型半導体領域２１には、電極２９が接続
されている。この電極２９は、層間絶縁膜２３，２６，
２７に形成された接続孔を通して、前記一対のｐ+型半
導体領域２１に接続されている。
【００３７】同図１の右側に、メモリセルを構成する転
送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ２、
高抵抗負荷素子Ｒ１を示す。なお、同図１では、前記図
２に示すメモリセルを構成する素子のうち、転送用ＭＩ
ＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負
荷素子Ｒ１の夫々のみを示し、他の素子は図示しない。
送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ２、
高抵抗負荷素子Ｒ１を示す。なお、同図１では、前記図
２に示すメモリセルを構成する素子のうち、転送用ＭＩ
ＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負
荷素子Ｒ１の夫々のみを示し、他の素子は図示しない。
【００３８】前記転送用ＭＩＳＦＥＴＱｔ１は、ｐ-型
ウェル領域７の主面部に設けられている。この転送用Ｍ
ＩＳＦＥＴＱｔ１は、ｎチャネル型で構成されている。
この転送用ＭＩＳＦＥＴＱｔ１は、主に、ゲート絶縁膜
１１、このゲート絶縁膜１１上に設けられたゲート電極
１５、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート絶縁膜１１は、ｐ-型ウェル領域７
の主面部に設けられている。前記ゲート電極１５上に
は、絶縁膜１６が設けられている。このゲート電極１５
の側壁部には、図示しないサイドウォールスペーサが設
けられている。前記ソース領域及びドレイン領域は、低
不純物濃度の一対のｎ-型半導体領域１７及び高不純物
濃度の一対のｎ+型半導体領域２０から構成されてい
る。つまり、この転送用ＭＩＳＦＥＴＱｔ１は、ＬＤＤ
構造で構成されている。前記一対のｎ-型半導体領域１
７は、前記ゲート電極１５に対して自己整合で設けられ
ている。前記一対のｎ+型半導体領域２０は、前記サイ
ドウォールスペーサに対して、自己整合で設けられてい
る。
ウェル領域７の主面部に設けられている。この転送用Ｍ
ＩＳＦＥＴＱｔ１は、ｎチャネル型で構成されている。
この転送用ＭＩＳＦＥＴＱｔ１は、主に、ゲート絶縁膜
１１、このゲート絶縁膜１１上に設けられたゲート電極
１５、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート絶縁膜１１は、ｐ-型ウェル領域７
の主面部に設けられている。前記ゲート電極１５上に
は、絶縁膜１６が設けられている。このゲート電極１５
の側壁部には、図示しないサイドウォールスペーサが設
けられている。前記ソース領域及びドレイン領域は、低
不純物濃度の一対のｎ-型半導体領域１７及び高不純物
濃度の一対のｎ+型半導体領域２０から構成されてい
る。つまり、この転送用ＭＩＳＦＥＴＱｔ１は、ＬＤＤ
構造で構成されている。前記一対のｎ-型半導体領域１
７は、前記ゲート電極１５に対して自己整合で設けられ
ている。前記一対のｎ+型半導体領域２０は、前記サイ
ドウォールスペーサに対して、自己整合で設けられてい
る。
【００３９】前記駆動用ＭＩＳＦＥＴＱｄ２は、ｐ-型
ウェル領域７の主面部に設けられている。この駆動用Ｍ
ＩＳＦＥＴＱｄ２は、ｎチャネル型で構成されている。
なお、同図１では、この駆動用ＭＩＳＦＥＴＱｄ２のゲ
ート幅方向と一致する接断線で切った断面を示している
ので、ソース領域及びドレイン領域は図示していない。
この駆動用ＭＩＳＦＥＴＱｄ２は、主に、ゲート絶縁膜
１１、このゲート絶縁膜１１上に設けられたゲート電極
１５、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート電極１５上には、絶縁膜１６が設け
られている。このゲート電極１５の側壁部には、サイド
ウォールスペーサが設けられている。前記ソース領域及
びドレイン領域は、低不純物濃度の一対のｎ-型半導体
領域及び高不純物濃度の一対のｎ+型半導体領域から構
成されている。つまり、この駆動用ＭＩＳＦＥＴＱｄ２
は、ＬＤＤ構造で構成されている。前記一対のｎ-型半
導体領域は、前記ゲート電極１５に対して自己整合で設
けられている。前記一対のｎ+型半導体領域は、前記サ
イドウォールスペーサに対して、自己整合で設けられて
いる。
ウェル領域７の主面部に設けられている。この駆動用Ｍ
ＩＳＦＥＴＱｄ２は、ｎチャネル型で構成されている。
なお、同図１では、この駆動用ＭＩＳＦＥＴＱｄ２のゲ
ート幅方向と一致する接断線で切った断面を示している
ので、ソース領域及びドレイン領域は図示していない。
この駆動用ＭＩＳＦＥＴＱｄ２は、主に、ゲート絶縁膜
１１、このゲート絶縁膜１１上に設けられたゲート電極
１５、ソース領域及びドレイン領域の夫々から構成され
ている。前記ゲート電極１５上には、絶縁膜１６が設け
られている。このゲート電極１５の側壁部には、サイド
ウォールスペーサが設けられている。前記ソース領域及
びドレイン領域は、低不純物濃度の一対のｎ-型半導体
領域及び高不純物濃度の一対のｎ+型半導体領域から構
成されている。つまり、この駆動用ＭＩＳＦＥＴＱｄ２
は、ＬＤＤ構造で構成されている。前記一対のｎ-型半
導体領域は、前記ゲート電極１５に対して自己整合で設
けられている。前記一対のｎ+型半導体領域は、前記サ
イドウォールスペーサに対して、自己整合で設けられて
いる。
【００４０】前記転送用ＭＩＳＦＥＴＱｔ１のソース領
域、ドレイン領域の一方には、高抵抗負荷素子Ｒ１の一
端が接続されている。この高抵抗負荷素子Ｒ１は、例え
ば、多結晶珪素膜で構成されている。この高抵抗負荷素
子Ｒ１の一端側には、高不純物濃度の不純物が導入また
は拡散され、電極部２４Ａを構成する。この高抵抗負荷
素子Ｒ１の他端側には、高不純物濃度の不純物が導入ま
たは拡散され、電源配線部２４Ｂを構成する。この電源
配線部２４Ｂには、電源電圧Ｖcc（例えば、５〜５.５
Ｖ）が供給される。この高抵抗負荷素子Ｒ１は、層間絶
縁膜２３の上層に設けられている。前記電極部２４Ａ
は、層間絶縁膜２３に形成された接続孔を通して、前記
転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域
の一方に接続されている。この電極部２４Ａがソース領
域、ドレイン領域の一方と接続される領域において、前
記ｐ-型ウェル領域７の主面部には、ｎ+型半導体領域２
４が設けられている。また、この転送用ＭＩＳＦＥＴＱ
ｔ１のソース領域、ドレイン領域の一方には、前記駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極１５の一端が接続さ
れている。このソース領域、ドレイン領域の一方とゲー
ト電極１５が接続される領域において、前記ｐ-型ウェ
ル領域７の主面部には、ｎ+型半導体領域１３が設けら
れている。
域、ドレイン領域の一方には、高抵抗負荷素子Ｒ１の一
端が接続されている。この高抵抗負荷素子Ｒ１は、例え
ば、多結晶珪素膜で構成されている。この高抵抗負荷素
子Ｒ１の一端側には、高不純物濃度の不純物が導入また
は拡散され、電極部２４Ａを構成する。この高抵抗負荷
素子Ｒ１の他端側には、高不純物濃度の不純物が導入ま
たは拡散され、電源配線部２４Ｂを構成する。この電源
配線部２４Ｂには、電源電圧Ｖcc（例えば、５〜５.５
Ｖ）が供給される。この高抵抗負荷素子Ｒ１は、層間絶
縁膜２３の上層に設けられている。前記電極部２４Ａ
は、層間絶縁膜２３に形成された接続孔を通して、前記
転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域
の一方に接続されている。この電極部２４Ａがソース領
域、ドレイン領域の一方と接続される領域において、前
記ｐ-型ウェル領域７の主面部には、ｎ+型半導体領域２
４が設けられている。また、この転送用ＭＩＳＦＥＴＱ
ｔ１のソース領域、ドレイン領域の一方には、前記駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極１５の一端が接続さ
れている。このソース領域、ドレイン領域の一方とゲー
ト電極１５が接続される領域において、前記ｐ-型ウェ
ル領域７の主面部には、ｎ+型半導体領域１３が設けら
れている。
【００４１】前記転送用ＭＩＳＦＥＴＱｔ１のソース領
域、ドレイン領域の他方には、層間絶縁膜２３に形成さ
れた接続孔を通して、引出し用電極２４が接続されてい
る。この引出し用電極２４には、電極２９が接続されて
いる。この電極２９は、層間絶縁膜２６，２７に形成さ
れた接続孔を通して、前記引出し用電極２４に接続され
ている。この電極２９には、配線３３が接続されてい
る。この配線３３は、層間絶縁膜３１に形成された接続
孔を通して、前記電極２９に接続されている。前記配線
３３は、例えば、下層側から、モリブデンシリサイド
膜、珪素と銅を含有するアルミニウム合金膜、モリブデ
ンシリサイド膜を積層した積層膜で構成されている。前
記層間絶縁膜３１は、例えば、下層側から、ＴＥＯＳ
膜、ＳＯＧ（Ｓpin Ｏn Ｇlass）膜、ＴＥＯＳ膜を積
層した積層膜で構成されている。
域、ドレイン領域の他方には、層間絶縁膜２３に形成さ
れた接続孔を通して、引出し用電極２４が接続されてい
る。この引出し用電極２４には、電極２９が接続されて
いる。この電極２９は、層間絶縁膜２６，２７に形成さ
れた接続孔を通して、前記引出し用電極２４に接続され
ている。この電極２９には、配線３３が接続されてい
る。この配線３３は、層間絶縁膜３１に形成された接続
孔を通して、前記電極２９に接続されている。前記配線
３３は、例えば、下層側から、モリブデンシリサイド
膜、珪素と銅を含有するアルミニウム合金膜、モリブデ
ンシリサイド膜を積層した積層膜で構成されている。前
記層間絶縁膜３１は、例えば、下層側から、ＴＥＯＳ
膜、ＳＯＧ（Ｓpin Ｏn Ｇlass）膜、ＴＥＯＳ膜を積
層した積層膜で構成されている。
【００４２】前記配線３３は、前記層間絶縁膜３１上に
複数本設けられ、互いに絶縁されて、並行に延在する。
この配線３３の上層には、表面保護膜が設けられてい
る。この表面保護膜は、下層側から、ＴＥＯＳ膜３５、
ＰＳＧ膜３６、窒化珪素膜３７を積層した積層膜で構成
されている。前記ＴＥＯＳ膜３５は、例えば、プラズマ
ＣＶＤ法で形成される。前記ＰＳＧ膜３６は、例えば、
常圧ＣＶＤ法で形成される。前記窒化珪素膜３７は、例
えば、プラズマＣＶＤ法で形成される。前記ＴＥＯＳ膜
３５は、ＰＳＧ膜３６より膜の強度が大きい（膜が緻密
である）ので、ＰＳＧ膜３６より耐クラック性が良い。
従って、このＴＥＯＳ膜３５は、下層の配線３３の熱膨
張による応力を吸収できる。また、このＴＥＯＳ膜３５
は、被覆率が良いので、配線３３間の間隔が狭い領域で
も、ＴＥＯＳ膜３５の表面には、下地の配線３３の表面
形状に対応した急峻な段差は形成されない。従って、こ
のＴＥＯＳ膜３５上に形成されるＰＳＧ膜３６の被覆率
を向上できる。また、前述のように、ＴＥＯＳ膜３５は
膜の強度が大きいので、窒化珪素３７からＰＳＧ膜３６
にかかる応力を、間接的に吸収（緩和）できる。前記Ｐ
ＳＧ膜３６中には、未結合手（ダングリングボンド）が
多数存在するので、このＰＳＧ膜３６の上層の窒化珪素
膜３７中の可動イオンを捕獲できる。
複数本設けられ、互いに絶縁されて、並行に延在する。
この配線３３の上層には、表面保護膜が設けられてい
る。この表面保護膜は、下層側から、ＴＥＯＳ膜３５、
ＰＳＧ膜３６、窒化珪素膜３７を積層した積層膜で構成
されている。前記ＴＥＯＳ膜３５は、例えば、プラズマ
ＣＶＤ法で形成される。前記ＰＳＧ膜３６は、例えば、
常圧ＣＶＤ法で形成される。前記窒化珪素膜３７は、例
えば、プラズマＣＶＤ法で形成される。前記ＴＥＯＳ膜
３５は、ＰＳＧ膜３６より膜の強度が大きい（膜が緻密
である）ので、ＰＳＧ膜３６より耐クラック性が良い。
従って、このＴＥＯＳ膜３５は、下層の配線３３の熱膨
張による応力を吸収できる。また、このＴＥＯＳ膜３５
は、被覆率が良いので、配線３３間の間隔が狭い領域で
も、ＴＥＯＳ膜３５の表面には、下地の配線３３の表面
形状に対応した急峻な段差は形成されない。従って、こ
のＴＥＯＳ膜３５上に形成されるＰＳＧ膜３６の被覆率
を向上できる。また、前述のように、ＴＥＯＳ膜３５は
膜の強度が大きいので、窒化珪素３７からＰＳＧ膜３６
にかかる応力を、間接的に吸収（緩和）できる。前記Ｐ
ＳＧ膜３６中には、未結合手（ダングリングボンド）が
多数存在するので、このＰＳＧ膜３６の上層の窒化珪素
膜３７中の可動イオンを捕獲できる。
【００４３】以上、説明したように、本実施例では、同
一層内に相互に電気的に独立した複数の配線３３を有
し、これらの複数の配線３３上に、ＰＳＧ膜３６より耐
クラック性が良いＴＥＯＳ膜３５、窒化珪素膜３７より
誘電率が低く、かつ、可動イオンを捕獲するＰＳＧ膜３
６の夫々を設け、これらのＴＥＯＳ膜３５及びＰＳＧ３
６の積層膜の膜厚を、前記配線３３の膜厚より厚くし、
前記ＰＳＧ膜３６の上層に窒化珪素膜３７を設けて表面
保護膜を構成している。
一層内に相互に電気的に独立した複数の配線３３を有
し、これらの複数の配線３３上に、ＰＳＧ膜３６より耐
クラック性が良いＴＥＯＳ膜３５、窒化珪素膜３７より
誘電率が低く、かつ、可動イオンを捕獲するＰＳＧ膜３
６の夫々を設け、これらのＴＥＯＳ膜３５及びＰＳＧ３
６の積層膜の膜厚を、前記配線３３の膜厚より厚くし、
前記ＰＳＧ膜３６の上層に窒化珪素膜３７を設けて表面
保護膜を構成している。
【００４４】この構成によれば、配線３３間の領域は、
この配線３３より膜厚が厚く構成されたＴＥＯＳ膜３５
及びＰＳＧ膜３６の積層膜で埋め込まれるので、配線３
３間に窒化珪素膜３７は埋め込まれない。更に、ＰＳＧ
膜３６の下層に、このＰＳＧ膜３６より耐クラック性が
良いＴＥＯＳ膜３５を設けたことにより、ＰＳＧ膜に配
線３３からかかる応力が低減される。また、配線３３間
を、ＴＥＯＳ膜３５及びＰＳＧ膜３６の積層膜で埋め込
んだことにより、ＰＳＧ膜３６のみで配線３３間を埋め
込む場合よりも、ＰＳＧ膜３６の膜厚を薄くできる。こ
れらにより、ＰＳＧ膜３６のクラックを低減できるの
で、半導体集積回路装置の信頼性を向上できる。
この配線３３より膜厚が厚く構成されたＴＥＯＳ膜３５
及びＰＳＧ膜３６の積層膜で埋め込まれるので、配線３
３間に窒化珪素膜３７は埋め込まれない。更に、ＰＳＧ
膜３６の下層に、このＰＳＧ膜３６より耐クラック性が
良いＴＥＯＳ膜３５を設けたことにより、ＰＳＧ膜に配
線３３からかかる応力が低減される。また、配線３３間
を、ＴＥＯＳ膜３５及びＰＳＧ膜３６の積層膜で埋め込
んだことにより、ＰＳＧ膜３６のみで配線３３間を埋め
込む場合よりも、ＰＳＧ膜３６の膜厚を薄くできる。こ
れらにより、ＰＳＧ膜３６のクラックを低減できるの
で、半導体集積回路装置の信頼性を向上できる。
【００４５】また、窒化珪素膜３７中の可動イオンは、
前記ＰＳＧ膜３６で捕獲される。従って、可動イオン
が、ＳＲＡＭのメモリセルの高抵抗負荷素子Ｒ１を構成
する多結晶珪素膜２４中に侵入することは低減されるの
で、高抵抗負荷素子Ｒ１の動作特性を向上できる。ま
た、ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ，Ｑｔ１，Ｑｄ２）のゲ
ート絶縁膜１１中に可動イオンがトラップされることは
低減されるので、ＭＩＳＦＥＴのしきい値電圧の変動を
低減できる。これらにより、半導体集積回路装置の電気
的特性を向上できる。
前記ＰＳＧ膜３６で捕獲される。従って、可動イオン
が、ＳＲＡＭのメモリセルの高抵抗負荷素子Ｒ１を構成
する多結晶珪素膜２４中に侵入することは低減されるの
で、高抵抗負荷素子Ｒ１の動作特性を向上できる。ま
た、ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ，Ｑｔ１，Ｑｄ２）のゲ
ート絶縁膜１１中に可動イオンがトラップされることは
低減されるので、ＭＩＳＦＥＴのしきい値電圧の変動を
低減できる。これらにより、半導体集積回路装置の電気
的特性を向上できる。
【００４６】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００４７】例えば、前記実施例では、可動イオンを捕
獲する膜としてＰＳＧ膜３６を用いた例を示したが、本
発明は、ＰＳＧ膜３６に換えて、ＢＰＳＧ膜を用いるこ
ともできる。
獲する膜としてＰＳＧ膜３６を用いた例を示したが、本
発明は、ＰＳＧ膜３６に換えて、ＢＰＳＧ膜を用いるこ
ともできる。
【００４８】また、前記実施例では、ＳＲＡＭのメモリ
セルを有する半導体集積回路装置を示したが、本発明
は、他のメモリセル例えばＤＲＡＭのメモリセルや、論
理回路を有する半導体集積回路装置に適用することもで
きる。
セルを有する半導体集積回路装置を示したが、本発明
は、他のメモリセル例えばＤＲＡＭのメモリセルや、論
理回路を有する半導体集積回路装置に適用することもで
きる。
【００４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５０】半導体集積回路装置において、信頼性を向
上できる。
上できる。
【００５１】前記半導体集積回路装置において、動作特
性を向上できる。
性を向上できる。
【図１】本発明の実施例のＳＲＡＭのメモリセルを有す
る半導体集積回路装置の要部断面図。
る半導体集積回路装置の要部断面図。
【図２】前記メモリセルの等価回路図。
１１…ゲート絶縁膜、１５…ゲート電極、２４…多結晶
珪素膜、３３…配線、３５…ＴＥＯＳ膜、３６…ＰＳＧ
膜、３７…窒化珪素膜。
珪素膜、３３…配線、３５…ＴＥＯＳ膜、３６…ＰＳＧ
膜、３７…窒化珪素膜。
フロントページの続き (72)発明者 工藤 聡 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 平２−189921（ＪＰ，Ａ) 特開 平３−209823（ＪＰ，Ａ) 特開 平４−158519（ＪＰ，Ａ) 特開 昭63−46736（ＪＰ，Ａ) 特開 平２−292826（ＪＰ，Ａ) 特開 平３−42834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/318 H01L 27/11
Claims (4)
- 【請求項１】 同一層内に相互に電気的に独立した複数
の導体層を有し、該複数の導体層上に、窒化珪素膜より
誘電率が低く、かつ、可動イオンを捕獲する第１の絶縁
膜を設け、該第１の絶縁膜上に窒化珪素膜を設けて表面
保護膜を構成した半導体集積回路装置において、前記第
１の絶縁膜の下層に、該第１の絶縁膜より耐クラック性
がよい第２の絶縁膜を設け、当該第１の絶縁膜及び第２
の絶縁膜の積層膜の膜厚を前記導体層の膜厚より厚くし
たことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第２の絶縁膜、第１の絶縁膜及び窒
化珪素膜の積層膜を、多結晶珪素膜で構成されたＳＲＡ
Ｍのメモリセルの高抵抗負荷素子またはＭＩＳＦＥＴを
有する半導体集積回路装置の表面保護膜として用いたこ
とを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記第１の絶縁膜がＰＳＧ膜であり、前
記第２の絶縁膜がＴＥＯＳ膜であることを特徴とする請
求項１又は請求項２に記載の半導体集積回路装置。 - 【請求項４】 前記第１の絶縁膜がＢＰＳＧ膜であり、
前記第２の絶縁膜がＴＥＯＳ膜であることを特徴とする
請求項１又は請求項２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793591A JP3144579B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793591A JP3144579B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152546A JPH05152546A (ja) | 1993-06-18 |
| JP3144579B2 true JP3144579B2 (ja) | 2001-03-12 |
Family
ID=18093667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31793591A Expired - Fee Related JP3144579B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144579B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013221865A (ja) * | 2012-04-17 | 2013-10-28 | Daiwa:Kk | 多機能シート |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW293152B (en) * | 1995-07-28 | 1996-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and fabricating method thereof |
| JP3589168B2 (ja) | 2000-09-04 | 2004-11-17 | セイコーエプソン株式会社 | 半導体装置 |
-
1991
- 1991-12-02 JP JP31793591A patent/JP3144579B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013221865A (ja) * | 2012-04-17 | 2013-10-28 | Daiwa:Kk | 多機能シート |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152546A (ja) | 1993-06-18 |
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