KR970008413A - 반도체집적회로장치 및 그의 제조방법 - Google Patents

반도체집적회로장치 및 그의 제조방법 Download PDF

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야스히데 후지오카
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가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
스즈키 시게루
히다치훗카이세미콘덕터 가부시키가이샤
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Abstract

반도체집적회로장치 및 그의 제조방법에 관한 것으로써, BPSG 막과 퇴적된 절연막 사이의 경계를 따라 형성된 크랙이 장치의 칩 내부까지 도달하는 것을 효과적으로 방지하고 고농도의 붕소를 함유하는 BPSG 막을 열처리(리플로)하여 층간 절연막을 평탄화하기 위해, 주면의 주변부인 제1영역 및 주면의 제1영역 내부의 제2영역을 갖는 반도체기판, 각각이 제2영역에 형성되고, 소오스영역, 드레인영역 및 게이트전극을 갖는 여러개의 MISFET, 제1 및 제2영역에 형성되고, 반도체기판의 주면 상에 형성된 반도체영역을 노출하는 제1영역의 제1접속개구부 및 여러개의 MISFET중 적어도 하나의 소오스영역 또는 드레인 영역을 노출하는 제2영역의 제2접속개구부를 구비한 봉소함유 산화실리콘막, 제1영역에 있어서 제1접속개구부의 붕소함유 산화실리콘막 상에 형성된 제1도체층, 제2영역에 있어서 제2접속개구의 붕소함유 산화실리콘막 상에 형성된 제2도체층 및 제1 및 제2도체층 위에 형성되고 붕소를 함유하지 않는 산화실리콘막을 포함하고, 붕소를 함유하지 않는 산화실리콘막의 적어도 일부는 붕소함유 산화실리콘막과 접촉하고, 제1도체층은 주면의 주변을 따라 연속해서 배치되고, 붕소함유 산화실리콘막과 붕소를 함유하지 않는 산화실리콘막 사이의 경계를 통과하는 홈이 제1영역의 제1도체층과 주면의 주변 사이에 형성된다. 이것에 의해, 고농도의 붕소를 함유하는 산화실리콘막과 다른 절연막 사이의 경계에 형성된 크랙이 경계를 따라 칩의 내부로 확장되는 경우에도, 슬릿에 의해 크랙이 확장되는 것을 막을 수 있어, 크랙에 의한 배선 부식을 신뢰성있게 방지할 수 있다.

Description

반도체집적회로장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 DRAM이 형성된 반도체칩의 외관을 도시한 평면도.

Claims (34)

  1. 반도체칩 상에 퇴적된 층간절연막은 제1붕소함유 산화실리콘막 및 상기 제1붕소함유 산화실리콘막 상에 형성된 제2막을 포함하고, 반도체칩의 주변을 따라 적어도 상기 제2막에 이르는 깊이에 슬릿을 마련한 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 슬릿은 상기 제2막을 완전히 통과하여 제1붕소함유 산화실리콘막에 이르는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 슬릿은 상기 제2막 및 상기 제1붕소함유 산화실리콘막을 완전히 통과하여, 상기 제1붕소함유 산화실리콘막이 형성되는 제3막에 이르는 반도체 집적회로장치.
  4. 제3항에 있어서, 상기 제3막은 상기 반도체칩의 반도체기판의 주면을 도포하고 상기 기판의 상기 주면에 형성된 활성소자를 도포하는 붕소 함유 산화실리콘막인 반도체 집적회로장치.
  5. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 가드링은 반도체칩의 측벽에서 습기가 침투하는 것을 막는 반도체칩의 주변에 인접하여 배치되고, 상기 슬릿이 가드링과 그 주변 사이에 마련되는 반도체 집적회로장치.
  6. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 슬릿이 상기 반도체칩의 주변을 따라 연속해서 마련되는 반도체 집적회로장치.
  7. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 불활성막이 층간절연막 및 질화실리콘막을 도포하는 반도체 집적회로장치.
  8. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 제1붕소함유 산화실리콘막 내의 붕소의 농도가 10mol% 이상인 반도체 집적회로장치.
  9. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 제1붕소함유 산화실리콘막 내의 붕소의 농도가 약 13mol% 이상인 반도체 집적회로장치.
  10. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 반도체집적회로장치가 정보축적 캐패시턴스장치가 메모리셀선택용 MISFET 위에 배치된 스택구조의 메모리셀을 갖는 DRAM인 반도체 집적회로장치.
  11. 제7항 있어서, 상기 제2막은 붕소를 함유하지 않은 산화실리콘막이고, 질화실리콘막을 포함하는 불활성막은 붕소를 함유하지 않는 제1산화실리콘막의 위층에 퇴적되며, 상기 슬릿은 상기 불활성막을 통과하여 연장되는 반도체 집적회로장치.
  12. 주면의 주변부인 제1영역 및 상기 주면의 제1영역 내부의 제2영역을 갖는 반도체기판, 각각이 상기 제2영역에 형성되고, 소오스영역, 드레인영역 및 게이트 전극을 갖는 여러개의 MISFET, 상기 제1 및 제2영역에 형성되고, 상기 반도체기판의 주면 상에 형성된 반도체영역을 노출하는 제1영역의 제1접속개구부 및 여러개의 MISFET중 적어도 하나의 소오스영역 또는 드레인영역을 노출하는 제2영역의 제2접속개구부를 구비한 붕소함유 산화실리콘막, 상기 제1영역에 있어서 상기 제1접속개구부의 상기 붕소함유 산화실리콘막 상에 형성된 제1도체층, 상기 제2영역에 있어서 상기 제2접속개구의 붕소함유 산화실리콘막 상에 형성된 제2도체층 및 상기 제1 및 제2도체층 위에 형성되고 붕소를 함유하지 않는 산화실리콘막을 포함하고, 상기 붕소를 함유하지 않는 산화실리콘막의 적어도 일부는 붕소함유 산화실리콘막과 접촉하고, 상기 제1도제층은 상기 주면의 주변을 따라 연속해서 배치되고, 붕소함유 산화실리콘막과 붕소를 함유하지 않은 산화실리콘막 사이의 경계를 통과하는 홈이 제1영역의 제1도체층과 주면의 주변 사이에 형성되는 반도체집적회로장치.
  13. 제12항에 있어서, 반도체기판의 상기 주면은 직사각형인 반도체집적회로장치.
  14. 제12항에 있어서, 상기 붕소함유 산화실리콘막 내의 붕소의 농도는 10mol% 이상인 반도체집적회로장치.
  15. 제12항에 있어서, 상기 붕소함유 산화실리콘막 내의 붕소의 농도는 13mol% 이상인 반도체집적회로장치.
  16. 반도체기판의 주면 상에 제1절연막을 형성하는 스텝, 상기 제1절연막 상에 제1배선층을 형성하는 스텝. 상기 제1배선층 상에 붕소함유 산화실리콘막을 포함하는 제2절연막을 형성하는 스탭, 상기 제2절연막 상에 제2배선층을 형성하는 스탭, 상기 제2배선층 상에 붕소를 함유하지 않은 산화실리콘막을 포함하는 제3배선막을 형성하는 스텝, 상기 제2배선층을 노출하기 위해 제3절연막에 접속홀을 마련하고, 상기 반도체기판의 주면의 주변에 제3절연막의 상면에서 상기 제3절연막과 상기 제2절연막 사이의 경계로 연장되는 슬릿을 마련하는 스텝을 포함하는 반도체집적회로장치의 제조방법.
  17. 제16항에 있어서, 상기 슬릿이 상기 반도체기판의 주변을 따라 연속해서 마련되는 반도체집적회로장치의 제조방법.
  18. 제16항에 있어서, 상기 슬릿이 상기 제2절연막 안으로 연장되는 반도체집적회로장치의 제조방법.
  19. 제17항에 있어서, 상기 슬릿이 상기 제2절연막을 통해 상기 제2절연막과 상기 제1절연막 사이의 경계로 연장되는 반도체집적회로장치의 제조방법.
  20. 제16항에 있어서, 상기 슬릿이 상기 제2 및 제3절연막을 완전히 통과하여 상기 제1절연막으로 연장된 반도체집적회로장치의 제조방법.
  21. 제20항에 있어서, 상기 제1절연막은 붕소함유 산화실리콘막인 반도체집적회로장치의 제조방법.
  22. 제1붕소함유 산화실리콘막 및 상기 제1붕소함유 산화실리콘막 상에 형성된 붕소를 함유하지 않는 제2막을 포함하는 반도체칩 상에 형성된 층간절연막, 제2막상에 형성되고 제1붕소함유막 보다 높은 강성율을 갖는 불활성막, 불활성막의 상면에서 반도체집적회로장치 까지의 소정의 깊이로 반도체칩의 주변을 따라 형성된 슬릿을 포함하고, 상기 슬릿의 위치 및 깊이는 제1붕소함유 산화실리콘막과 제2붕소를 함유하지 않는 막 사이의 접합성이 약하여 발생하는 크랙의 확장을 방지할 수 있도록 설정되는 반도체집적회로장치.
  23. 제22항에 있어서, 상기 슬릿은 적어도 상기 불활성막을 통과하여 연장되는 반도체집적회로장치.
  24. 제22항에 있어서, 상기 슬릿은 상기 불활성막을 통과하여 상기 제2막으로 연장되는 반도체집적회로장치.
  25. 제22항에 있어서, 상기 슬릿은 상기 제2막을 완전히 통과하여 제1붕소함유 산화실리콘막으로 연장되는 반도체집적회로장치.
  26. 제22항에 있어서, 상기 슬릿은 상기 제2막 및 상기 제1붕소함유 산화실리콘막을 완전히 통과하여 상기 제1붕소함유 산화실리콘막이 형성된 베이스 층으로 연장되는 반도체집적회로장치.
  27. 제26항에 있어서, 상기 베이스층은 활성소자가 형성된 반도체기판인 반도체집적회로장치.
  28. 제26항에 있어서, 상기 베이스층은 활성소자가 형성된 반도체기판의 주면상에 형성된 붕소함유 산화실리콘막인 반도체집적회로장치.
  29. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 가드링은 반도체칩의 주변에 인접해서 배치되어 습기가 반도체칩의 측벽에서 침투하는 것을 막고, 상기 슬릿은 상기 가드링과 그 주변 사이에 마련되는 반도체집적회로장치.
  30. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 상기 슬릿은 상기 반도체장치의 주변을 따라 연속해서 마련되는 반도체집적회로장치.
  31. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 상기 불활성막은 질화실리콘막을 포함하는 반도체집적회로장치.
  32. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 상기 제1붕소함유 산화실리콘막내의 붕소농도는 10mol% 이상인 반도체집적회로장치.
  33. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 상기 제1붕소함유 산화실리콘막내의 붕소농도는 13mol% 이상인 반도체집적회로장치.
  34. 제22항, 제23항, 제24항, 제25항 또는 제26항 중 어느 한 항에 있어서, 상기 반도체집적회로는 정보축적 캐패시턴스 장치가 메모리셀선택용 MISFET의 위에 배치된 스택구조의 메모리셀을 갖는 DRAM 인 반도체집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960030541A 1995-07-28 1996-07-26 반도체집적회로장치 및 그의 제조방법 KR970008413A (ko)

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