KR900015329A - 반도체 집적회로 장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 239000012535 impurity Substances 0.000 claims 32
- 239000010410 layer Substances 0.000 claims 30
- 239000000758 substrate Substances 0.000 claims 27
- 230000000295 complement effect Effects 0.000 claims 9
- 239000003990 capacitor Substances 0.000 claims 8
- 239000011229 interlayer Substances 0.000 claims 8
- 230000002265 prevention Effects 0.000 claims 8
- 238000002955 isolation Methods 0.000 claims 7
- 238000000034 method Methods 0.000 claims 7
- 238000003860 storage Methods 0.000 claims 6
- 230000005611 electricity Effects 0.000 claims 5
- 230000003068 static effect Effects 0.000 claims 5
- 229910052782 aluminium Inorganic materials 0.000 claims 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 4
- 230000015556 catabolic process Effects 0.000 claims 4
- 230000002093 peripheral effect Effects 0.000 claims 4
- 229910000838 Al alloy Inorganic materials 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 229910052723 transition metal Inorganic materials 0.000 claims 3
- 229910021350 transition metal silicide Inorganic materials 0.000 claims 3
- 230000004888 barrier function Effects 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 238000000547 structure data Methods 0.000 claims 2
- 150000003624 transition metals Chemical class 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 239000000956 alloy Substances 0.000 claims 1
- 229910052787 antimony Inorganic materials 0.000 claims 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims 1
- 239000002131 composite material Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- -1 transition metal nitride Chemical class 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 혼합형 반도체 집적회로 장치의 주요부 단면도,
제2도는 제1도의 혼합형 반도체 집적회로 장치를 봉하여 막는 수지 봉지힝 반도체 장치의 부분 단면의 평면도,
제3도는 제1도의 혼합형 반도체 집적회로 장치의 칩 배치도.
Claims (38)
- 층간절연막에 형성된 에미터 열린구멍을 통해서 바이폴라 트랜지스터의 에미터영역의 주면에 배선을 접속하는 반도체 집적회로 장치에 있어서, 상기 바이폴라 트랜지스터의 에미터영역이 베이스영역의 상기 에미터 열린 구멍으로 규정된 영역내의 주면부에 안티몬을 도입하여 활성화 하는 것에 의해 구성되어 있는 반도체 집적회로 장치.
- 특허청구의 범위 제1항에 있어서, 상기 에미터영역에 접속되는 배선은 알루미늄막, 알루미늄 합금막 또는 그들의 어느 하나를 주체로 하는 복합막으로 구성되어 있는 반도체 집적회로 장치.
- 바이폴라 트랜지스터 및 MISFET를 동일 반도체 기판에 형성하는 반도체 집적회로 장치에 있어서, 상기 바이폴라 트랜지스터의 에미터영역, 상기 MISFET의 소오스영역 및 드레인영역의 각각을 동일 공정으로 이온주입법에 의해 불순물을 도입하여 활성화 하는 것에 의해 구성하고, 상기 에미터영역, 소오스영역 및 드레인영역의 각각에 동일 공정으로 형성된 베리어 금속층을 개재시켜서 알루미늄배선 또는 알루미늄 합금배선을 접속한 반도체 집적 회로 장치.
- 특허청구의 범위 제3항에 있어서, 상기 베리어 금속층은 천이금속 질화막 또는 천이금속 실리사이드막으로 형성되어 있는 반도체 집적회로 장치.
- 외부단자와 그것에 직접 접속되는 입력단회로 사이에 정전기파괴 방지회로를 갖는 상보형 MISFET 및 바이폴라 트랜지스터를 갖는 반도체 집적회로 장치에 있어서, 상기 정전기파괴 방지회로가 반도체 기판의 주면부에 상기 상보형 MlSFET의 웰영역과 동일층으로 형성된 저불순물농도의 제1의 도전형의 제1의 반도체 영역 및 상기 제1의 반도체 영역의 주면부에 상기 상보형 MISFET의 소오스영역 및 드레인영역과 동일층으로 형성된 고불순물농도의 제2의 도전형의 제2의 반도체영역으로 구성된 제1의 다이오드소자, 상기 반도체기판내에 매입된 상기 바이폴라 트랜지스터의 분리영역과 동일층으로 형성된 매입형의 고불순물농도의 제1의 도전형의 제3의 반도체영역 및 상기 반도체기판의 주변부에 상기 제3의 반도체영역에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터의 매입형 컬렉터영역의 진위상승용 반도체영역과 동일층으로 형성된 고불순물농도의 제2의 도전형의 제4의 반도체영역으로 형성된 제2의 다이오드 소자를 상기 외부단자에서 입력단회로를 향해서 순차적으로 병렬로 배열해서 구성한 반도체 집적회로 장치.
- 외부단자와 그것에 직접 접속되는 입력단 회로 사이에 정전기파괴 방지회로를 갖는 MISFET 및 바이폴라 트랜지스터를 갖는 반도체 집적회로 장치에 있어서, 상기 정전기파괴 방지회로가 반도체기판내에 매입된 상기 바이폴라 트랜지스터의 분리영역과 동일층으로 형성된 매입층의 고불순물농도의 제1의 도전형의 제3의 반도체영역 및 상기 반도체 기판의 주면 위에 상기 제3의 반도체영역의 바닥면을 접촉시켜서 마련된 상기 상보형 MISFET의 웰영역과 동일층으로 형성된 저불순물농도의 제2의 도전형의 제5의 반도체영역으로 형성된 제3의 다이오드 소자, 상기 제3의 반도체영역 및 상기 반도체기판의 주면부에 상기 제3의 반도체영역에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터의 매입형 컬렉터 영역의 전위상승용 반도체 영역과 동일층으로 형성된 고불순물농도의 제2의 도선형의 제4의 반도체영역으로 형성된 제2의 다이오드 소자를 상기 외부단자에서 입력단회로를 향해서 순차적으로 병렬로 배열해서 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제6항에 있어서, 상기 정전기파괴 방지회로는 상기 제3, 제1, 제2의 다이오드 소자의 각각을 외부단자에선 입력단회로를 향해서 순차적으로 병렬로 배치해서 구성된 반도체 집적회로 장치.
- 특허청구의 범위 제7항에 있어서, 상기 제2의 다이오드 소자는 정전기파괴 방지회로의 클램프용 MISFET의 드레인 영역의 일부를 구성하는 반도체 집적회로 장치.
- 특허청구의 범위 제8항에 있어서, 상기 정전기파괴 방지회로의 클램프용 MISFET의 소오스영역은 상기 제2의 다이오드 소자의 제2의 도전형의 제4의 반도체영역 또는 상기 제1의 다이오드소자의 제2의 도전형의 제2의 반도체영역과 동일층으로 형성된 반도체 집적회로 장치.
- 특허청구의 범위 제9항에 있어서, 상기 정전기 파괴 방지회로의 클램프용 MISFET의 드레인영역과 게이트 전극 사이에는 게이트절연막과 비교해서 두꺼운 막두께의 절연막을 마련한 반도체 집적회로 장치.
- 특허청구의 범위 제10항에 있어서, 상기 징전기파괴 방지회로의 클램프용 MISFET의 드레인영역, 소오스영역의 각각은 게이트 전극에 대해서 자기정합적으로 형성되어 있는 반도체 집적회로 장치.
- 특허청구의 범위 제10항에 있어서, 상기 외부단자와 출력단회로 사이에 마련되는 징전기파괴 방지회로는 적어도 상기 제2의 다이오드 소자로 구성된 반도체 집적회로 장치.
- 진성컬렉터영역, 매입형컬렉터영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 바이폴라 트랜지스터, 상기 진성컬렉터영역 및 매입형 컬렉터 영역의 각각과 동일층이고, 또한 동일도전형으로 형성된 웰영역, 매입형 반도체영역의 각각의 기판의 깊이 방향으로 순차적으로 배치한 영역에 형성되는 MlSFET를 갖는 반도체 집적회로 장치에 있어서, 상기 MISFET를 형성하는 웰영역의 기판표면에서의 깊이를 상기 바이폴라 트랜지스터의 진성컬렉터영역의 기판표면으로 부터의 길이와 비교해서 얕게 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제13항에 있어서, 상기 웰영역의 상기 MISFET의 소오스영역 및 드레인영역의 접합깊이의 2배의 기판표면에서의 깊이의 불순물농도는 상기 진성컬렉터영역과 같은 깊이의 불순물농도에 비해서 높게 형성되어 있는 반도체 집적회로 장치.
- 특허청구의 범위 제14항에 있어서, 상기 웰영역의 기판표면에서 상기 접합 깊이의 2배의 깊이 영역까지는 상기 MISFET의 펀치 스루가 발생하는 영역인 반도체 집적회로 장치.
- 특허청구의 범위 제15항에 있어서, 상기 매입형 컬렉터영역의 깊이 방향의 치수에 비해서 크게 구성되어 있는 반도체 집적회로 장치.
- 진성컬렉터영역, 매입형 컬렉터영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 바이폴라 트랜지스터, 상기 진성컬렉터영역, 매입형 컬렉터영역의 각각과 동일층이고,또한 동일 도전형으로 형성되는 웰영역, 매입형 반도체 영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 영역에 형성되는 MISFET를 갖는 반도체 직접회로 장치의 제조방법에 있어서, 기판의 바이폴라 트랜지스터의 형성영역의 주면부에 제1의 불순물을 도입함과 동시에 기판의 MISFET의 형성영역의 주면부에 상기 제1의 불순물 및 이 제1의 불순물과 동일 도전형으로 그것과 비교해서 화산속도가 빠른 제2의 불순물을 도입하는 공정, 상기 기판의 주면상에 에피택셜층을 성장하고, 상기 바이폴라 트랜지스터의 형성영역에 상기 제1의 불순물을 확산해서 상기 매입형 컬럭터영역을 형성함과 동시에 상기 MISFET의 형성영역에 상기 제1의 불순물 및 제2의 불순물을 확산해서 상기 매입형 반도체 영역을 형성하는 공정, 상기 기판의 에피택실층의 바이폴라 트랜지스터의 형성영역의 주면부에 상기 진성컬렉터영역을 형성함과동시에 상기 에피택셜층의 주면부에 상기 웰영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
- 기판의 비활성영역의 주면에 헝성되는 채널스토퍼영역 및 소자간분리용 절연막으로 주위가 규정된 활성영역의 주면에 MISFET를 구성하는 반도체 집적회로 장치에 있어서, 상기 채널스토퍼영역과 상기 소자간 분리용 절연막의 경계부분에서의 상기 채널스토퍼영역의 불순물농도를 상기 채널스토퍼영역을 형성하는 불순물이 상기 소자간 분리용 절연막내에 도입되는 불순물농도에 비해서 높게 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제18항에 있어서, 상기 채널스토퍼영역을 형성하는 불순물은 1가인 경우, 100∼150KeV 정도의 높은 에너지 이온주입법으로기판의 비활성영역의 주면부에 도입되는 반도체 집적회로 장치.
- 웰영역의 하부에 그것과 동일도전형이고, 또한 그것에 비해서 불순물농도가 높은 매입형 반도체 영역을 마련하고 상기 웰영역의 주면부에 형성된 MISFET의 소오스영역 및 드레인영역인 제1의 반도체영역에 층간절연막에 형성된 접속구멍을 통해서 배선이 접속된 반도체 집적회로 장치에 있어서 상기 웰영역의 제1의 영역의 주면부에 형성된 제1의 MISFET의 제1의 반도체영역에 배선을 접속함과 동시에 상기 웰영역의 상기 제1의 영역과 다른 제2의 영역의 주면부에 형성된 제2의 MISFET의 제1의 반도체영역에 상기 접속구멍으로 규정된 영역내에 상기 제1의 반도체영역과 동일도전형의 불순물을 도입해서 형성된 상기 제1의 반도체영역과 비교해서 깊은 접합 깊이를 갖는 제2의 반도체영역을 개재시켜서 배선을 접속한 반도체 집적회로 장치.
- 특허청구의 범위 제20항에 있어서, 상기 제2의 MISFET는 DRAM의 메모리셀의 메모리셀 선택용 MISFET이고, 상기 제1의 MlSFET는 상기 DRAM의 주변회로의 MISFET인 반도체 집적회로 장치.
- 특허청구의 범위 제21항에 있어서, 상기 웰영역의 바이폴라 트랜지스터의 진성컬렉터영역과 동일층으로 형성되고, 상기 매입형 반도체영역은 상기 바이폴라 트랜지스터의 매입형 컬렉터영역과 동일층으로 형성되어 있는 반도체 집적회로 장치.
- 메모리셀 선택용 MISFET와 정보축적용 용량소자의 직렬회로로 메모리셀을 구성하는 DRAM, 바이폴라 트랜지스터의 각각을 동일 반도체기판에 구성하는 반도체 집적회로장치에 있어서, 상기 DRAM의 메모리셀의 정보축적용 용량소자를 상기 반도체기판의 주면에서 그 깊이 방향을 향해서 형성된 가는 흠내에 구성하고, 상기 바이폴라 트랜지스터의 주위를 규정하는 분리영역을 상기 DRAM의 메모리셀의 정보 축적용 용량소자릍 헝성하는 가는홈과 동일 공정으로 형성된 가는홈으로 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제23항에 있어서, 상기 DRAM의 메모리셀의 정보측적용 용량소자는 상기 가는홈을 따라서 제1의 전극층, 유전체막, 제2의 전극층의 각각을 순차로 적층해서 구성되고, 상기 제1의 전극층은 상기 가는홈의 바닥부에서 상기 반도체기판의 내부에 매입된 매입형 반도체영역을 개재시켜서 전원이 공급되고, 상기 제2의 전극층은 상기 메모리셀 선택용 MlSFET의 한쪽의 반도체 영역에 접속되는 반도체 집적회로 장치.
- 특허청구의 범위 제24항에 있어서, 상기 바이폴라 트랜지스터의 분리영역의 가는홈 내에는 상기 정보축적용 용량소자의 제1의 전극층, 제2의 전극층의 각각과 동일공정으로 형성된 전극층이 매입되어 있는 반도체 집적회로 장치.
- 특허청구의 범위 제24항에 있어서, 상기 바이폴라 트랜지스터의 분리영역의 가는홈의 바닥부에는 상기 매입형 반도체영역이 마련되어 있지 않은 반도체 집적회로 장치.
- 특허청구의 벙위 제26항에 있어서, 상기 바이폴라트랜지스터의 분리영역의 가는홈의 메모리셀의 정보축적용 용랑소자의 가는홈의 각각은 상기 바이폴라 트랜지스터의 매입형 컬렉터영역에 비해서 깊게 구성되는 반도체 집적회로 장치.
- 메모리셀 선택용 MISFET와 정보축적용 용량소자의 직렬회로로 구성된 메모리셀을 웰영역의 주면에 배열하는 DRAM을 구비한 반도체 집적회로 장치에 있어서, 상기 DRAM의 메모리셀이 배열된 웰영역의 하부에 그것과 동일도전형이고, 또한 그것에 비해서 불순물 농도가 높은 매입형 반도체영역을 마련하고, 이 매입형 반도체영역을 개재시켜서 상기 웰영역에 웰전위를 공급한 반도체 집적회로 장치.
- 특허청구의 범위 제28항에 있어서, 상기 웰영역 하부에 마련된 매입형 반도체 영역은 상기 DRAM의 주변회로의 MISFET를 형성하는 웰영역의 하부에 마련된 매입형 반도체영역과 동일제조공정으로 형성되는 반도체 집적회로 장치.
- 바이폴라 트랜지스터의 에미터영역에 층간 절연막에 형성된 에미터 열린구멍을 통해서 상기 층간 절연막 위를 연장하는 알루미늄 배선 또는 그 합금배선을 접속하는 반도체 집적회로 장치에 있어서, 상기 층간 절연막에 형성된 에미터 열린구멍내에 천이 금속막 또는 천이금속 실리사이드막을 매입하고, 이 매입된 천이금속막 또는 천이금속 실리사이드막을 개재시켜서 상기 바이폴라 트랜지스터의 에미터영역과, 상기 알루미늄 배선 또는 알루미늄 합금배선을 접속한 반도체 집적회로 장치.
- 진성컬렉터영역. 매입형 컬렉터영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 바이폴라 트랜지스터, 상기 진성 컬렉터영역 및 매입형 컬렉터 영역의 각각과 동일층이고, 또한 동일도전형으로 형성되는 웰영역, 매입형 반도체영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 영역에 형성되는 MISFET를 갖는 반도체 집적회로 장치에 있어서, 상기 바이폴라 트랜지스터의 진성컬렉터영역의 기판표면으로 부터의 깊이를 상기 MISFET를 형성하는 웰영역의 기판 표면으로 부터의 깊이에 비해서 얕게 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제31항에 있어서, 상기 MISFET는 n 채널 MISFET 또는 p 채널 MISFET인 반도체 집적회로 장치.
- 특허청구의 범위 제32항에 있어서, 상기 MISFET를 형성하는 영역의 매입형 반도체 영역은 제1의 불순물을 확산해서 형성되고, 상기 바이폴라 트랜지스터의 매입형 컬렉터영역은 상기 제1의 불순물 및 이 제1의 불순물과 동일도전형이고, 또한 그것에 비해서 확산속도가 따른 제2도의 불순물을 확산해서 형성되는 반도체 집적회로 장치.
- 메모리셀 선택용 MISFET와 적층구조의 정보축적용 용량소자 C의 직렬회로로 메모리셀을 구성하고, 상기 적층구조의 정보축적용 용량소자 C의 위전극층상에 층간절연막을 개재시켜서 연장하는 상보성 데이타선을 상기 메모리셀의 메모리셀 선택용 MlSFET의 한쪽의 반도체영역에 접속하는 DRAM을 구비한 반도체 집적회로 장치에 있어서, 상기 상보성 데이타선의 배선폭의 치수를 상기 상보성 데이타선과 그 아래의 적층구조의 정보축적용 용량소자 C의 위전극층 사이의 층간절연막의 막두께 보다 작게 구성하는 반도체 집적회로 장치.
- 특허청구의 범위의 제34항에 있어서, 상기 DRAM의 주변회로로 연장하는 상기 상보성 데이타선과 동일도전층으로 형성된 신호배선의 배선폭 치수는 그 아래층의 층간절연막의 막두께보다 크게 구성되어 있는 반도체 집적회로 장치.
- 특허청구의 범위의 제34항에 있어서, 상기 DRAM의 전원용 외부단자에서 인출된 분기하기전까지의 상기 상보성 데이타선과 동일도전층으로 형성된 전원배선의 배선폭치수는 그 아래층의 층간절연막의 막두께보다 크게 되어 있는 반도체 집적회로 장치.
- 에미터영역, 베이스영역, 컬렉터영역의 각각을 순차적으로 기판의 표면으로 부터 깊이 방향을 향해서 배치한 종형구조의 바이폴라 트랜지스터를 갖는 반도체 집적회로 장치에 있어서, 상기 컬렉터 영역의 상기 에미터영역의 바로 아래부분을 다음 컬렉터영역과 비교해서 고불순물농도로 구성한 반도체 집적회로 장치.
- 특허청구의 범위 제37항에 있어서, 상기 컬레터영역의 에미터영역의 바로 아래부분의 고불순물 농도영역을 상기 에미터영역을 규정하는 에미터 열린구멍으로 규정된 영역내에서 컬렉터영역에 불순물을 도입하는 것에 의해 형성되어 있는 반도체 집적회로 장치.※참고사항:최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003749A KR0182779B1 (ko) | 1989-03-20 | 1995-02-25 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065845A JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
| JP1-65845 | 1989-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900015329A true KR900015329A (ko) | 1990-10-26 |
| KR0182777B1 KR0182777B1 (ko) | 1999-03-20 |
Family
ID=13298755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900002422A KR0182777B1 (ko) | 1989-03-20 | 1990-02-26 | 반도체 집적회로 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5081515A (ko) |
| JP (1) | JP2866389B2 (ko) |
| KR (1) | KR0182777B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| JP3116478B2 (ja) * | 1991-10-29 | 2000-12-11 | ソニー株式会社 | 半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61236153A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
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| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPS6347962A (ja) * | 1986-08-18 | 1988-02-29 | Nec Corp | 半導体装置 |
| JP2600151B2 (ja) * | 1986-11-21 | 1997-04-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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-
1989
- 1989-03-20 JP JP1065845A patent/JP2866389B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-26 KR KR1019900002422A patent/KR0182777B1/ko not_active IP Right Cessation
- 1990-03-20 US US07/496,328 patent/US5081515A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0182777B1 (ko) | 1999-03-20 |
| JP2866389B2 (ja) | 1999-03-08 |
| US5081515A (en) | 1992-01-14 |
| JPH02246148A (ja) | 1990-10-01 |
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Legal Events
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