JPS61236153A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61236153A JPS61236153A JP7655385A JP7655385A JPS61236153A JP S61236153 A JPS61236153 A JP S61236153A JP 7655385 A JP7655385 A JP 7655385A JP 7655385 A JP7655385 A JP 7655385A JP S61236153 A JPS61236153 A JP S61236153A
- Authority
- JP
- Japan
- Prior art keywords
- type
- well
- buried layer
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し技術分野〕
本発明はＢｉ−ＭＯＳ型（バイポーラ・モス混合型）半
導体装置に関し、特にバイポーラ素子の特性の向上を図
った半導体装置に関するものである。
導体装置に関し、特にバイポーラ素子の特性の向上を図
った半導体装置に関するものである。
し背景技術〕
近年、１枚の半導体基板上にバイポーラ型トランジスタ
とＭＯＳ型トランジスタを一体的に形成した、いわゆる
Ｂｉ−ＭＯＳ型半導体装置が本願出願人らにより提案さ
れ（特開昭５９−９４８６１号公報）、実用化が進めら
れている。例えば第４図はその例であり、１枚のＰ型シ
リコン基板ＩＢにＰ型埋込層２ ＢＫ、、Ｊ、って分離
されたＮ型埋込層３Ｂ、４Ｂを形成し、その上にエピタ
キシャル層５ＢＹ成長させると共にここに夫々Ｎ型ウェ
ル７Ｂ、８Ｂを形成し、各Ｎ型ウェル７Ｂ、８Ｂ内にＮ
ＰＮ型バイポーラトランジスタＱＢ′とＰ型ＭＱＳトラ
ンジスタＱｐ’Ｙ形成している。ＮＰＮ型バイポーラト
ランジスタＱ Ｂ／はＮ型コレクタ層１３Ｂ、Ｐ型代−
ス層１４Ｂ、Ｎ型エミツタ層１５Ｂからなり、Ｐ型ＭＯ
ＳトランジスタＱＰ’はゲートＩＩＢと、Ｐ型ソース・
ドレイン４１２Ｂ、１２Ｂからなる。また両トランジ
スタＱＢ’、Ｑ〆は前記Ｐ型埋込層２Ｂ上忙形成された
Ｐ型ウェル６Ｂによって分離されることは勿論である。
とＭＯＳ型トランジスタを一体的に形成した、いわゆる
Ｂｉ−ＭＯＳ型半導体装置が本願出願人らにより提案さ
れ（特開昭５９−９４８６１号公報）、実用化が進めら
れている。例えば第４図はその例であり、１枚のＰ型シ
リコン基板ＩＢにＰ型埋込層２ ＢＫ、、Ｊ、って分離
されたＮ型埋込層３Ｂ、４Ｂを形成し、その上にエピタ
キシャル層５ＢＹ成長させると共にここに夫々Ｎ型ウェ
ル７Ｂ、８Ｂを形成し、各Ｎ型ウェル７Ｂ、８Ｂ内にＮ
ＰＮ型バイポーラトランジスタＱＢ′とＰ型ＭＱＳトラ
ンジスタＱｐ’Ｙ形成している。ＮＰＮ型バイポーラト
ランジスタＱ Ｂ／はＮ型コレクタ層１３Ｂ、Ｐ型代−
ス層１４Ｂ、Ｎ型エミツタ層１５Ｂからなり、Ｐ型ＭＯ
ＳトランジスタＱＰ’はゲートＩＩＢと、Ｐ型ソース・
ドレイン４１２Ｂ、１２Ｂからなる。また両トランジ
スタＱＢ’、Ｑ〆は前記Ｐ型埋込層２Ｂ上忙形成された
Ｐ型ウェル６Ｂによって分離されることは勿論である。
ところで、この種のＢｉ−ＭＯＳ構造では、前記Ｎ型埋
込層３Ｂと４Ｂは同一のＮ型不純働程（アンチモン（Ｓ
ｂ）、ひ素（Ａｓ））で同時に形成しているため、エピ
タキシャル層５Ｂ＠その上釦形成したときにもこれら不
純物橿のオートドーピングによるいわゆる「わき上がり
」も同じ量となり、両埋込層３Ｂ、４Ｂの厚さは同じ厚
さに形成されている。したがって、これらＮ型埋込層３
Ｂ。
込層３Ｂと４Ｂは同一のＮ型不純働程（アンチモン（Ｓ
ｂ）、ひ素（Ａｓ））で同時に形成しているため、エピ
タキシャル層５Ｂ＠その上釦形成したときにもこれら不
純物橿のオートドーピングによるいわゆる「わき上がり
」も同じ量となり、両埋込層３Ｂ、４Ｂの厚さは同じ厚
さに形成されている。したがって、これらＮ型埋込層３
Ｂ。
４Ｂの上側に画成されるエピタキシャル層５Ｂの有効厚
さ、つまり一般にはＮ型ウェル７Ｂ、８Ｂの厚さく深さ
）も夫々同じにされ、バイポーラトランジスタＱＢ’と
ＭＯＳトランジスタＱＰ’は同じ深さのＮ型ウェル７Ｂ
、８Ｂ内に形成されることになる。
さ、つまり一般にはＮ型ウェル７Ｂ、８Ｂの厚さく深さ
）も夫々同じにされ、バイポーラトランジスタＱＢ’と
ＭＯＳトランジスタＱＰ’は同じ深さのＮ型ウェル７Ｂ
、８Ｂ内に形成されることになる。
このため、前記ＭＯＳトランジスタＱｐ’のしきい値電
圧のバラツキを抑制すべ（前記Ｎ型ウェル８Ｂの深さく
Ｎ効エピタキシャル層５Ｂ’の厚さ）１に１．３５μｍ
以上に設定すると、このＭＯＳトランジスタの接合容量
を低減できＭＯＳトランジスタのスイッチング特性を向
上できるが、バイポーラトランジスタＱ！１′における
Ｎ型ウェル７Ｂもこれと同じ厚さ忙なり、バイポーラト
ランジスタＱＢ’に対するウェル深さが大になって遮断
周波数（ｆＴ）の低下を生じ、高周波特性が劣化されか
つコレクタ入力抵抗が増大されるという問題が生じる。
圧のバラツキを抑制すべ（前記Ｎ型ウェル８Ｂの深さく
Ｎ効エピタキシャル層５Ｂ’の厚さ）１に１．３５μｍ
以上に設定すると、このＭＯＳトランジスタの接合容量
を低減できＭＯＳトランジスタのスイッチング特性を向
上できるが、バイポーラトランジスタＱ！１′における
Ｎ型ウェル７Ｂもこれと同じ厚さ忙なり、バイポーラト
ランジスタＱＢ’に対するウェル深さが大になって遮断
周波数（ｆＴ）の低下を生じ、高周波特性が劣化されか
つコレクタ入力抵抗が増大されるという問題が生じる。
本発明の目的はＭＯＳトランジスタにおけるしきい値電
圧の安定化を達成する一方で、バイポーラトランジスタ
における高周波特性の向上およびコレクタ入力抵抗の低
減を図り、これにより装置全体の特性を向上し得るＢ
ｉ −ＭＯＳ型半導体装置を提供することにある。
圧の安定化を達成する一方で、バイポーラトランジスタ
における高周波特性の向上およびコレクタ入力抵抗の低
減を図り、これにより装置全体の特性を向上し得るＢ
ｉ −ＭＯＳ型半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
（発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単忙説明すれば、下記のとおりである。
を簡単忙説明すれば、下記のとおりである。
すなわち、Ｂ ｉ −ＭＯＳ型半導体装置におけるバイ
ポーラトランジスタのウェル深さがＭＯＳトランジスタ
のウェル深さよりも小さくなるように埋込層の厚さや有
効エピタキシャル層の厚さをバイポーラトランジスタ部
とＭＯＳトランジスタ部とで相違させることにより、Ｍ
ＯＳトランジスタでは深℃・ウェル構造によってしき〜
・値電圧の安定化・スイッチング特性の向上を図ること
ができ、バイポーラトランジスタでは浅いウェル構造に
よって高周波特性の向上とコレクタ入力抵抗の低減を図
ることができ、これに工りＢｌ−ＭＯＳ型半導体装置全
体の特性の向上を達成できる。
ポーラトランジスタのウェル深さがＭＯＳトランジスタ
のウェル深さよりも小さくなるように埋込層の厚さや有
効エピタキシャル層の厚さをバイポーラトランジスタ部
とＭＯＳトランジスタ部とで相違させることにより、Ｍ
ＯＳトランジスタでは深℃・ウェル構造によってしき〜
・値電圧の安定化・スイッチング特性の向上を図ること
ができ、バイポーラトランジスタでは浅いウェル構造に
よって高周波特性の向上とコレクタ入力抵抗の低減を図
ることができ、これに工りＢｌ−ＭＯＳ型半導体装置全
体の特性の向上を達成できる。
〔実施例１〕
第１図は本発明をＢｉ−ＣＭＯＳ（バイポーラ・相補型
モス混合）型半導体装置に適用した実施例である。Ｐ型
シリコン基板１にＰ型埋込層２と、第１．第２のＮ型埋
込層３．４ｙ！＃形成し、その上にエピタキシャル層５
を形成している。前記各埋込層２． ３． ４はエピタ
キシャル成長時のオートドーピングによっていわゆるわ
き上がりが生じており、初期の厚さよりも夫々上方に厚
さが増大されて℃・る。そして、本例ではＰ型埋込層２
と第２のＮ型埋込層４は略同じ厚さとし、第１のＮ型埋
込層３はこれよりも厚さを大きくし、したがって前記各
埋込層２． ３． ４上のエピタキシャル層５に形成し
たＰ型ウェル６、第２の埋込層４上のＮ型ウェル８、第
１０埋込層３上のＮ型ウェル７は大略この順でウェル深
さが大きくなっている。しかる上で、前記Ｐ型ウェル６
内にはゲート９とＮ型ソース・ドレイン領域１０、ＩＯ
Ｙ形成してＮ型ＭＯＳトランジスタＱＮを構成し、Ｎ型
ウェル８内にはグー）１１とＰ型ソース・ドレイン領域
１２．１２を形成してＰ型ＭＯＳトランジスタＱｐｙａ
−構成し、更に他の浅いＮ型ウェル７内廻はＮ型コレク
タ層１３、Ｐ型ベース層１４、Ｎ型エミツタ層１５を形
成してバイポーラトランジスタＱＢを構成している。
モス混合）型半導体装置に適用した実施例である。Ｐ型
シリコン基板１にＰ型埋込層２と、第１．第２のＮ型埋
込層３．４ｙ！＃形成し、その上にエピタキシャル層５
を形成している。前記各埋込層２． ３． ４はエピタ
キシャル成長時のオートドーピングによっていわゆるわ
き上がりが生じており、初期の厚さよりも夫々上方に厚
さが増大されて℃・る。そして、本例ではＰ型埋込層２
と第２のＮ型埋込層４は略同じ厚さとし、第１のＮ型埋
込層３はこれよりも厚さを大きくし、したがって前記各
埋込層２． ３． ４上のエピタキシャル層５に形成し
たＰ型ウェル６、第２の埋込層４上のＮ型ウェル８、第
１０埋込層３上のＮ型ウェル７は大略この順でウェル深
さが大きくなっている。しかる上で、前記Ｐ型ウェル６
内にはゲート９とＮ型ソース・ドレイン領域１０、ＩＯ
Ｙ形成してＮ型ＭＯＳトランジスタＱＮを構成し、Ｎ型
ウェル８内にはグー）１１とＰ型ソース・ドレイン領域
１２．１２を形成してＰ型ＭＯＳトランジスタＱｐｙａ
−構成し、更に他の浅いＮ型ウェル７内廻はＮ型コレク
タ層１３、Ｐ型ベース層１４、Ｎ型エミツタ層１５を形
成してバイポーラトランジスタＱＢを構成している。
図中、１６はＰＳＧ等の層間絶縁膜、１７はＡノ配線、
１８は素子分１１１１ｓｉＵｔ農である。
１８は素子分１１１１ｓｉＵｔ農である。
したがって、このＢｉ−ＣＭＯＳ型半導体装置によれば
、Ｐ型埋込層２はもとより、同じＮ型埋込層でもＰ型Ｍ
ＯＳトランジスタＱｐの下側の第２のＮ型埋込層４がバ
イポーラトランジスタＱＢの第１のＮ型埋込層３よりも
薄く形成され、これらに対応するＰ型ウェル６やＮ型ウ
ェル８は他のＮ型ウェル７よりも深く形成されて〜・る
ので、各ＭＯＳトランジスタＱｘｖ Ｑｐ、＠にＰ型Ｍ
ＯＳトランジスタＱｐのＮ型ウェル（有効エピタキシャ
ル層）８はしきい値電圧の安定化を確保するのに十分で
あり、ＭＯＳトランジスタの特性の安定化に有効となる
。また、各ＭＯＳトランジスタＱ Ｎ ＩＱｐのＰ型ウ
ェル６やＮ型ウェル８が深く形成されているので、それ
ぞれのドレイン・ソーストもウェル６．８との接合容量
が低減でき、スイッチング特性が向上できる。一方、バ
イポーラトランジスタＱＢにおいてはＮ型ウェル（有効
エピタキシャル層）７が浅く形成されて〜・ろため、高
周波特性を向上でき、かつコレクタ入力抵抗の低減を図
ることができる。
、Ｐ型埋込層２はもとより、同じＮ型埋込層でもＰ型Ｍ
ＯＳトランジスタＱｐの下側の第２のＮ型埋込層４がバ
イポーラトランジスタＱＢの第１のＮ型埋込層３よりも
薄く形成され、これらに対応するＰ型ウェル６やＮ型ウ
ェル８は他のＮ型ウェル７よりも深く形成されて〜・る
ので、各ＭＯＳトランジスタＱｘｖ Ｑｐ、＠にＰ型Ｍ
ＯＳトランジスタＱｐのＮ型ウェル（有効エピタキシャ
ル層）８はしきい値電圧の安定化を確保するのに十分で
あり、ＭＯＳトランジスタの特性の安定化に有効となる
。また、各ＭＯＳトランジスタＱ Ｎ ＩＱｐのＰ型ウ
ェル６やＮ型ウェル８が深く形成されているので、それ
ぞれのドレイン・ソーストもウェル６．８との接合容量
が低減でき、スイッチング特性が向上できる。一方、バ
イポーラトランジスタＱＢにおいてはＮ型ウェル（有効
エピタキシャル層）７が浅く形成されて〜・ろため、高
周波特性を向上でき、かつコレクタ入力抵抗の低減を図
ることができる。
注目すべきは同一基板上でＭＯＳＬＳＩに使用されるＭ
ＯＳトランジスタと同等の性能のトランジスタと、バイ
ポーラＬＳＩに使用されるバイポーラトランジスタと同
等の特性のトランジスタを持つ高性能なＬＳＩが実現で
きることである。
ＯＳトランジスタと同等の性能のトランジスタと、バイ
ポーラＬＳＩに使用されるバイポーラトランジスタと同
等の特性のトランジスタを持つ高性能なＬＳＩが実現で
きることである。
次に以上の構成の半導体装置のｍａ方法をｗｃｚ図囚回
置Ｆ］ｋより説明する。
置Ｆ］ｋより説明する。
先ず、第２回置のように、Ｐ型シリコン基板１０表面に
シリコン酸化膜（Ｓｉ−Ｑｌ膜）２０と窒化１１１ （
５ｊＳＮ４ Ｍ！ ） ２１を形成し、フォトリソグラ
フィ技術によってバイポーラトランジスタ形成部位のみ
パターニングし、ここにフォトレジスト膜２８と５ｉｌ
Ｎ、膜２１’ｌｋマスクとしてひ素（Ａ、ｓ）ｔイオン
打込みしてイオン打込み層２１’形成する。次いで、こ
れを熱処理して前記イオン打込み層２２１Ｌ−活性化し
同図（Ｂ）のように第１のＮ型埋込層３を形成し、同時
にその表面に厚いＳｉＯ，膜２３を形成する。また、残
存して℃・ろ前記Ｓｉ、Ｎ。
シリコン酸化膜（Ｓｉ−Ｑｌ膜）２０と窒化１１１ （
５ｊＳＮ４ Ｍ！ ） ２１を形成し、フォトリソグラ
フィ技術によってバイポーラトランジスタ形成部位のみ
パターニングし、ここにフォトレジスト膜２８と５ｉｌ
Ｎ、膜２１’ｌｋマスクとしてひ素（Ａ、ｓ）ｔイオン
打込みしてイオン打込み層２１’形成する。次いで、こ
れを熱処理して前記イオン打込み層２２１Ｌ−活性化し
同図（Ｂ）のように第１のＮ型埋込層３を形成し、同時
にその表面に厚いＳｉＯ，膜２３を形成する。また、残
存して℃・ろ前記Ｓｉ、Ｎ。
膜２１と新たに設けたフォトレジスト膜２９Ｙ新たにパ
ターニングし、Ｐ型ＭＵＳトランジスタ形成部位を開口
する。そして、ここにはアンチモン（Ｓｂ）’にイオン
打込みしてイオン打込み層２４を形成する。
ターニングし、Ｐ型ＭＵＳトランジスタ形成部位を開口
する。そして、ここにはアンチモン（Ｓｂ）’にイオン
打込みしてイオン打込み層２４を形成する。
次いで、これを熱処理して同図（Ｑのように第２のＮ型
埋込み層４を形成し、かつ表面に厚℃・ＳｉＱ□農２５
Ｙ形成する。その後Ｓｉ３８番膜２１を除去する。そし
て、前記厚（・ＳｉＯ，＠２３ｅ２５をマスクにしてボ
ロンをイオン打込みしかつこれｔ熱処理することにより
Ｐ型埋込層２を形成する。
埋込み層４を形成し、かつ表面に厚℃・ＳｉＱ□農２５
Ｙ形成する。その後Ｓｉ３８番膜２１を除去する。そし
て、前記厚（・ＳｉＯ，＠２３ｅ２５をマスクにしてボ
ロンをイオン打込みしかつこれｔ熱処理することにより
Ｐ型埋込層２を形成する。
前記厚いＳ ｉＱｔ膜２３．２５やＳｉＱ、良２（１除
去した後、常法によってエピタキシャル成長ヲ行な〜・
、同図壇のようにＰ型シリコン基板１上にエピタキシャ
ル層５を形成する。このとき、第１゜第２のＮ型埋込層
３，４中のＡｓｓ ｂｂやＰ型埋込層２中のボロンはオ
ートドーピングによって上方へわき上がり、各層の厚さ
が増大してその分有効エピタキシャル膚の厚さは低減さ
れる。そして、本例では第１のＮ型埋込層３の不純物（
Ａｓ）は第２のＮ型埋込層４の不純物（ｓｂ）よりも５
散定数が大きいため、わき上がり童も多く、埋込層の厚
さは大になる。また、本例ではＰ型埋込層２の不純物（
Ｂ）はそのイオン打込量を少なくしているので、Ｐ型埋
込層のわき上がりも抑制できる。
去した後、常法によってエピタキシャル成長ヲ行な〜・
、同図壇のようにＰ型シリコン基板１上にエピタキシャ
ル層５を形成する。このとき、第１゜第２のＮ型埋込層
３，４中のＡｓｓ ｂｂやＰ型埋込層２中のボロンはオ
ートドーピングによって上方へわき上がり、各層の厚さ
が増大してその分有効エピタキシャル膚の厚さは低減さ
れる。そして、本例では第１のＮ型埋込層３の不純物（
Ａｓ）は第２のＮ型埋込層４の不純物（ｓｂ）よりも５
散定数が大きいため、わき上がり童も多く、埋込層の厚
さは大になる。また、本例ではＰ型埋込層２の不純物（
Ｂ）はそのイオン打込量を少なくしているので、Ｐ型埋
込層のわき上がりも抑制できる。
次いで、同図（ト）のように、表面にＳｉＱ［膜２６と
Ｓｉ３Ｎ４膜２７を形成し、第１．第２のＮ型埋込層３
，４上Ｙ７オトレジスト膜３０と共にパターニング開口
してリン（Ｐ）”ｋイオン打込みしかつ熱処理すること
により各Ｎ型埋込層３，４上に夫々Ｎ型ウェル７．８を
形成する。更に、同図［Ｆ］のように熱処理によってＮ
型ウェル７．８上に形成された厚いＳｉＱ、１ｌ１２７
Ｙ：マスクにしてボロンをイオン打込みしかつこれを熱
処理することによりＰ型埋込層２上ＶｃＰ盤ウェル６を
形成する。
Ｓｉ３Ｎ４膜２７を形成し、第１．第２のＮ型埋込層３
，４上Ｙ７オトレジスト膜３０と共にパターニング開口
してリン（Ｐ）”ｋイオン打込みしかつ熱処理すること
により各Ｎ型埋込層３，４上に夫々Ｎ型ウェル７．８を
形成する。更に、同図［Ｆ］のように熱処理によってＮ
型ウェル７．８上に形成された厚いＳｉＱ、１ｌ１２７
Ｙ：マスクにしてボロンをイオン打込みしかつこれを熱
処理することによりＰ型埋込層２上ＶｃＰ盤ウェル６を
形成する。
以下、常法により素子間分離用のＳｉＱ、膜１８を形成
し、第１のＮ型埋込層３上のＮ型ウェル７内にＮ型コレ
クタ層１３、Ｐ型ベース層１４、Ｎ型エミツタ層１５を
形成してバイポーラトランジスタＱｍＹ構成し、また第
２のＮ型埋込層４上のＮ型ウェル８と、Ｐ型ウェル６内
に夫々ゲート１１．９と、Ｐ！！、Ｎ型の各ソース・ド
レイン領域１２．１０１を形成することＶＣヨリＰ型Ｍ
ＯＳトランジスタＱｐとＮ温ＭＯＳトランジスタＱＮ１
１：構成でき、第１図の１３ｉ −ＣＭＯＳ半導体装置
を構成できる。
し、第１のＮ型埋込層３上のＮ型ウェル７内にＮ型コレ
クタ層１３、Ｐ型ベース層１４、Ｎ型エミツタ層１５を
形成してバイポーラトランジスタＱｍＹ構成し、また第
２のＮ型埋込層４上のＮ型ウェル８と、Ｐ型ウェル６内
に夫々ゲート１１．９と、Ｐ！！、Ｎ型の各ソース・ド
レイン領域１２．１０１を形成することＶＣヨリＰ型Ｍ
ＯＳトランジスタＱｐとＮ温ＭＯＳトランジスタＱＮ１
１：構成でき、第１図の１３ｉ −ＣＭＯＳ半導体装置
を構成できる。
なお、前記第１のＮ型埋込層３の不純物にりん（Ｐ）’
＆使用し、第２のＮ型埋込層４の不純物にひ素（Ａ８）
ｔ−用いてもよく、要は第１のＮ型埋込層３の不純物に
第２ＯＮｌｌ埋込層４の不純物よりも拡散定数の大きな
ものｔ用いれば、エピタキシャル成長時におけろわき上
がりを＄１のＮ型埋込層側で大きくし、その厚さを大き
なものにすることができる。
＆使用し、第２のＮ型埋込層４の不純物にひ素（Ａ８）
ｔ−用いてもよく、要は第１のＮ型埋込層３の不純物に
第２ＯＮｌｌ埋込層４の不純物よりも拡散定数の大きな
ものｔ用いれば、エピタキシャル成長時におけろわき上
がりを＄１のＮ型埋込層側で大きくし、その厚さを大き
なものにすることができる。
更に、第１のＮ型埋込層３と第２のＮ型埋込層４とで同
一の不純物量を用いることも可能であるが、この場合に
は第１のＮ型埋込層３の不純物量（イオン打込み量）を
第２のＮ型埋込層４のそれよりも多く（約４倍位）すれ
ばよ−・。また、同−檻で同一量の不純物量の場合には
第４のＮ型埋込層３の熱処理時間を第２のＮ型埋込層４
エリも長く（約４倍）すればよい。これらいずれの方法
でも第１のＮ型埋込層３の厚さを′ｉ／Ｘ２のＮ型埋込
層４の厚８エリも大きくでき、本発明構造の形成に有効
となる。また、バイポーラ部分のＮ型埋込層３のわき上
がりが大きいため、Ｎ型コレクタ層１３の形成のための
熱処理時間が低減できるので工完が短縮できるとともに
、ＭＯＳ部のＮ型、Ｐ型埋込層４．２のわき上がりも低
減でき、ＭＯＳトランジスタＱＮ−ＱＰの接合容量がさ
らに低減できスイッチング特性を向上できるという相乗
効果もある。
一の不純物量を用いることも可能であるが、この場合に
は第１のＮ型埋込層３の不純物量（イオン打込み量）を
第２のＮ型埋込層４のそれよりも多く（約４倍位）すれ
ばよ−・。また、同−檻で同一量の不純物量の場合には
第４のＮ型埋込層３の熱処理時間を第２のＮ型埋込層４
エリも長く（約４倍）すればよい。これらいずれの方法
でも第１のＮ型埋込層３の厚さを′ｉ／Ｘ２のＮ型埋込
層４の厚８エリも大きくでき、本発明構造の形成に有効
となる。また、バイポーラ部分のＮ型埋込層３のわき上
がりが大きいため、Ｎ型コレクタ層１３の形成のための
熱処理時間が低減できるので工完が短縮できるとともに
、ＭＯＳ部のＮ型、Ｐ型埋込層４．２のわき上がりも低
減でき、ＭＯＳトランジスタＱＮ−ＱＰの接合容量がさ
らに低減できスイッチング特性を向上できるという相乗
効果もある。
〔実施例２〕
第３図は本発明の他の実施例を示しており、第１図に対
応する部分には同一符号を付して詳細な説明は省略する
。本例では、バイポーラトランジスタＱＩＩのＮ型ウェ
ル７ＡをＰ型ＭＯＳトランジスタＱｐのＮｉ！ウェル８
人ないしＮ型トランジスタＱＮのＰ型ウェル６Ａよりも
浅くするために、第１のＮ型埋込層７Ａ上のエピタキシ
ャル層５Ａ１の厚さｔ他の部位５Ａ２よりも薄く形成し
ている。
応する部分には同一符号を付して詳細な説明は省略する
。本例では、バイポーラトランジスタＱＩＩのＮ型ウェ
ル７ＡをＰ型ＭＯＳトランジスタＱｐのＮｉ！ウェル８
人ないしＮ型トランジスタＱＮのＰ型ウェル６Ａよりも
浅くするために、第１のＮ型埋込層７Ａ上のエピタキシ
ャル層５Ａ１の厚さｔ他の部位５Ａ２よりも薄く形成し
ている。
このエピタキシャル層５Ａ１を薄く形成する方法には選
択エピタキシャル法、選択エツチング法、エピタキシャ
ル層を選択酸化する方法等が採用できる。いずれにして
も、Ｎ型埋込層３，４やＰ型埋込層２はこれまでと同じ
方法で形成でき、エピタキシャル成長時或いはエピタキ
シャル層の形成後に若干の工穐を付加することで達成で
きる。
択エピタキシャル法、選択エツチング法、エピタキシャ
ル層を選択酸化する方法等が採用できる。いずれにして
も、Ｎ型埋込層３，４やＰ型埋込層２はこれまでと同じ
方法で形成でき、エピタキシャル成長時或いはエピタキ
シャル層の形成後に若干の工穐を付加することで達成で
きる。
本例においても、ＰＭＭＯＳトランジスタＱｐｅＮ塁Ｍ
ＯＳトランジスタＱＮのＮｆｆ１ウエル８ＡやＰ型ウェ
ル６人の深さく有効エピタキシャル層の厚さ）を太き（
確保してしきい値電圧の安定化を図る一方で、バイポー
ラトランジスタＱｍにおけるＮ型ウェル７Ａ’＆浅くし
て高周波特性の向上、コレクタ入力抵抗の低減を図るこ
とができる。
ＯＳトランジスタＱＮのＮｆｆ１ウエル８ＡやＰ型ウェ
ル６人の深さく有効エピタキシャル層の厚さ）を太き（
確保してしきい値電圧の安定化を図る一方で、バイポー
ラトランジスタＱｍにおけるＮ型ウェル７Ａ’＆浅くし
て高周波特性の向上、コレクタ入力抵抗の低減を図るこ
とができる。
（１１Ｂｉ−ＭＯＳｆｉ半導体装置のバイポーラトラン
ジスタを形成するウェルの深さを、ＭＯＳトランジスタ
を形成するウェルの深さよりも浅くしているので、ＭＯ
Ｓトランジスタ側のウェルを十分深く形成してしきい値
電圧の安定化、スイッチング特性の向上を達成する一方
でバイポーラトランジスタ側ではウェルを浅くして高周
波特性の向上とコレクタ入力抵抗の低減を達成でき、Ｂ
ｉ−ＭＯＳ型半導体装置全体の特性向上を達成できる。
ジスタを形成するウェルの深さを、ＭＯＳトランジスタ
を形成するウェルの深さよりも浅くしているので、ＭＯ
Ｓトランジスタ側のウェルを十分深く形成してしきい値
電圧の安定化、スイッチング特性の向上を達成する一方
でバイポーラトランジスタ側ではウェルを浅くして高周
波特性の向上とコレクタ入力抵抗の低減を達成でき、Ｂ
ｉ−ＭＯＳ型半導体装置全体の特性向上を達成できる。
（２）バイポーラトランジスタ下側の埋込層がＭＯＳト
ランジスタ下側の埋込層よりも厚くなる工５に形成して
いるので、均一なエピタキシャル層を形成しても有効な
エピタキシャル層の厚さｔバイポーラトランジスタ側で
小さくすることができ、これＫより前記（１）の効果を
確実に得ることができる。
ランジスタ下側の埋込層よりも厚くなる工５に形成して
いるので、均一なエピタキシャル層を形成しても有効な
エピタキシャル層の厚さｔバイポーラトランジスタ側で
小さくすることができ、これＫより前記（１）の効果を
確実に得ることができる。
（３）バイポーラトランジスタの埋込層とＭＯＳトラン
ジスタの埋込層とで不純物量や、その濃度（量）、熱処
理時間等奮相違させているので、各埋込層の厚さｔ容易
に相違させることができる。
ジスタの埋込層とで不純物量や、その濃度（量）、熱処
理時間等奮相違させているので、各埋込層の厚さｔ容易
に相違させることができる。
（４）バイポーラトランジスタ部位とＭＯＳトランジス
タ部位とのエピタキシャル層の厚さを相違させているの
で、各部位におけるウェルの深さも容易に相違させるこ
とができ、前記（１）の構成、効果を確実に得ることが
できる。
タ部位とのエピタキシャル層の厚さを相違させているの
で、各部位におけるウェルの深さも容易に相違させるこ
とができ、前記（１）の構成、効果を確実に得ることが
できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例忙限定される
ものではなく、その要旨を逸脱しない範四で樵々変更可
能であることはいうまでもない。たとえば、Ｎ型埋込層
に用いる不純物はりんとアンチモンとの組合せでもよく
、更には不純物量、不純物量、熱処理時間を適宜組合わ
せて埋込層の厚さを変えるようにしてもよい。。
具体的に説明したが、本発明は上記実施例忙限定される
ものではなく、その要旨を逸脱しない範四で樵々変更可
能であることはいうまでもない。たとえば、Ｎ型埋込層
に用いる不純物はりんとアンチモンとの組合せでもよく
、更には不純物量、不純物量、熱処理時間を適宜組合わ
せて埋込層の厚さを変えるようにしてもよい。。
〔利用分野］
以上の説明では主として本発明者によってなされた発明
なりｌ−ＣＭＯＳ型半導体装置に適用した場合について
説明したが、それに限定されるものではなく、バイポー
ラトランジスタとＭＯＳトランジスタとを一体に形成し
ているＢｊ−ＭＯＳ型半導体装置に適用できる。
なりｌ−ＣＭＯＳ型半導体装置に適用した場合について
説明したが、それに限定されるものではなく、バイポー
ラトランジスタとＭＯＳトランジスタとを一体に形成し
ているＢｊ−ＭＯＳ型半導体装置に適用できる。
第１図は本発明の一実施例装置の断面図、第２図囚〜［
Ｆ］は製造工程の要部を示す工程断面図、 第３図は他の実施例の断面図、 第４図は従来構造の断面図である。 １・・・Ｐ型シリコン基板、２．２Ａ・・・Ｐ型埋込層
、３゜３人・・・第１のＮ型埋込層、４．４Ａ・・・第
２のＮ型埋込層、５．５Ａ１．５Ａ２・・・エピタキシ
ャル層、６．６人・・・Ｐ型ウェル、７．７人・・・Ｎ
型ウェル、８，８人・・・Ｎ型ウェル、１０．１ＯＡ・
・・Ｎ型ソース・ドレイン領域、１２．１２Ａ・・・Ｐ
型ソース・ドレイン領域、１３．１３Ａ・・・Ｎｆｉコ
レクタ層、１４．１４Ａ・・・Ｐ型ベース層、１５．１
５Ａ・・・Ｎ型エミツタ層、ＱＢ・・・パイポーラトラ
ンジスータ、Ｑｐ・・・Ｐ型ＭＱＳトランジスタ、ＱＮ
・・・ＮｕＭＯＳトランジスタ。 第 ２ 図 第 ３ 図 第 ４ 図
Ｆ］は製造工程の要部を示す工程断面図、 第３図は他の実施例の断面図、 第４図は従来構造の断面図である。 １・・・Ｐ型シリコン基板、２．２Ａ・・・Ｐ型埋込層
、３゜３人・・・第１のＮ型埋込層、４．４Ａ・・・第
２のＮ型埋込層、５．５Ａ１．５Ａ２・・・エピタキシ
ャル層、６．６人・・・Ｐ型ウェル、７．７人・・・Ｎ
型ウェル、８，８人・・・Ｎ型ウェル、１０．１ＯＡ・
・・Ｎ型ソース・ドレイン領域、１２．１２Ａ・・・Ｐ
型ソース・ドレイン領域、１３．１３Ａ・・・Ｎｆｉコ
レクタ層、１４．１４Ａ・・・Ｐ型ベース層、１５．１
５Ａ・・・Ｎ型エミツタ層、ＱＢ・・・パイポーラトラ
ンジスータ、Ｑｐ・・・Ｐ型ＭＱＳトランジスタ、ＱＮ
・・・ＮｕＭＯＳトランジスタ。 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にバイポーラトランジスタとＭＯＳト
ランジスタとを一体に形成してなるＢｉ−ＭＯＳ型半導
体装置であって、バイポーラトランジスタを形成するウ
ェルの深さをＭＯＳトランジスタを形成するウェルの深
さよりも浅く構成したことを特徴とする半導体装置。 ２、バイポーラトランジスタ下側に形成する埋込層の厚
さをＭＯＳトランジスタ下側に形成する埋込層の厚さよ
りも大きくしてなる特許請求の範囲第１項記載の半導体
装置。 ３、バイポーラトランジスタ部位のエピタキシャル層の
厚さをＭＯＳトランジスタ部位のエピタキシャル層の厚
さよりも小さくしてなる特許請求の範囲第１項記載の半
導体装置。 ４、バイポーラトランジスタ下側の埋込層の不純物種は
ＭＯＳトランジスタ下側の埋込層の不純物種よりも拡散
定数が大である特許請求の範囲第２項記載の半導体装置
。 ５、バイポーラトランジスタ下側の埋込層にひ素又はり
んを使用し、ＭＯＳトランジスタ下側の埋込層にアンチ
モン又はひ素を用いてなる特許請求の範囲第４項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7655385A JPS61236153A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7655385A JPS61236153A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236153A true JPS61236153A (ja) | 1986-10-21 |
Family
ID=13608447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7655385A Pending JPS61236153A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236153A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425454A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPH01259554A (ja) * | 1988-04-11 | 1989-10-17 | Toshiba Corp | バイポーラ・ｍｏｓ混載半導体装置の製造方法 |
| JPH023963A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | Ｂｉ−ＣＭＯＳ集積回路装置 |
| JPH0240947A (ja) * | 1988-07-13 | 1990-02-09 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US4912055A (en) * | 1987-11-03 | 1990-03-27 | Samsung Electronic Co., Ltd. | Method of fabricating a semiconductor device |
| US5081515A (en) * | 1989-03-20 | 1992-01-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5173760A (en) * | 1987-11-03 | 1992-12-22 | Samsung Electronics Co., Ltd. | BiCMOS semiconductor device |
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
-
1985
- 1985-04-12 JP JP7655385A patent/JPS61236153A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425454A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| US4912055A (en) * | 1987-11-03 | 1990-03-27 | Samsung Electronic Co., Ltd. | Method of fabricating a semiconductor device |
| US5173760A (en) * | 1987-11-03 | 1992-12-22 | Samsung Electronics Co., Ltd. | BiCMOS semiconductor device |
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| JPH01259554A (ja) * | 1988-04-11 | 1989-10-17 | Toshiba Corp | バイポーラ・ｍｏｓ混載半導体装置の製造方法 |
| JPH023963A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | Ｂｉ−ＣＭＯＳ集積回路装置 |
| JPH0240947A (ja) * | 1988-07-13 | 1990-02-09 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5081515A (en) * | 1989-03-20 | 1992-01-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5340751A (en) * | 1989-04-14 | 1994-08-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63304657A (ja) | 半導体装置の製造方法 | |
| JPS61501948A (ja) | Ｃｍｏｓ集積回路技法 | |
| JPS61236153A (ja) | 半導体装置 | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH07307305A (ja) | 注入マスク上に低温酸化層を用いた、フィールド注入領域が下層をなすフィールド酸化層形成方法 | |
| JPH0316256A (ja) | 半導体装置の製造方法 | |
| JPH1055976A (ja) | 種々の埋められた領域を有する半導体装置の製造方法 | |
| JPH02305468A (ja) | 半導体装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS62181458A (ja) | 相補型ｍｏｓトランジスタ及びその製造方法 | |
| JPH09232457A (ja) | 半導体装置の製造方法 | |
| JPH0481336B2 (ja) | ||
| KR930008881B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
| JP2937338B2 (ja) | 半導体装置 | |
| JP2537886B2 (ja) | 半導体装置 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS60137055A (ja) | Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPH01246871A (ja) | バイポーラトランジスタの製造方法 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JPH0554266B2 (ja) | ||
| JPH0243348B2 (ja) |