JP2537886B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2537886B2 JP2537886B2 JP62181497A JP18149787A JP2537886B2 JP 2537886 B2 JP2537886 B2 JP 2537886B2 JP 62181497 A JP62181497 A JP 62181497A JP 18149787 A JP18149787 A JP 18149787A JP 2537886 B2 JP2537886 B2 JP 2537886B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- well region
- buried layer
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、Bi−MOS型（バイポーラ・モス混合型）半
導体装置の構造に関し、特にバイポーラトランジスタの
高性能化を図るものである。
導体装置の構造に関し、特にバイポーラトランジスタの
高性能化を図るものである。
従来の技術 半導体集積回路LSIの高集積化，高速化，低消費電力
化が要望される中で、バイポーラLSIの高速性、高駆動
性と相補型モスLSI（CMOS−LSI）の高集積、低消費電力
という両者の特長を兼ね備えたバイポーラ・相補型モス
混合型LSI（以後Bi−CMOS−LSIという）の開発が進めら
れている。
化が要望される中で、バイポーラLSIの高速性、高駆動
性と相補型モスLSI（CMOS−LSI）の高集積、低消費電力
という両者の特長を兼ね備えたバイポーラ・相補型モス
混合型LSI（以後Bi−CMOS−LSIという）の開発が進めら
れている。
例えば、特開昭61−171160号公報では、縦型PNPトラ
ンジスタを有するBi−MOS型半導体装置が提案されてい
る。
ンジスタを有するBi−MOS型半導体装置が提案されてい
る。
第３図は従来のBi−MOS型半導体装置の断面構造図を
示すものである。p-形半導体基板101の表面にアンチモ
ンSbでN+形埋込層102を選択拡散により形成し、さらに
この基板101の表面にボロンＢとリンＰを選択注入した
後、N-形エピタキシャル層103を形成する。この時、イ
オン注入されたＢやＰがN-形エピ層内へ持ち上がり拡散
し、N+形埋込層102上にｐ形埋込層110と第２のN+形埋込
層112が形成される。又、分離用ｐ形埋込層111も形成さ
れる。縦型NPNトランジスタは、N+形埋込層102上に形成
され、コレクタとなるN-形エピ層103の表面から選択拡
散により形成したp+形ベース層119と、このベース層119
内に形成したN+形エミッタ層121と、第２のN+形埋込層
と接続するＮ形ウエル領域のコレクタ取り出し層116と
から構成されている。NMOSトランジスタは、ｐ形埋込層
110上に形成され、Ｂ拡散したｐウエル領域105内にN+形
ソース，ドレイン領域121と、ｐウエル領域105の表面に
設けたゲート酸化膜123とで構成され、PMOSトランジス
タは、N+形埋込層102上に形成され、ｐ拡散したＮウエ
ル領域114内にp+形ソース，ドレイン領域118と、Ｎウエ
ル領域114の表面に設けたゲート酸化膜123とで構成され
ている。縦型PNPトランジスタは、P+形埋込層110上に形
成され、ベースとなるN-形エピ層103の表面から形成し
たp+形エミッタ層120と、p+形埋込層110と接続するｐ形
ウエル領域のコレクタ取り出し層117とから構成されて
いる。
示すものである。p-形半導体基板101の表面にアンチモ
ンSbでN+形埋込層102を選択拡散により形成し、さらに
この基板101の表面にボロンＢとリンＰを選択注入した
後、N-形エピタキシャル層103を形成する。この時、イ
オン注入されたＢやＰがN-形エピ層内へ持ち上がり拡散
し、N+形埋込層102上にｐ形埋込層110と第２のN+形埋込
層112が形成される。又、分離用ｐ形埋込層111も形成さ
れる。縦型NPNトランジスタは、N+形埋込層102上に形成
され、コレクタとなるN-形エピ層103の表面から選択拡
散により形成したp+形ベース層119と、このベース層119
内に形成したN+形エミッタ層121と、第２のN+形埋込層
と接続するＮ形ウエル領域のコレクタ取り出し層116と
から構成されている。NMOSトランジスタは、ｐ形埋込層
110上に形成され、Ｂ拡散したｐウエル領域105内にN+形
ソース，ドレイン領域121と、ｐウエル領域105の表面に
設けたゲート酸化膜123とで構成され、PMOSトランジス
タは、N+形埋込層102上に形成され、ｐ拡散したＮウエ
ル領域114内にp+形ソース，ドレイン領域118と、Ｎウエ
ル領域114の表面に設けたゲート酸化膜123とで構成され
ている。縦型PNPトランジスタは、P+形埋込層110上に形
成され、ベースとなるN-形エピ層103の表面から形成し
たp+形エミッタ層120と、p+形埋込層110と接続するｐ形
ウエル領域のコレクタ取り出し層117とから構成されて
いる。
以上のように構成された従来のBi−MOS型半導体装置
においては、N+形埋込層102上にＮ形ウエル領域116に接
続する第２のN+形埋込層112を設けることで、NPNトラン
ジスタのコレクタ直列抵抗を低減している。又、N+形埋
込層102上にｐ形ウエル領域117に接続するp+形埋込層11
0を設けることで、縦型PNPトランジスタを一体化してい
る。
においては、N+形埋込層102上にＮ形ウエル領域116に接
続する第２のN+形埋込層112を設けることで、NPNトラン
ジスタのコレクタ直列抵抗を低減している。又、N+形埋
込層102上にｐ形ウエル領域117に接続するp+形埋込層11
0を設けることで、縦型PNPトランジスタを一体化してい
る。
発明が解決しようとする問題点 しかしながら上記のような構成では、次のような問題
点を有していた。
点を有していた。
（１） NPNトランジスタとPMOSトランジスタはそれぞ
れ同一のN+形埋込層102上に形成しているので、この埋
込層102上にN-形エピ層103を形成した時の持ち上がり拡
散の量も同一となるので、コレクタとなるN-形エピ層10
3の有効厚みとこのエピ層103に形成するＮ形ウエル領域
114の実効深さも同一になる。このため、PMOSトランジ
スタのしきい値電圧のバラツキを抑制するべくＮ形ウエ
ル領域114を深く設定すると、このPMOSトランジスタの
接合容量も低減され、そして周波数特性を向上できる。
一方、NPNトランジスタのコレクタとなるN-形エピ層103
も厚くなるため、このNPNトランジスタの遮断周波数
の低下を生じ、高周波特性が劣化し、かつこのN-形エピ
層103によるコレクタ直列抵抗も増大するので、NPNトラ
ンジスタの高速化が妨げられ問題となっていた。
れ同一のN+形埋込層102上に形成しているので、この埋
込層102上にN-形エピ層103を形成した時の持ち上がり拡
散の量も同一となるので、コレクタとなるN-形エピ層10
3の有効厚みとこのエピ層103に形成するＮ形ウエル領域
114の実効深さも同一になる。このため、PMOSトランジ
スタのしきい値電圧のバラツキを抑制するべくＮ形ウエ
ル領域114を深く設定すると、このPMOSトランジスタの
接合容量も低減され、そして周波数特性を向上できる。
一方、NPNトランジスタのコレクタとなるN-形エピ層103
も厚くなるため、このNPNトランジスタの遮断周波数
の低下を生じ、高周波特性が劣化し、かつこのN-形エピ
層103によるコレクタ直列抵抗も増大するので、NPNトラ
ンジスタの高速化が妨げられ問題となっていた。
（２） PNPトランジスタとNMOSトランジスタはそれぞ
れ同一のｐ形埋込層110上に形成しているが、このｐ形
埋込層110はN+形埋込層102の表面にイオン注入したＢが
N-形エピ層内へ持ち上がり拡散にて形成されている。こ
のため、NMOSトランジスタのしきい値電圧のバラツキを
抑制するべきｐ形ウエル領域を105を深くつまり、ｐ形
埋込層110の不純物濃度を下げ実効厚みを薄く設定する
と、このNMOSトランジスタの接合容量も低減され、そし
て周波数特性を向上できる。一方、PNPトランジスタの
コレクタとなるｐ形埋込層110のｐ形不純物はN+形埋込
層102のＮ形不純物で補償され実効濃度は低下するた
め、このｐ形埋込層110の層抵抗によりコレクタ直列抵
抗が増大するので、PNPトランジスタの高速化が妨げら
れ問題となっていた。
れ同一のｐ形埋込層110上に形成しているが、このｐ形
埋込層110はN+形埋込層102の表面にイオン注入したＢが
N-形エピ層内へ持ち上がり拡散にて形成されている。こ
のため、NMOSトランジスタのしきい値電圧のバラツキを
抑制するべきｐ形ウエル領域を105を深くつまり、ｐ形
埋込層110の不純物濃度を下げ実効厚みを薄く設定する
と、このNMOSトランジスタの接合容量も低減され、そし
て周波数特性を向上できる。一方、PNPトランジスタの
コレクタとなるｐ形埋込層110のｐ形不純物はN+形埋込
層102のＮ形不純物で補償され実効濃度は低下するた
め、このｐ形埋込層110の層抵抗によりコレクタ直列抵
抗が増大するので、PNPトランジスタの高速化が妨げら
れ問題となっていた。
本発明はかかる問題点を鑑み、簡易な構成でNPN及びP
NPトランジスタの高速化が可能なBi−MOS型半導体装置
を提供することを目的とする。
NPトランジスタの高速化が可能なBi−MOS型半導体装置
を提供することを目的とする。
問題点を解決するための手段 本発明の半導体装置は、一方導電形半導体層を一主面
に有する基板と、前記半導体層の表面の所定領域に設け
られ、深さがこの半導体層の厚みと概ね等しい一方導電
形の第１ウエル領域と、この第１ウエル領域とは異なる
所定領域に設けられ、深さがこの第１ウエル領域より浅
い一方導電形の第２ウエル領域と、前記第１及び第２の
ウエル領域外に設けられ、深さが第１ウエル領域より浅
い他方導電形の第３ウエル領域と、前記第１ウエル領域
と前記基板の間に設けられた高濃度の一方導電形の第１
埋込層と、前記第２ウエル領域と前記基板の間に設けら
れ、前記第１埋込層より浅く形成された高濃度の一方導
電形の第２埋込層と、前記第３ウエル領域と前記基板の
間に設けられ、前記第１埋込層より浅く形成された高濃
度の他方導電形の第３埋込層と、前記第１ウエル領域に
他方導電形MISトランジスタを、前記第２ウエル領域に
この第２ウエル領域をコレクタとするバイポーラトラン
ジスタで、第３ウエル、一方導電形MISトランジスタを
備えた半導体装置である。
に有する基板と、前記半導体層の表面の所定領域に設け
られ、深さがこの半導体層の厚みと概ね等しい一方導電
形の第１ウエル領域と、この第１ウエル領域とは異なる
所定領域に設けられ、深さがこの第１ウエル領域より浅
い一方導電形の第２ウエル領域と、前記第１及び第２の
ウエル領域外に設けられ、深さが第１ウエル領域より浅
い他方導電形の第３ウエル領域と、前記第１ウエル領域
と前記基板の間に設けられた高濃度の一方導電形の第１
埋込層と、前記第２ウエル領域と前記基板の間に設けら
れ、前記第１埋込層より浅く形成された高濃度の一方導
電形の第２埋込層と、前記第３ウエル領域と前記基板の
間に設けられ、前記第１埋込層より浅く形成された高濃
度の他方導電形の第３埋込層と、前記第１ウエル領域に
他方導電形MISトランジスタを、前記第２ウエル領域に
この第２ウエル領域をコレクタとするバイポーラトラン
ジスタで、第３ウエル、一方導電形MISトランジスタを
備えた半導体装置である。
作用 本発明は前記した構造により、NPNトランジスタは浅
いＮ形ウエルをコレクタとして形成されているので、遮
断周波遮断周波数を向上でき、かつコレクタ直列抵抗も
低減できる。そして、PMOSトランジスタは第２ウエルよ
り深いＮ形の第１ウエル及び第２埋込層より深く形成さ
れたN+形の第１埋込層をウエル領域として形成されてい
るので、しきい値電圧の安定化を図る一方で、寄生PNP
トランジスタの電流増幅率を十分に低減でき、CMOS回路
のラッチアップ耐量を向上できる。
いＮ形ウエルをコレクタとして形成されているので、遮
断周波遮断周波数を向上でき、かつコレクタ直列抵抗も
低減できる。そして、PMOSトランジスタは第２ウエルよ
り深いＮ形の第１ウエル及び第２埋込層より深く形成さ
れたN+形の第１埋込層をウエル領域として形成されてい
るので、しきい値電圧の安定化を図る一方で、寄生PNP
トランジスタの電流増幅率を十分に低減でき、CMOS回路
のラッチアップ耐量を向上できる。
実 施 例 第１図は本発明による一実施例のBi−MOS型半導体装
置の断面構造図を示すものである。p-形半導体基板（こ
こでは単結晶シリコン基板で以下Siという）１に深い第
１のN+埋込層２とこれよりも浅い第２のN+形埋込層３を
形成し、p+形埋込層4a,4bを形成後、このSi基板１上にN
-形エピタキシャル層（ここではシリコンエピで以下エ
ピ層という）５を形成している。このエピ成長時の下地
Si基板からの外方拡散及びオートドープにより、前記第
２のN+形埋込層３とp+形埋込層4a,4bはそれぞれN-形エ
ピ層３内へ持ち上がりを生じて、エピ前の厚さよりも上
方に厚さが増大されている。一方、前記第１のN+形埋込
層２は高加速エネルギー（ここでは数MeV程度）のイオ
ン注入により形成されているので、エピ前のSi基板表面
の不純物濃度は十分に低く、又不純物分布もピーク位置
が深いため、N-形エピ層３内への持ち上がり量も十分に
小さくなる。このため、前記第２のN+形埋込層３とp+形
埋込層4a,4b上のそれぞれのN-形エピ層５の実効厚みと
比べ、前記第１のN+形埋込層２上のN-形エピ層５のそれ
は十分に厚くなる。一方、前記第１のN+形埋込層２上に
形成された前記p+形埋込層4bは、エピ界面付近の第１の
N+埋込層２のＮ形不純物の濃度が低いため、ｐ形不純物
はわずかに補償されるだけで、その層抵抗を十分に低く
することができる。
置の断面構造図を示すものである。p-形半導体基板（こ
こでは単結晶シリコン基板で以下Siという）１に深い第
１のN+埋込層２とこれよりも浅い第２のN+形埋込層３を
形成し、p+形埋込層4a,4bを形成後、このSi基板１上にN
-形エピタキシャル層（ここではシリコンエピで以下エ
ピ層という）５を形成している。このエピ成長時の下地
Si基板からの外方拡散及びオートドープにより、前記第
２のN+形埋込層３とp+形埋込層4a,4bはそれぞれN-形エ
ピ層３内へ持ち上がりを生じて、エピ前の厚さよりも上
方に厚さが増大されている。一方、前記第１のN+形埋込
層２は高加速エネルギー（ここでは数MeV程度）のイオ
ン注入により形成されているので、エピ前のSi基板表面
の不純物濃度は十分に低く、又不純物分布もピーク位置
が深いため、N-形エピ層３内への持ち上がり量も十分に
小さくなる。このため、前記第２のN+形埋込層３とp+形
埋込層4a,4b上のそれぞれのN-形エピ層５の実効厚みと
比べ、前記第１のN+形埋込層２上のN-形エピ層５のそれ
は十分に厚くなる。一方、前記第１のN+形埋込層２上に
形成された前記p+形埋込層4bは、エピ界面付近の第１の
N+埋込層２のＮ形不純物の濃度が低いため、ｐ形不純物
はわずかに補償されるだけで、その層抵抗を十分に低く
することができる。
そして、前記各埋込層2,3,4a,4b上のN-形エピ層５に
Ｎ形ウエル領域6a,6b,6cとｐ形ウエル領域７をそれぞれ
形成する。したがって第１のN+形埋込層２上に形成した
Ｎ形ウエル領域6aのウエル深さが大きくなっている。ま
た、この第１のN+形埋込層２は前記第２のN+形埋込層３
及び前記第３のP+形埋込層4a,4bよりもSi基板に深く形
成される。
Ｎ形ウエル領域6a,6b,6cとｐ形ウエル領域７をそれぞれ
形成する。したがって第１のN+形埋込層２上に形成した
Ｎ形ウエル領域6aのウエル深さが大きくなっている。ま
た、この第１のN+形埋込層２は前記第２のN+形埋込層３
及び前記第３のP+形埋込層4a,4bよりもSi基板に深く形
成される。
このように、各埋込層及び各ウエル領域を形成した上
で、前記p+形埋込層4a上に形成したｐ形ウエル領域７内
にN+形ソース，ドレイン領域14を、そしてｐ形ウエル領
域７の表面にゲート絶縁膜（ここではシリコン酸化膜で
以下ゲート酸化膜という）11及びゲート電極（ここでは
多結晶シリコン膜で以下poly−siゲートという）12を形
成してNMOSトランジスタを構成し、前記第１のN+形埋込
層２上に形成したＮ形ウエル領域6a内にp+形ソース，ド
レイン領域13を、そしてＮ形ウエル領域6aの表面にゲー
ト酸化膜11及びpoly−siゲート12を形成してPMOSトラン
ジスタを構成し、前記第２のN+形埋込層３上に形成した
Ｎ形ウエル領域6b内にｐ形活性ベース層10及びこのN+形
埋込層３に接続するN+形コレクタウォール層９を、そし
てこのｐ形活性ベース層10内にN+形エミッタ層14及びp+
形外部ベース層13を形成して縦型NPNトランジスタを構
成し、コレクタとなる前記p+形埋込層4b上に形成したベ
ースとなるＮ形ウエル領域6cにp+形エミッタ層13及びN+
形ベースコンタクト層14を、そしてこのＮ形ウエル領域
6cの周囲にp+形埋込層4bに接続するコレクタウォールの
ｐ形ウエル領域７及びこのｐ形ウエル領域に接続するp+
形コレクタコンタクト層13を形成して縦型PNPトランジ
スタを構成している。第１図において、８は素子分離絶
縁膜（ここではシリコン酸化膜で以下SiO2膜という）、
15は層間絶縁膜（ここではPSG膜）、16はアルミニウム
配線（ここではAl−Si合金膜）であり、素子分離SiO2膜
８下のp+形埋込層4a及びｐ形ウエル領域７は素子分離領
域である。
で、前記p+形埋込層4a上に形成したｐ形ウエル領域７内
にN+形ソース，ドレイン領域14を、そしてｐ形ウエル領
域７の表面にゲート絶縁膜（ここではシリコン酸化膜で
以下ゲート酸化膜という）11及びゲート電極（ここでは
多結晶シリコン膜で以下poly−siゲートという）12を形
成してNMOSトランジスタを構成し、前記第１のN+形埋込
層２上に形成したＮ形ウエル領域6a内にp+形ソース，ド
レイン領域13を、そしてＮ形ウエル領域6aの表面にゲー
ト酸化膜11及びpoly−siゲート12を形成してPMOSトラン
ジスタを構成し、前記第２のN+形埋込層３上に形成した
Ｎ形ウエル領域6b内にｐ形活性ベース層10及びこのN+形
埋込層３に接続するN+形コレクタウォール層９を、そし
てこのｐ形活性ベース層10内にN+形エミッタ層14及びp+
形外部ベース層13を形成して縦型NPNトランジスタを構
成し、コレクタとなる前記p+形埋込層4b上に形成したベ
ースとなるＮ形ウエル領域6cにp+形エミッタ層13及びN+
形ベースコンタクト層14を、そしてこのＮ形ウエル領域
6cの周囲にp+形埋込層4bに接続するコレクタウォールの
ｐ形ウエル領域７及びこのｐ形ウエル領域に接続するp+
形コレクタコンタクト層13を形成して縦型PNPトランジ
スタを構成している。第１図において、８は素子分離絶
縁膜（ここではシリコン酸化膜で以下SiO2膜という）、
15は層間絶縁膜（ここではPSG膜）、16はアルミニウム
配線（ここではAl−Si合金膜）であり、素子分離SiO2膜
８下のp+形埋込層4a及びｐ形ウエル領域７は素子分離領
域である。
以上のように構成された本実施例によれば、NMOSトラ
ンジスタは深いＮ形ウエル6a内に形成されているので、
しきい値電圧のバラツキは小さくなりトランジスタの特
性は安定になり、そしてソース，ドレイン領域14の接合
容量も低減されその周波数特性が向上できる。その一方
で、第１のN+形埋込層２をベースとして構成する寄生PN
Pトランジスタの電流増幅率を十分に低減でき、CMOS回
路のラッチアップ耐量を向上できる。一方、NPNトラン
ジスタは浅いＮ形ウエル6bをコレクタとして形成されて
いるので、遮断周波数は向上し高周波特性を改善でき、
かつコレクタ直列抵抗も低減できるので、その高速化を
図ることができる。又、PNPトランジスタは深い第１のN
+形埋込層２上に層抵抗の小さいp+形埋込層4bをコレク
タとして形成されているので、コレクタ直列抵抗を低減
でき、その高速化を図ることができる。
ンジスタは深いＮ形ウエル6a内に形成されているので、
しきい値電圧のバラツキは小さくなりトランジスタの特
性は安定になり、そしてソース，ドレイン領域14の接合
容量も低減されその周波数特性が向上できる。その一方
で、第１のN+形埋込層２をベースとして構成する寄生PN
Pトランジスタの電流増幅率を十分に低減でき、CMOS回
路のラッチアップ耐量を向上できる。一方、NPNトラン
ジスタは浅いＮ形ウエル6bをコレクタとして形成されて
いるので、遮断周波数は向上し高周波特性を改善でき、
かつコレクタ直列抵抗も低減できるので、その高速化を
図ることができる。又、PNPトランジスタは深い第１のN
+形埋込層２上に層抵抗の小さいp+形埋込層4bをコレク
タとして形成されているので、コレクタ直列抵抗を低減
でき、その高速化を図ることができる。
次に、本実施例の半導体装置の製造方法について説明
する。第２図Ａ〜Ｆは、第１図に示したBi−MOS型半導
体装置の製造方法を示す工程断面図である。
する。第２図Ａ〜Ｆは、第１図に示したBi−MOS型半導
体装置の製造方法を示す工程断面図である。
（Ａ） p-形Si基板１の表面に下地膜のSiO2膜20、酸化
防止膜のシリコン窒化膜（以下Si3N4膜という）21、堆
積被膜としてのCVD−SiO2膜22を順次形成する。その
後、ホトエッチ技術を用いてPMOS及びPNPトランジスタ
形成領域のCVD−SiO2膜22、Si3N4膜21、SiO2膜20を順次
エッチングして拡散窓を開口する。その後、このCVD−S
iO2膜22をマスクにして、ひ素ASを高加速エネルギーで
例えば2MeVで約１×1015イオン注入する。こうすると、
所定の拡散領域の約0.2〜２μｍの深さにASが打ち込ま
れる。
防止膜のシリコン窒化膜（以下Si3N4膜という）21、堆
積被膜としてのCVD−SiO2膜22を順次形成する。その
後、ホトエッチ技術を用いてPMOS及びPNPトランジスタ
形成領域のCVD−SiO2膜22、Si3N4膜21、SiO2膜20を順次
エッチングして拡散窓を開口する。その後、このCVD−S
iO2膜22をマスクにして、ひ素ASを高加速エネルギーで
例えば2MeVで約１×1015イオン注入する。こうすると、
所定の拡散領域の約0.2〜２μｍの深さにASが打ち込ま
れる。
（Ｂ） 次に、前記CVD−SiO2膜22を除去した後、前記S
i基板１を結晶性回復の熱処理を施した後、前記Si3N4膜
21をマスクに選択酸化（いわゆるLocos法）して、前記
拡散領域にSiO2膜23を形成する。こうすると、所定領域
に深い第１のN+形埋込層２が形成される。その後、ホト
エッチ技術を用いてNPNトランジスタ形成領域の前記Si3
N4膜21、SiO2膜20を順次エッチングして拡散窓を開口す
る。その後、このSi3N4膜21及びSiO2膜23をマスクにし
てASを例えば80KeVで約１×1015イオン注入する。こう
すると、所定の拡散領域の約0.2μｍの深さまでにASが
打ち込まれる。
i基板１を結晶性回復の熱処理を施した後、前記Si3N4膜
21をマスクに選択酸化（いわゆるLocos法）して、前記
拡散領域にSiO2膜23を形成する。こうすると、所定領域
に深い第１のN+形埋込層２が形成される。その後、ホト
エッチ技術を用いてNPNトランジスタ形成領域の前記Si3
N4膜21、SiO2膜20を順次エッチングして拡散窓を開口す
る。その後、このSi3N4膜21及びSiO2膜23をマスクにし
てASを例えば80KeVで約１×1015イオン注入する。こう
すると、所定の拡散領域の約0.2μｍの深さまでにASが
打ち込まれる。
（Ｃ） 次に、再び前記Si基板１に熱処理を施した後、
約1100〜1200℃で拡散しさらに選択酸化して表面にSiO2
膜23を約0.4μｍ形成する。こうすると、所定領域に浅
い第２のN+拡散層３が形成される。その後、前記Si3N4
膜21、SiO2膜20を除去して、NMOSトランジスタ及び分離
形成領域を開口した後、ホトエッチ技術を用いてPNPト
ランジスタ形成領域上のSiO2膜23を一部エッチングして
拡散窓を開口する。その後、このSiO2膜23をマスクにし
て、ポロンＢを例えば50KeVで約２×1013イオン注入す
る。こうすると、所定の拡散領域の約0.4μｍの深さま
でにＢが打ち込まれる。
約1100〜1200℃で拡散しさらに選択酸化して表面にSiO2
膜23を約0.4μｍ形成する。こうすると、所定領域に浅
い第２のN+拡散層３が形成される。その後、前記Si3N4
膜21、SiO2膜20を除去して、NMOSトランジスタ及び分離
形成領域を開口した後、ホトエッチ技術を用いてPNPト
ランジスタ形成領域上のSiO2膜23を一部エッチングして
拡散窓を開口する。その後、このSiO2膜23をマスクにし
て、ポロンＢを例えば50KeVで約２×1013イオン注入す
る。こうすると、所定の拡散領域の約0.4μｍの深さま
でにＢが打ち込まれる。
（Ｄ） 次に、前記Si基板１に熱処理を施すと、所定領
域にp+形埋込層4a及び前記第２のN+形埋込層２の一部に
p+形埋込層4bが形成される。
域にp+形埋込層4a及び前記第２のN+形埋込層２の一部に
p+形埋込層4bが形成される。
（Ｅ） 次に、前記SiO2膜23を全面除去した後、エピタ
キシャル成長を行い、前記Si基板１上にN-形エピ層５を
形成する。このエピ成長の際に、下地Si基板１に形成し
た各埋込層からの外方拡散やオートドープにより、前記
第２のN+形埋込層３とp+形埋込層4a,4bはそれぞれN-形
エピ層３内へ持ち上がりを生じて、上方へ厚さが増大す
る。しかし、前記第１のN+形埋込層２の表面の不純物濃
度は十分に低いため、N-形エピ層３内への持ち上がり量
は十分に小さくなる。このため、この第１のN+形埋込層
２上のN-形エピ層５の実効厚みは、ほぼエピ層３の厚み
と等しく、したがって、第２のN+形埋込層３上のN-形エ
ピ層３のそれよりも大きくなる。
キシャル成長を行い、前記Si基板１上にN-形エピ層５を
形成する。このエピ成長の際に、下地Si基板１に形成し
た各埋込層からの外方拡散やオートドープにより、前記
第２のN+形埋込層３とp+形埋込層4a,4bはそれぞれN-形
エピ層３内へ持ち上がりを生じて、上方へ厚さが増大す
る。しかし、前記第１のN+形埋込層２の表面の不純物濃
度は十分に低いため、N-形エピ層３内への持ち上がり量
は十分に小さくなる。このため、この第１のN+形埋込層
２上のN-形エピ層５の実効厚みは、ほぼエピ層３の厚み
と等しく、したがって、第２のN+形埋込層３上のN-形エ
ピ層３のそれよりも大きくなる。
（Ｆ） 次に、前記Si基板１上にSiO2膜、Si3N4膜を順
次形成し（図示せず）、ホトエッチ技術を用いて第１及
び第２のN+形埋込層2,3上のSi3N4膜を開口した後、この
レジストをマスクにしてリンＰをイオン注入し、さらに
熱処理を施して、それぞれにＮ形ウエル領域6a,6b,6cを
形成する。その後、選択酸化して表面にSiO2膜24を形成
した後、Si3N4膜を除去しSiO2膜24をマスクにしてＢを
イオン注入し、さらに熱処理を施して、前記p+埋込層4a
及びp+埋込層4bの一部の上に、ｐ形ウエル領域７を形成
する。
次形成し（図示せず）、ホトエッチ技術を用いて第１及
び第２のN+形埋込層2,3上のSi3N4膜を開口した後、この
レジストをマスクにしてリンＰをイオン注入し、さらに
熱処理を施して、それぞれにＮ形ウエル領域6a,6b,6cを
形成する。その後、選択酸化して表面にSiO2膜24を形成
した後、Si3N4膜を除去しSiO2膜24をマスクにしてＢを
イオン注入し、さらに熱処理を施して、前記p+埋込層4a
及びp+埋込層4bの一部の上に、ｐ形ウエル領域７を形成
する。
以下、周知の技術を用いて、素子分離用のSiO2膜８を
形成し、Ｎ形ウエル領域6bにNPNトランジスタを構成す
るｐ形活性ベース層10とN+形エミッタ層14とN+形コレク
タウォール層９を形成し、又Ｎ形ウエル領域6cにPNPト
ランジスタを構成するp+形エミッタ層13とN+形ベースコ
ンタクト層14とｐ形ウエル領域７にp+形コレクタコンタ
クト層13を形成し、又Ｎ形ウエル領域6aにPMOSトランジ
スタを構成するp+形ソース，ドレイン領域13とゲート酸
化膜11とpoly−siゲート12を形成し、又ｐ形ウエル領域
７にNMOSトランジスタを構成するN+形ソース，ドレイン
領域14とゲート酸化膜11とpoly−siゲート12を形成し、
層間用のPSG膜15を形成し、コンタクト窓を開口した後A
l配線を形成して、第１図のBi−MOS型半導体装置を構成
できる。
形成し、Ｎ形ウエル領域6bにNPNトランジスタを構成す
るｐ形活性ベース層10とN+形エミッタ層14とN+形コレク
タウォール層９を形成し、又Ｎ形ウエル領域6cにPNPト
ランジスタを構成するp+形エミッタ層13とN+形ベースコ
ンタクト層14とｐ形ウエル領域７にp+形コレクタコンタ
クト層13を形成し、又Ｎ形ウエル領域6aにPMOSトランジ
スタを構成するp+形ソース，ドレイン領域13とゲート酸
化膜11とpoly−siゲート12を形成し、又ｐ形ウエル領域
７にNMOSトランジスタを構成するN+形ソース，ドレイン
領域14とゲート酸化膜11とpoly−siゲート12を形成し、
層間用のPSG膜15を形成し、コンタクト窓を開口した後A
l配線を形成して、第１図のBi−MOS型半導体装置を構成
できる。
なお、本実施例において、NPNトランジスタのコレク
タ及びPNPトランジスタのベースは、それぞれＮ形ウエ
ル領域の6b,6cとしたが、これはN-形エピ層５を用いて
もよい。さらに、NMOSトランジスタ及び素子分離領域の
p+形埋込層4aとｐ形ウエル領域７は、位置決めの必要な
い自己整合法により形成しているため、N+形埋込層2,3
あるいはＮ形ウエル領域６と接触しているが、これをマ
スクアライン法で形成し、これらと十分に離して構成し
ても、本効果が得られるのは言うまでもない。
タ及びPNPトランジスタのベースは、それぞれＮ形ウエ
ル領域の6b,6cとしたが、これはN-形エピ層５を用いて
もよい。さらに、NMOSトランジスタ及び素子分離領域の
p+形埋込層4aとｐ形ウエル領域７は、位置決めの必要な
い自己整合法により形成しているため、N+形埋込層2,3
あるいはＮ形ウエル領域６と接触しているが、これをマ
スクアライン法で形成し、これらと十分に離して構成し
ても、本効果が得られるのは言うまでもない。
発明の効果 以上説明したように、本発明によれば、簡便な構成で
NPNトランジスタの高周波特性を向上し、そしてNPN及び
PNPトランジスタのコレクタ直列抵抗を低減して、これ
らバイポーラトランジスタの高速化と、CMOS回路で構成
される寄生PNPトランジスタの電流増幅率を低減して、C
MOS回路のラッチアップ耐量の向上が可能なBi−MOS型半
導体装置を実現できるものである。
NPNトランジスタの高周波特性を向上し、そしてNPN及び
PNPトランジスタのコレクタ直列抵抗を低減して、これ
らバイポーラトランジスタの高速化と、CMOS回路で構成
される寄生PNPトランジスタの電流増幅率を低減して、C
MOS回路のラッチアップ耐量の向上が可能なBi−MOS型半
導体装置を実現できるものである。
第１図は本発明の一実施例における半導体装置の断面
図、第２図は同実施例装置の製造方法の要部を示す工程
断面図、第３図は従来の半導体装置の断面図である。 １……p-形半導体基板、２……第１のN+形埋込層、３…
…第２のN+埋込層、4a,4b……p+形埋込層、５……N-形
エピ層、6a,6b,6c……Ｎ形ウエル領域、７……ｐ形ウエ
ル領域、８……素子分離絶縁膜、10……ｐ形活性ベース
層、11……ゲート絶縁膜、12……ゲート電極、13……p+
形ソース，ドレイン領域、p+形エミッタ領域、14……N+
形ソース，ドレイン領域、N+形エミッタ領域、15……層
間絶縁膜、16……アルミニウム配線。
図、第２図は同実施例装置の製造方法の要部を示す工程
断面図、第３図は従来の半導体装置の断面図である。 １……p-形半導体基板、２……第１のN+形埋込層、３…
…第２のN+埋込層、4a,4b……p+形埋込層、５……N-形
エピ層、6a,6b,6c……Ｎ形ウエル領域、７……ｐ形ウエ
ル領域、８……素子分離絶縁膜、10……ｐ形活性ベース
層、11……ゲート絶縁膜、12……ゲート電極、13……p+
形ソース，ドレイン領域、p+形エミッタ領域、14……N+
形ソース，ドレイン領域、N+形エミッタ領域、15……層
間絶縁膜、16……アルミニウム配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 29/73
Claims (4)
- 【請求項１】一方導電形半導体層を一主面に有する基板
と、前記半導体層の表面の所定領域に設けられ、深さが
この半導体層の厚みと概ね等しい一方導電形の第１ウエ
ル領域と、この第１ウエル領域とは異なる所定領域に設
けられ、深さがこの第１ウエル領域より浅い一方導電形
の第２ウエル領域と、前記第１及び第２のウエル領域外
に設けられ、深さがこの第１ウエル領域より浅い他方導
電形の第３ウエル領域と、前記第１ウエル領域と前記基
板の間に設けられた高濃度の一方導電形の第１埋込層
と、前記第２ウエル領域と前記基板の間に設けられ、前
記第１埋込層より浅く形成された高濃度の一方導電形の
第２埋込層と、前記第３ウエル領域と前記基板の間に設
けられ、前記第１埋込層より浅く形成された高濃度の他
方導電形の第３埋込層と、前記第1,第２及び第３ウエル
領域にそれぞれ形成される能動素子を備えてなる半導体
装置。 - 【請求項２】第１ウエル領域に形成される能動素子は他
方導電形MISトランジスタで、第２ウエル領域に形成さ
れる能動素子はこの第２ウエル領域をコレクタとするバ
イポーラトランジスタで、第３ウエル領域に形成される
能動素子は一方導電形MISトランジスタである特許請求
の範囲第１項に記載の半導体装置。 - 【請求項３】第１ウエル領域内で第１埋込層との間に設
けられた高濃度の他方導電形の第４の埋込層と、この第
４埋込層上の周囲領域でリング状に設けられた他方導電
形の第３のウエル領域と、前記第４埋込層をコレクタと
するバイポーラトランジスタを備えてなる特許請求の範
囲第１項に記載の半導体装置。 - 【請求項４】第１埋込層は高加速エネルギーのイオン注
入により形成されている特許請求の範囲第１項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181497A JP2537886B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181497A JP2537886B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425454A JPS6425454A (en) | 1989-01-27 |
| JP2537886B2 true JP2537886B2 (ja) | 1996-09-25 |
Family
ID=16101792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181497A Expired - Fee Related JP2537886B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537886B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236153A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-07-21 JP JP62181497A patent/JP2537886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6425454A (en) | 1989-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4694562A (en) | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors | |
| US4902639A (en) | Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts | |
| JPH058583B2 (ja) | ||
| JPH0315346B2 (ja) | ||
| JPS6379368A (ja) | ポリシリコンエミッタ及びシリサイド化ベ−スを持った高性能ＢｉＣＭＯＳ構成体の製造方法 | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| EP0682362A2 (en) | Method of manufacturing semiconductor device including a DMOS transistor | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JPH0410226B2 (ja) | ||
| JPH0348458A (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| JPH0148661B2 (ja) | ||
| JP2537886B2 (ja) | 半導体装置 | |
| JPH0351309B2 (ja) | ||
| US6218253B1 (en) | Method of manufacturing a bipolar transistor by using only two mask layers | |
| JP2575876B2 (ja) | 半導体装置 | |
| US20050233516A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0575032A (ja) | 半導体集積回路装置 | |
| JP3142301B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2937338B2 (ja) | 半導体装置 | |
| JP2616809B2 (ja) | 半導体装置 | |
| JPH04372164A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JP2770576B2 (ja) | 半導体装置の製造方法 | |
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| JP2889246B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |