JP3142301B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP3142301B2 JP3142301B2 JP03073639A JP7363991A JP3142301B2 JP 3142301 B2 JP3142301 B2 JP 3142301B2 JP 03073639 A JP03073639 A JP 03073639A JP 7363991 A JP7363991 A JP 7363991A JP 3142301 B2 JP3142301 B2 JP 3142301B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置、
特にＥＰＲＯＭとＮＰＮトランジスタとを同一基板上に
有する半導体集積回路装置およびその製造方法に関する
ものである。
特にＥＰＲＯＭとＮＰＮトランジスタとを同一基板上に
有する半導体集積回路装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】上記半導体集積回路装置の従来例として
は、例えば文献「１９８９シンポジューム・オン・ヴイ
エルエスアイ・テクノロジー（１９８９ ＳＹＭＰＯＳ
ＩＵＭＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ）Ｐ３７
〜Ｐ３８」に開示されるものがある。そのような半導体
集積回路装置の従来の製造方法を図５〜図９を参照して
説明する。ここでは、ＮＰＮ Tr ，ＣＭＯＳ Tr ，ＥＰ
ＲＯＭを同一基板上に形成する。
は、例えば文献「１９８９シンポジューム・オン・ヴイ
エルエスアイ・テクノロジー（１９８９ ＳＹＭＰＯＳ
ＩＵＭＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ）Ｐ３７
〜Ｐ３８」に開示されるものがある。そのような半導体
集積回路装置の従来の製造方法を図５〜図９を参照して
説明する。ここでは、ＮＰＮ Tr ，ＣＭＯＳ Tr ，ＥＰ
ＲＯＭを同一基板上に形成する。
【０００３】まず、図５(a) に示すように、比抵抗１５
Ω・cm程度のＰ型Ｓi 基板１を１０００℃２０分、Ｏ2
雰囲気で熱処理し、４５０Å程度のSiO2膜２を形成す
る。
Ω・cm程度のＰ型Ｓi 基板１を１０００℃２０分、Ｏ2
雰囲気で熱処理し、４５０Å程度のSiO2膜２を形成す
る。
【０００４】次いで、フォトリソグラフィ技術により、
ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領域６以外に
レジスト３を形成する。
ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領域６以外に
レジスト３を形成する。
【０００５】次いで、イオンインプランテーション技術
により、Ｓb ４を加速電圧４０KeV、ドーズ量３×１０
15ions／cm2 の条件でイオンインプランテーションを行
い、ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領域６の
Ｐ型Ｓi 基板１内にＳb ４を導入する。
により、Ｓb ４を加速電圧４０KeV、ドーズ量３×１０
15ions／cm2 の条件でイオンインプランテーションを行
い、ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領域６の
Ｐ型Ｓi 基板１内にＳb ４を導入する。
【０００６】次いで、図５(b) に示すように、レジスト
３を除去し、Ｎ2 雰囲気中で１２００℃５００分程度の
熱処理を行い、シート抵抗３０Ω／□、接合深さ4.５μ
ｍ程度のＮ+ 埋込層７を形成し、SiO2膜２を除去する。
３を除去し、Ｎ2 雰囲気中で１２００℃５００分程度の
熱処理を行い、シート抵抗３０Ω／□、接合深さ4.５μ
ｍ程度のＮ+ 埋込層７を形成し、SiO2膜２を除去する。
【０００７】次いで、図５(c) に示すように、エピタキ
シャル技術により、比抵抗２Ω・cm，厚さ１２μｍ程度
のＰ型エピタキシャル層８を形成する。
シャル技術により、比抵抗２Ω・cm，厚さ１２μｍ程度
のＰ型エピタキシャル層８を形成する。
【０００８】次いで、酸化技術により、水蒸気雰囲気で
１０００℃５分程度の酸化を行い、１０００Å程度のSi
O2膜９を形成する。
１０００℃５分程度の酸化を行い、１０００Å程度のSi
O2膜９を形成する。
【０００９】次いで、フォトリソグラフィ技術により、
レジスト１０をＮＰＮ Tr 形成領域５、ＰＭＯＳ Tr 形
成領域６以外の領域に形成する。
レジスト１０をＮＰＮ Tr 形成領域５、ＰＭＯＳ Tr 形
成領域６以外の領域に形成する。
【００１０】次いで、イオンインプランテーション技術
により、Ｐ（リン）１１を加速電圧１００KeV 、ドーズ
量２×１０13ions／cm2 程度イオンインプランテーショ
ンを行い、ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領
域６のＰ型エピタキシャル層８内にリン１１を導入す
る。
により、Ｐ（リン）１１を加速電圧１００KeV 、ドーズ
量２×１０13ions／cm2 程度イオンインプランテーショ
ンを行い、ＮＰＮ Tr 形成領域５とＰＭＯＳ Tr 形成領
域６のＰ型エピタキシャル層８内にリン１１を導入す
る。
【００１１】次いで、図６(a) に示すように、レジスト
１０を除去する。次いでＮ2 雰囲気で１２００℃１２０
０分程度の熱処理を行うことにより、シート抵抗８００
Ω／□、接合深さ６μｍ程度のＮウエル層１２を形成し
て、Ｎ+ 埋込層７と接続する。次いでSiO2膜９を除去す
る。
１０を除去する。次いでＮ2 雰囲気で１２００℃１２０
０分程度の熱処理を行うことにより、シート抵抗８００
Ω／□、接合深さ６μｍ程度のＮウエル層１２を形成し
て、Ｎ+ 埋込層７と接続する。次いでSiO2膜９を除去す
る。
【００１２】次いで、Ｏ2 雰囲気中で９５０℃５０分程
度の酸化を行い、３００Å程度のSiO2膜１３を形成し、
ＣＶＤ技術によりSi3N4 膜１４を２０００Å程度形成す
る。
度の酸化を行い、３００Å程度のSiO2膜１３を形成し、
ＣＶＤ技術によりSi3N4 膜１４を２０００Å程度形成す
る。
【００１３】次いで、図６(b) に示すように、ホトリソ
エッチング技術により、素子分離領域１５のSi3N4 膜１
４を除去する。
エッチング技術により、素子分離領域１５のSi3N4 膜１
４を除去する。
【００１４】次いで、図６(c) に示すように、水蒸気雰
囲気中で、１０００℃２００分程度の酸化を行い、８０
００Å程度の分離酸化膜１６を形成し、Si3N4 膜１４を
除去する。
囲気中で、１０００℃２００分程度の酸化を行い、８０
００Å程度の分離酸化膜１６を形成し、Si3N4 膜１４を
除去する。
【００１５】次いで、図７(a) に示すように、フォトリ
ソ技術により、ＥＰＲＯＭのコントロールゲート形成領
域１８とＮＰＮ Tr のコレクタ形成領域１９以外の領域
にレジスト１７を形成する。
ソ技術により、ＥＰＲＯＭのコントロールゲート形成領
域１８とＮＰＮ Tr のコレクタ形成領域１９以外の領域
にレジスト１７を形成する。
【００１６】次いで、イオンインプランテーション技術
により、リン２０を加速電圧６０KeV 、ドーズ量１×１
０15ions／cm2 程度の条件でイオンインプランテーショ
ンを行い、コントロールゲート形成領域１８とコレクタ
形成領域１９にリン２０を導入する。
により、リン２０を加速電圧６０KeV 、ドーズ量１×１
０15ions／cm2 程度の条件でイオンインプランテーショ
ンを行い、コントロールゲート形成領域１８とコレクタ
形成領域１９にリン２０を導入する。
【００１７】次いで、図７(b) に示すように、レジスト
１７を除去し、Ｎ2 雰囲気中で１１００℃１２０分程度
の熱処理を行うことにより、ρｓ６０Ω／□、接合深さ
２μｍ程度のコントロールゲート２１、ディープコレク
タ２２を形成する。
１７を除去し、Ｎ2 雰囲気中で１１００℃１２０分程度
の熱処理を行うことにより、ρｓ６０Ω／□、接合深さ
２μｍ程度のコントロールゲート２１、ディープコレク
タ２２を形成する。
【００１８】次いで、図７(c) に示すように、エッチン
グによりSiO2膜１３を除去し、次いで水蒸気雰囲気中で
８５０℃３０分程度の酸化を行うことにより、ゲート酸
化膜２３を３５０Å程度形成する。
グによりSiO2膜１３を除去し、次いで水蒸気雰囲気中で
８５０℃３０分程度の酸化を行うことにより、ゲート酸
化膜２３を３５０Å程度形成する。
【００１９】次いで、フォトリソ技術により、ＮＰＮ T
r のベース形成領域２５以外の領域にレジスト２４を形
成する。
r のベース形成領域２５以外の領域にレジスト２４を形
成する。
【００２０】次いでイオンインプランテーション法によ
り、Ｂ（ボロン）２６を加速電圧４０KeV 、ドーズ量１
×１０14ions／cm2 程度の条件でイオンインプランテー
ションを行い、ＮＰＮ Tr のベース形成領域２５にボロ
ン２６を導入する。
り、Ｂ（ボロン）２６を加速電圧４０KeV 、ドーズ量１
×１０14ions／cm2 程度の条件でイオンインプランテー
ションを行い、ＮＰＮ Tr のベース形成領域２５にボロ
ン２６を導入する。
【００２１】次いで、図８(a) に示すように、レジスト
２４を除去し、Ｎ2 雰囲気中で１０００℃３０分程度の
熱処理を行うことにより、ρｓ５００Ω／□、接合深さ
0.８μｍ程度のベース２７を形成する。
２４を除去し、Ｎ2 雰囲気中で１０００℃３０分程度の
熱処理を行うことにより、ρｓ５００Ω／□、接合深さ
0.８μｍ程度のベース２７を形成する。
【００２２】次いで、ＣＶＤ法により、ポリシリコン２
８を２０００Å程度形成する。
８を２０００Å程度形成する。
【００２３】次いで、POCl3 を用いた熱拡散法により、
リンを拡散し、ρｓ２０Ω／□程度のリンドープのポリ
シリコン２８を形成する。
リンを拡散し、ρｓ２０Ω／□程度のリンドープのポリ
シリコン２８を形成する。
【００２４】次に、図８(b) に示すように、フォトリソ
・エッチング技術により、ポリシリコン２８を加工し、
ＰＭＯＳ Tr 形成領域６にＰＭＯＳ Tr のゲート電極２
９を、ＮＭＯＳ Tr 形成領域３０にＮＭＯＳ Tr のゲー
ト電極３１を、ＥＰＲＯＭ形成領域３２にフローティン
グゲート３３をそれぞれ形成する。なお、フローティン
グゲート３３の点線部は、点線の左右のゲートが接続し
ていることを示している。
・エッチング技術により、ポリシリコン２８を加工し、
ＰＭＯＳ Tr 形成領域６にＰＭＯＳ Tr のゲート電極２
９を、ＮＭＯＳ Tr 形成領域３０にＮＭＯＳ Tr のゲー
ト電極３１を、ＥＰＲＯＭ形成領域３２にフローティン
グゲート３３をそれぞれ形成する。なお、フローティン
グゲート３３の点線部は、点線の左右のゲートが接続し
ていることを示している。
【００２５】次いで、図８(c) に示すように、フォトリ
ソ技術により、ＮＰＮ Tr のコレクタ形成領域１９、エ
ミッタ形成領域３４、ＮＭＯＳ Tr 形成領域３０、コン
トロールゲート形成領域１８を除くＥＰＲＯＭ形成領域
３２以外の領域に、レジスト４６を形成する。
ソ技術により、ＮＰＮ Tr のコレクタ形成領域１９、エ
ミッタ形成領域３４、ＮＭＯＳ Tr 形成領域３０、コン
トロールゲート形成領域１８を除くＥＰＲＯＭ形成領域
３２以外の領域に、レジスト４６を形成する。
【００２６】次いで、イオンインプランテーション法に
より、Ａs （ヒ素）３５を加速電圧４０KeV 、ドーズ量
１×１０16ions／cm2 程度イオンインプランテーション
を行い、レジスト４６でおおわれていない領域にＡs ３
５を導入する。
より、Ａs （ヒ素）３５を加速電圧４０KeV 、ドーズ量
１×１０16ions／cm2 程度イオンインプランテーション
を行い、レジスト４６でおおわれていない領域にＡs ３
５を導入する。
【００２７】次いで、図９(a) に示すように、レジスト
４６を除去し、Ｎ2 雰囲気で９５０℃１００分程度の熱
処理を行い、シート抵抗３５Ω／□、拡散深さ0.３μｍ
程度の拡散層を形成することにより、ＥＰＲＯＭ形成領
域３２にソース３６、ドレイン３７、ＮＭＯＳ Tr 形成
領域３０にソース３８、ドレイン３９、ＮＰＮ Tr 形成
領域５にエミッタ４０、コレクタ４１を形成する。
４６を除去し、Ｎ2 雰囲気で９５０℃１００分程度の熱
処理を行い、シート抵抗３５Ω／□、拡散深さ0.３μｍ
程度の拡散層を形成することにより、ＥＰＲＯＭ形成領
域３２にソース３６、ドレイン３７、ＮＭＯＳ Tr 形成
領域３０にソース３８、ドレイン３９、ＮＰＮ Tr 形成
領域５にエミッタ４０、コレクタ４１を形成する。
【００２８】次いで、図９(b) に示すように、フォトリ
ソ技術により、ＰＭＯＳ Tr 形成領域６以外の領域にレ
ジスト４２を形成する。
ソ技術により、ＰＭＯＳ Tr 形成領域６以外の領域にレ
ジスト４２を形成する。
【００２９】次いで、イオンインプランテーション法に
より、BF2 ４３を加速電圧４０KeV、ドーズ量１×１０
16ions／cm2 程度イオンインプランテーションを行い、
ＰＭＯＳ Tr 形成領域６にボロンを導入する。
より、BF2 ４３を加速電圧４０KeV、ドーズ量１×１０
16ions／cm2 程度イオンインプランテーションを行い、
ＰＭＯＳ Tr 形成領域６にボロンを導入する。
【００３０】次いで、図９(c) に示すように、レジスト
４２を除去し、Ｎ2 雰囲気中で９００℃２０分程度の熱
処理を行い、ρｓ１５０Ω／□、接合深さ0.２５μｍ程
度の拡散層を形成することにより、ＰＭＯＳ Tr 形成領
域６にソース４４、ドレイン４５を形成する。
４２を除去し、Ｎ2 雰囲気中で９００℃２０分程度の熱
処理を行い、ρｓ１５０Ω／□、接合深さ0.２５μｍ程
度の拡散層を形成することにより、ＰＭＯＳ Tr 形成領
域６にソース４４、ドレイン４５を形成する。
【００３１】以上の工程を行うことにより、ＮＰＮ Tr
形成領域５にＮＰＮ Tr が、またＰＭＯＳ Tr 形成領域
６にＰＭＯＳ Tr が、さらにＮＭＯＳ Tr 形成領域３０
にＮＭＯＳ Tr が、ＥＰＲＯＭ形成領域３２にＥＰＲＯ
Ｍがそれぞれ形成される。
形成領域５にＮＰＮ Tr が、またＰＭＯＳ Tr 形成領域
６にＰＭＯＳ Tr が、さらにＮＭＯＳ Tr 形成領域３０
にＮＭＯＳ Tr が、ＥＰＲＯＭ形成領域３２にＥＰＲＯ
Ｍがそれぞれ形成される。
【００３２】この時のＮＰＮトランジスタ部分のキャリ
ア濃度プロファイルは図１０に示すようになっており、
ベース２７下部ＡからＮ+ 埋込層７上部Ｂまでの距離は
約５μｍである。また、ＥＰＲＯＭ領域はＰ型エピタキ
シャル層８の濃度で決まっており、そのキャリアプロフ
ァイルは一定であるので図示しない。
ア濃度プロファイルは図１０に示すようになっており、
ベース２７下部ＡからＮ+ 埋込層７上部Ｂまでの距離は
約５μｍである。また、ＥＰＲＯＭ領域はＰ型エピタキ
シャル層８の濃度で決まっており、そのキャリアプロフ
ァイルは一定であるので図示しない。
【００３３】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、図６(a) におけるＮウエル層１２の
形成時の熱処理によるＮ+ 埋込層７の上方拡散が６μｍ
程度あり、結果として、ＮＰＮトランジスタのベース２
７からＮ+ 埋込層７までの距離が５μｍ程度となってし
まい、コレクタ‐ベース間耐圧が１０〜２０Ｖ程度しか
得られない問題点がある。
来の製造方法では、図６(a) におけるＮウエル層１２の
形成時の熱処理によるＮ+ 埋込層７の上方拡散が６μｍ
程度あり、結果として、ＮＰＮトランジスタのベース２
７からＮ+ 埋込層７までの距離が５μｍ程度となってし
まい、コレクタ‐ベース間耐圧が１０〜２０Ｖ程度しか
得られない問題点がある。
【００３４】このコレクタ‐ベース間耐圧を高耐圧化す
るためにＰ型エピタキシャル層８の厚さを厚くすること
も考えられるが、その場合は、厚くしたＰ型エピタキシ
ャル層８にＮウエル層１２を形成するために熱処理量が
増大し、Ｎ+ 埋込層７の上方拡散が増えるため、やはり
耐圧を高くすることはむずかしく、蛍光表示管などのド
ライバにおける４０〜１００Ｖといったコレクタ‐ベー
ス間耐圧を得ることはできなかった。
るためにＰ型エピタキシャル層８の厚さを厚くすること
も考えられるが、その場合は、厚くしたＰ型エピタキシ
ャル層８にＮウエル層１２を形成するために熱処理量が
増大し、Ｎ+ 埋込層７の上方拡散が増えるため、やはり
耐圧を高くすることはむずかしく、蛍光表示管などのド
ライバにおける４０〜１００Ｖといったコレクタ‐ベー
ス間耐圧を得ることはできなかった。
【００３５】また、ＮＰＮトランジスタの高耐圧化を優
先するためにＰ型基板上にＮ型エピタキシャル層を形成
することも考えられるが、この方法では、ＮＰＮトラン
ジスタの耐圧は容易に確保できるものの、ＥＰＲＯＭの
書き込み特性やラッチアップ耐量が劣化する問題点があ
る。すなわち、Ｐ型基板上にＮ型エピタキシャル層を形
成した場合は、ＥＰＲＯＭ形成領域には、できるだけ低
抵抗の深いＰウエル層を形成する必要がある。なぜな
ら、ＥＰＲＯＭにデータを書き込む時にはホットキャリ
ア効果を利用するために基板に大電流が流れる結果、ラ
ッチアップ等の現象が起こりやすく、これを防ぐために
Ｐウエル抵抗をできるだけ下げる必要があるからであ
る。しかしながら、Ｐウエル層を深く形成することは、
前述の図４におけるＰ型エピタキシャル層８にＮウエル
層１２を形成する場合と同様に熱処理量が増大し、ＮＰ
Ｎトランジスタの高耐圧化の妨げになるばかりか、ＥＰ
ＲＯＭの特性もＰ型エピタキシャル層８に形成する場合
に比べ、書き込み特性やラッチアップ耐量が劣ることは
さけられない。
先するためにＰ型基板上にＮ型エピタキシャル層を形成
することも考えられるが、この方法では、ＮＰＮトラン
ジスタの耐圧は容易に確保できるものの、ＥＰＲＯＭの
書き込み特性やラッチアップ耐量が劣化する問題点があ
る。すなわち、Ｐ型基板上にＮ型エピタキシャル層を形
成した場合は、ＥＰＲＯＭ形成領域には、できるだけ低
抵抗の深いＰウエル層を形成する必要がある。なぜな
ら、ＥＰＲＯＭにデータを書き込む時にはホットキャリ
ア効果を利用するために基板に大電流が流れる結果、ラ
ッチアップ等の現象が起こりやすく、これを防ぐために
Ｐウエル抵抗をできるだけ下げる必要があるからであ
る。しかしながら、Ｐウエル層を深く形成することは、
前述の図４におけるＰ型エピタキシャル層８にＮウエル
層１２を形成する場合と同様に熱処理量が増大し、ＮＰ
Ｎトランジスタの高耐圧化の妨げになるばかりか、ＥＰ
ＲＯＭの特性もＰ型エピタキシャル層８に形成する場合
に比べ、書き込み特性やラッチアップ耐量が劣ることは
さけられない。
【００３６】この発明は、以上述べたＰ型エピタキシャ
ル層ではＮＰＮトランジスタの高耐圧化が難かしいとい
う問題点と、Ｎ型エピタキシャル層ではＥＰＲＯＭの書
き込み特性やラッチアップ耐量が劣るという問題点を解
決し、高耐圧バイポーラトランジスタと書き込み特性や
ラッチアップ耐量が良好なＥＰＲＯＭを同時に得ること
のできる半導体集積回路装置およびその製造方法を提供
することを目的とする。
ル層ではＮＰＮトランジスタの高耐圧化が難かしいとい
う問題点と、Ｎ型エピタキシャル層ではＥＰＲＯＭの書
き込み特性やラッチアップ耐量が劣るという問題点を解
決し、高耐圧バイポーラトランジスタと書き込み特性や
ラッチアップ耐量が良好なＥＰＲＯＭを同時に得ること
のできる半導体集積回路装置およびその製造方法を提供
することを目的とする。
【００３７】
【課題を解決するための手段】この発明では、Ｐ型半導
体基板上にＮ型エピタキシャル層とＰ型エピタキシャル
層とを積層形成し、前記Ｐ型半導体基板の表面部には、
ＮＰＮトランジスタ形成領域にＮ型埋込層を形成し、Ｅ
ＰＲＯＭ形成領域とＮＰＮトランジスタの分離領域に第
１のＰ型拡散層を形成し、同様にＮ型エピタキシャル層
の表面部には、ＥＰＲＯＭ形成領域とＮＰＮトランジス
タの分離領域に第２のＰ型拡散層を形成し、さらにＰ型
エピタキシャル層にはＮＰＮトランジスタ形成領域にＮ
型ウエル層を形成し、このウエル層形成時の熱処理によ
り前記第１と第２のＰ型拡散層を上下に拡散させて前記
Ｎ型エピタキシャル層を貫通して一体に接続されるよう
にする。
体基板上にＮ型エピタキシャル層とＰ型エピタキシャル
層とを積層形成し、前記Ｐ型半導体基板の表面部には、
ＮＰＮトランジスタ形成領域にＮ型埋込層を形成し、Ｅ
ＰＲＯＭ形成領域とＮＰＮトランジスタの分離領域に第
１のＰ型拡散層を形成し、同様にＮ型エピタキシャル層
の表面部には、ＥＰＲＯＭ形成領域とＮＰＮトランジス
タの分離領域に第２のＰ型拡散層を形成し、さらにＰ型
エピタキシャル層にはＮＰＮトランジスタ形成領域にＮ
型ウエル層を形成し、このウエル層形成時の熱処理によ
り前記第１と第２のＰ型拡散層を上下に拡散させて前記
Ｎ型エピタキシャル層を貫通して一体に接続されるよう
にする。
【００３８】
【作用】上記この発明においては、ＥＰＲＯＭ形成領域
はＰ型エピタキシャル層が第１および第２のＰ型拡散層
を通してＰ型半導体基板と完全に接続されるので等価的
にＰ型基板と同等になり、そこに形成されるＥＰＲＯＭ
の書き込み特性やラッチアップ耐量は従来と同等の性能
を確保できる。
はＰ型エピタキシャル層が第１および第２のＰ型拡散層
を通してＰ型半導体基板と完全に接続されるので等価的
にＰ型基板と同等になり、そこに形成されるＥＰＲＯＭ
の書き込み特性やラッチアップ耐量は従来と同等の性能
を確保できる。
【００３９】一方、ＮＰＮトランジスタ形成領域はＮ型
エピタキシャル層が残っており、このＮ型エピタキシャ
ル層の存在によってＮＰＮトランジスタのベース（Ｎ型
ウエル層内に形成される）とＮ型埋込層間の距離を大き
くとることができ、トランジスタのコレクタ‐ベース間
耐圧は充分に高くとれる。しかも、第１と第２のＰ型拡
散層の接続は上下両方向からの拡散で行われており、そ
の時の熱処理は、Ｎ型ウエル層形成時の熱処理を利用し
て少ない熱処理量で行うことができ、その結果としてＮ
型埋込層の上方拡散量も少なくなるので、ＮＰＮトラン
ジスタのコレクタ‐ベース間耐圧はより充分高くとれ
る。
エピタキシャル層が残っており、このＮ型エピタキシャ
ル層の存在によってＮＰＮトランジスタのベース（Ｎ型
ウエル層内に形成される）とＮ型埋込層間の距離を大き
くとることができ、トランジスタのコレクタ‐ベース間
耐圧は充分に高くとれる。しかも、第１と第２のＰ型拡
散層の接続は上下両方向からの拡散で行われており、そ
の時の熱処理は、Ｎ型ウエル層形成時の熱処理を利用し
て少ない熱処理量で行うことができ、その結果としてＮ
型埋込層の上方拡散量も少なくなるので、ＮＰＮトラン
ジスタのコレクタ‐ベース間耐圧はより充分高くとれ
る。
【００４０】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１、図２はこの発明の一実施例を製造工程順
に示す工程断面図である。この図により、この発明の一
実施例を製造工程順に説明すると、まず図１(a) に示す
ように、比抵抗１５Ω・cm程度のＰ型シリコン基板５１
を準備する。そして、このＰ型シリコン基板５１のＮＰ
Ｎ Tr 形成領域の表面部およびＰＭＯＳ Tr 形成領域の
表面部にＮ+ 埋込層５２を形成する。このＮ+ 埋込層５
２は、公知のイオン注入技術によりＮ型不純物を基板51
に導入した後、活性化熱処理を行うことにより形成され
る。具体的には、Ｓb を４０KeV で３×１０15ions／cm
2 程度イオン注入し、１２００℃で５０分程度Ｎ2 雰囲
気中で熱処理することにより、接合深さ4.５μｍ，シー
ト抵抗３０Ω／□程度のＮ+ 埋込層５２を形成する。続
いて、同様のイオン注入技術によりＰ型不純物であるボ
ロン（Ｂ）を６０KeV で２×１０14ions／cm2 程度基板
５１に選択的に注入し、１０８０℃で３０分程度Ｎ2 雰
囲気中で活性化熱処理を施すことにより、基板５１のＮ
ＰＮトランジスタ分離領域の表面部およびＥＰＲＯＭお
よびＮＭＯＳ Tr 形成領域の表面部に、シート抵抗３０
０Ω／□，深さ1.３μｍ程度の第１のＰ+ 埋込層５３を
形成する。
明する。図１、図２はこの発明の一実施例を製造工程順
に示す工程断面図である。この図により、この発明の一
実施例を製造工程順に説明すると、まず図１(a) に示す
ように、比抵抗１５Ω・cm程度のＰ型シリコン基板５１
を準備する。そして、このＰ型シリコン基板５１のＮＰ
Ｎ Tr 形成領域の表面部およびＰＭＯＳ Tr 形成領域の
表面部にＮ+ 埋込層５２を形成する。このＮ+ 埋込層５
２は、公知のイオン注入技術によりＮ型不純物を基板51
に導入した後、活性化熱処理を行うことにより形成され
る。具体的には、Ｓb を４０KeV で３×１０15ions／cm
2 程度イオン注入し、１２００℃で５０分程度Ｎ2 雰囲
気中で熱処理することにより、接合深さ4.５μｍ，シー
ト抵抗３０Ω／□程度のＮ+ 埋込層５２を形成する。続
いて、同様のイオン注入技術によりＰ型不純物であるボ
ロン（Ｂ）を６０KeV で２×１０14ions／cm2 程度基板
５１に選択的に注入し、１０８０℃で３０分程度Ｎ2 雰
囲気中で活性化熱処理を施すことにより、基板５１のＮ
ＰＮトランジスタ分離領域の表面部およびＥＰＲＯＭお
よびＮＭＯＳ Tr 形成領域の表面部に、シート抵抗３０
０Ω／□，深さ1.３μｍ程度の第１のＰ+ 埋込層５３を
形成する。
【００４１】次に、それら埋込層５２，５３を形成した
Ｐ型シリコン基板５１の表面上に、図１(b) で示すよう
に、公知のエピタキシャル技術例えばSiCl4 のＨ2 還元
法などで、比抵抗５Ω・cm，厚さ８μｍ程度のＮ型エピ
タキシャル層５４を形成する。そして、前述と同様に公
知のイオン注入技術によりＰ型不純物であるボロンを４
０KeV ，１×１０13ions／cm2 程度でＮ型エピタキシャ
ル層５４に選択的に導入し、１０８０℃，３０分程度の
活性化処理を施すことにより、Ｎ型エピタキシャル層５
４のＮＰＮ Tr 分離領域の表面部に第２のＰ+ 埋込層５
５を形成し、同時にＥＰＲＯＭおよびＮＭＯＳ Tr 形成
領域の表面部に埋込型Ｐウエル層５６を形成する。この
時、第１のＰ+ 埋込層５３とＮ+ 埋込層５２はＮ型エピ
タキシャル層５４中へ上方拡散する。
Ｐ型シリコン基板５１の表面上に、図１(b) で示すよう
に、公知のエピタキシャル技術例えばSiCl4 のＨ2 還元
法などで、比抵抗５Ω・cm，厚さ８μｍ程度のＮ型エピ
タキシャル層５４を形成する。そして、前述と同様に公
知のイオン注入技術によりＰ型不純物であるボロンを４
０KeV ，１×１０13ions／cm2 程度でＮ型エピタキシャ
ル層５４に選択的に導入し、１０８０℃，３０分程度の
活性化処理を施すことにより、Ｎ型エピタキシャル層５
４のＮＰＮ Tr 分離領域の表面部に第２のＰ+ 埋込層５
５を形成し、同時にＥＰＲＯＭおよびＮＭＯＳ Tr 形成
領域の表面部に埋込型Ｐウエル層５６を形成する。この
時、第１のＰ+ 埋込層５３とＮ+ 埋込層５２はＮ型エピ
タキシャル層５４中へ上方拡散する。
【００４２】次に、図１(c) に示すように、Ｎ型エピタ
キシャル層５４上に、公知のエピタキシャル技術で比抵
抗５Ω・cm，厚さ３μｍ程度のＰ型エピタキシャル層５
７を形成する。
キシャル層５４上に、公知のエピタキシャル技術で比抵
抗５Ω・cm，厚さ３μｍ程度のＰ型エピタキシャル層５
７を形成する。
【００４３】次いで、そのＰ型エピタキシャル層５７の
ＮＰＮトランジスタ形成領域表面部およびＰＭＯＳ Tr
形成領域表面部に公知のイオン注入技術により８０KeV
で１×１０13ions／cm3 程度のリン（Ｐ）を導入し、そ
の不純物のリンがＰ型エピタキシャル層５７を貫通する
まで、例えば１１８０℃で３５０分程度の熱処理を行う
ことにより、図２(a) に示すように、深さ3.５μｍ程度
のＮウエル層５８をＰ型エピタキシャル層５７のＮＰＮ
Tr 形成領域部およびＰＭＯＳTr形成領域部に形成す
る。この時、このＮウエル層５８はＮ型エピタキシャル
層５４と接続されて形成される。その結果、Ｎ型エピタ
キシャル層５４の厚さ８μｍと合わせて、等価的に深い
Ｎウエル層を形成できたことになる。
ＮＰＮトランジスタ形成領域表面部およびＰＭＯＳ Tr
形成領域表面部に公知のイオン注入技術により８０KeV
で１×１０13ions／cm3 程度のリン（Ｐ）を導入し、そ
の不純物のリンがＰ型エピタキシャル層５７を貫通する
まで、例えば１１８０℃で３５０分程度の熱処理を行う
ことにより、図２(a) に示すように、深さ3.５μｍ程度
のＮウエル層５８をＰ型エピタキシャル層５７のＮＰＮ
Tr 形成領域部およびＰＭＯＳTr形成領域部に形成す
る。この時、このＮウエル層５８はＮ型エピタキシャル
層５４と接続されて形成される。その結果、Ｎ型エピタ
キシャル層５４の厚さ８μｍと合わせて、等価的に深い
Ｎウエル層を形成できたことになる。
【００４４】また、この時の熱処理により、図２(a) に
示すように第１のＰ+ 埋込層５３は更に上方拡散する。
さらに第２のＰ+ 埋込層５５および埋込型Ｐウエル層５
６も上下方向に拡散する。その結果、第１のＰ+ 埋込層
５３と第２のＰ+ 埋込層５５および埋込型Ｐウエル層５
６は、Ｎ型エピタキシャル層５４を貫通して完全に接続
され一体化する。
示すように第１のＰ+ 埋込層５３は更に上方拡散する。
さらに第２のＰ+ 埋込層５５および埋込型Ｐウエル層５
６も上下方向に拡散する。その結果、第１のＰ+ 埋込層
５３と第２のＰ+ 埋込層５５および埋込型Ｐウエル層５
６は、Ｎ型エピタキシャル層５４を貫通して完全に接続
され一体化する。
【００４５】次いで、図２(b) に示すように、従来技術
と同様に各表面部に厚さ８０００Å程度の分離酸化膜５
９を形成し、ＮＰＮ Tr 形成領域のＮウエル層５８内に
は、ＮＰＮ Tr のベース層６０を形成する。なお、分離
酸化膜５９の下には予めチャンネルストッパ層６１を形
成しておく。
と同様に各表面部に厚さ８０００Å程度の分離酸化膜５
９を形成し、ＮＰＮ Tr 形成領域のＮウエル層５８内に
は、ＮＰＮ Tr のベース層６０を形成する。なお、分離
酸化膜５９の下には予めチャンネルストッパ層６１を形
成しておく。
【００４６】これ以降は従来工程と同様であるので詳細
説明は省略するが、図２(c) に示すように、まずＮＭＯ
Ｓ Tr およびＰＭＯＳ Tr のゲート電極６２、ならびに
ＥＰＲＯＭのフローティングゲート電極６３を形成し、
次にＮＭＯＳ Tr のソース６４とドレイン６５、ＥＰＲ
ＯＭのソース６６とドレイン６７、ＮＰＮ Tr のエミッ
タ６８とコレクタ取出し層６９を同時に形成し、次にＰ
ＭＯＳ Tr のソース７０とドレイン７１およびＮＰＮ T
r のベース取出し層７２を同時に形成して、素子構造を
完成させる。
説明は省略するが、図２(c) に示すように、まずＮＭＯ
Ｓ Tr およびＰＭＯＳ Tr のゲート電極６２、ならびに
ＥＰＲＯＭのフローティングゲート電極６３を形成し、
次にＮＭＯＳ Tr のソース６４とドレイン６５、ＥＰＲ
ＯＭのソース６６とドレイン６７、ＮＰＮ Tr のエミッ
タ６８とコレクタ取出し層６９を同時に形成し、次にＰ
ＭＯＳ Tr のソース７０とドレイン７１およびＮＰＮ T
r のベース取出し層７２を同時に形成して、素子構造を
完成させる。
【００４７】完成した装置のＮＰＮ Tr 形成領域におけ
る縦方向のキャリア濃度プロファイルを図３に示すが、
この例では、ベース層６０の下部Ａから、上方拡散した
Ｎ+埋込層５２の上部Ｂまでの距離は７〜８μｍ確保で
きる。また、ＥＰＲＯＭ形成領域におけるキャリア濃度
プロファイルを図４に示すが、表面付近は約５μｍの深
さまでＰ型エピタキシャル層５７とほぼ同等濃度で存在
し、かつ埋込型Ｐウエル層５６と第１のＰ+ 埋込層５３
が接続して一体化し、Ｐ型シリコン基板５１とも接続し
ている。
る縦方向のキャリア濃度プロファイルを図３に示すが、
この例では、ベース層６０の下部Ａから、上方拡散した
Ｎ+埋込層５２の上部Ｂまでの距離は７〜８μｍ確保で
きる。また、ＥＰＲＯＭ形成領域におけるキャリア濃度
プロファイルを図４に示すが、表面付近は約５μｍの深
さまでＰ型エピタキシャル層５７とほぼ同等濃度で存在
し、かつ埋込型Ｐウエル層５６と第１のＰ+ 埋込層５３
が接続して一体化し、Ｐ型シリコン基板５１とも接続し
ている。
【００４８】
【発明の効果】以上詳細に説明したように、この発明に
よれば、Ｐ型半導体基板上にＮ型エピタキシャル層とＰ
型エピタキシャル層とを積層形成し、前記Ｐ型半導体基
板の表面部には、ＮＰＮトランジスタ形成領域にＮ型埋
込層を形成し、ＥＰＲＯＭ形成領域とＮＰＮトランジス
タの分離領域に第１のＰ型拡散層を形成し、同様にＮ型
エピタキシャル層の表面部には、ＥＰＲＯＭ形成領域と
ＮＰＮトランジスタの分離領域に第２のＰ型拡散層を形
成し、さらにＰ型エピタキシャル層にはＮＰＮトランジ
スタ形成領域にＮ型ウエル層を形成し、このウエル層形
成時の熱処理により前記第１と第２のＰ型拡散層を上下
に拡散させて前記Ｎ型エピタキシャル層を貫通して一体
に接続されるようにしたので、次のような効果がある。
よれば、Ｐ型半導体基板上にＮ型エピタキシャル層とＰ
型エピタキシャル層とを積層形成し、前記Ｐ型半導体基
板の表面部には、ＮＰＮトランジスタ形成領域にＮ型埋
込層を形成し、ＥＰＲＯＭ形成領域とＮＰＮトランジス
タの分離領域に第１のＰ型拡散層を形成し、同様にＮ型
エピタキシャル層の表面部には、ＥＰＲＯＭ形成領域と
ＮＰＮトランジスタの分離領域に第２のＰ型拡散層を形
成し、さらにＰ型エピタキシャル層にはＮＰＮトランジ
スタ形成領域にＮ型ウエル層を形成し、このウエル層形
成時の熱処理により前記第１と第２のＰ型拡散層を上下
に拡散させて前記Ｎ型エピタキシャル層を貫通して一体
に接続されるようにしたので、次のような効果がある。
【００４９】 ＥＰＲＯＭ形成領域はＰ型エピタキシ
ャル層が第１および第２のＰ型拡散層 を通してＰ型半
導体基板と完全に接続されるので等価的にＰ型基板と同
等になり、そこに形成されるＥＰＲＯＭの書き込み特性
やラッチアップ耐量は従来と同等の性能を確保できる。
ャル層が第１および第２のＰ型拡散層 を通してＰ型半
導体基板と完全に接続されるので等価的にＰ型基板と同
等になり、そこに形成されるＥＰＲＯＭの書き込み特性
やラッチアップ耐量は従来と同等の性能を確保できる。
【００５０】 ＮＰＮトランジスタ形成領域はＮ型エ
ピタキシャル層が残っており、このＮ型エピタキシャル
層の存在によってＮＰＮトランジスタのベース（Ｎ型ウ
エル層内に形成される）とＮ型埋込層間の距離を大きく
とることができ、トランジスタのコレクタ‐ベース間耐
圧は充分に高くとれる。
ピタキシャル層が残っており、このＮ型エピタキシャル
層の存在によってＮＰＮトランジスタのベース（Ｎ型ウ
エル層内に形成される）とＮ型埋込層間の距離を大きく
とることができ、トランジスタのコレクタ‐ベース間耐
圧は充分に高くとれる。
【００５１】 ＥＰＲＯＭ形成領域およびＮＰＮトラ
ンジスタの分離領域においてＮ型エピタキシャル層を貫
通するＰ型拡散層は、上下両方向からの拡散で形成され
るため、その時の熱処理量は少なくできる。したがっ
て、最上層のＰ型エピタキシャル層にＮＰＮトランジス
タ用の浅いＮ型ウエル層を形成する際の熱処理を利用し
て前記Ｐ型拡散層を形成することができ、工程の簡略化
を図れる。また、熱処理量を減少できる結果、その時の
Ｎ型埋込層の上方拡散量を減少させることができ、その
結果としてＮＰＮトランジスタのコレクタ‐ベース間耐
圧をより高く得ることができる。また、上下両方向から
の拡散ゆえ、Ｐ型拡散層の濃度制御が容易で、信頼性の
高い分離部およびＥＰＲＯＭ形成領域のＰ型基板に達す
るような深いＰウエル層を形成できる。
ンジスタの分離領域においてＮ型エピタキシャル層を貫
通するＰ型拡散層は、上下両方向からの拡散で形成され
るため、その時の熱処理量は少なくできる。したがっ
て、最上層のＰ型エピタキシャル層にＮＰＮトランジス
タ用の浅いＮ型ウエル層を形成する際の熱処理を利用し
て前記Ｐ型拡散層を形成することができ、工程の簡略化
を図れる。また、熱処理量を減少できる結果、その時の
Ｎ型埋込層の上方拡散量を減少させることができ、その
結果としてＮＰＮトランジスタのコレクタ‐ベース間耐
圧をより高く得ることができる。また、上下両方向から
の拡散ゆえ、Ｐ型拡散層の濃度制御が容易で、信頼性の
高い分離部およびＥＰＲＯＭ形成領域のＰ型基板に達す
るような深いＰウエル層を形成できる。
【００５２】 第１と第２のＰ型拡散層によって、Ｎ
ＰＮトランジスタの分離領域部と共に、ＥＰＲＯＭに必
要なＰ型基板に達するような前記深いＰウエル層を同時
に形成することができ、Ｐウエル層形成のための新たな
工程を付加する必要がなく、工程の簡略化を図ることが
できる。
ＰＮトランジスタの分離領域部と共に、ＥＰＲＯＭに必
要なＰ型基板に達するような前記深いＰウエル層を同時
に形成することができ、Ｐウエル層形成のための新たな
工程を付加する必要がなく、工程の簡略化を図ることが
できる。
【図１】この発明の半導体集積回路装置およびその製造
方法の一実施例の一部を示す工程断面図である。
方法の一実施例の一部を示す工程断面図である。
【図２】この発明の半導体集積回路装置およびその製造
方法の一実施例の一部を示す工程断面図である。
方法の一実施例の一部を示す工程断面図である。
【図３】この発明の一実施例におけるＮＰＮトランジス
タ形成領域部分のキャリア濃度プロファイルを示す特性
図である。
タ形成領域部分のキャリア濃度プロファイルを示す特性
図である。
【図４】この発明の一実施例におけるＥＰＲＯＭ形成領
域部分のキャリア濃度プロファイルを示す特性図であ
る。
域部分のキャリア濃度プロファイルを示す特性図であ
る。
【図５】従来の製造方法の一部を示す工程断面図であ
る。
る。
【図６】従来の製造方法の一部を示す工程断面図であ
る。
る。
【図７】従来の製造方法の一部を示す工程断面図であ
る。
る。
【図８】従来の製造方法の一部を示す工程断面図であ
る。
る。
【図９】従来の製造方法の一部を示す工程断面図であ
る。
る。
【図１０】従来例におけるＮＰＮトランジスタ部分のキ
ャリア濃度プロファイルを示す特性図である。
ャリア濃度プロファイルを示す特性図である。
５１ Ｐ型シリコン基板 ５２ Ｎ+ 埋込層 ５３ 第１のＰ+ 埋込層 ５４ Ｎ型エピタキシャル層 ５５ 第２のＰ+ 埋込層 ５６ 埋込型Ｐウエル層 ５７ Ｐ型エピタキシャル層 ５８ Ｎウエル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (56)参考文献 特開 平２−112271（ＪＰ，Ａ) 特開 昭63−291456（ＪＰ，Ａ) 特開 昭63−157464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/8247 H01L 21/8249 H01L 27/06 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 Ｐ型半導体基板と、 このＰ型半導体基板上に積層して形成されたＮ型エピタ
キシャル層およびＰ型エピタキシャル層と、 ＮＰＮトランジスタ形成領域において前記基板の表面部
に形成されたＮ型埋込層と、 ＥＰＲＯＭ形成領域およびＮＰＮトランジスタの分離領
域において前記基板の表面部に、その上のＮ型エピタキ
シャル層内に延在して形成された第１のＰ型拡散層と、 この第１のＰ型拡散層および前記Ｐ型エピタキシャル層
と接続して、前記ＥＰＲＯＭ形成領域およびＮＰＮトラ
ンジスタの分離領域において、前記Ｎ型エピタキシャル
層内に形成された第２のＰ型拡散層と、 前記Ｐ型エピタキシャル層に、ＮＰＮトランジスタ形成
領域において前記Ｎ型エピタキシャル層に接続して形成
されたＮ型ウエル層とを具備してなる半導体集積回路装
置。 - 【請求項２】 Ｐ型半導体基板の表面部に、ＮＰＮトラ
ンジスタの形成領域においてＮ型埋込層を形成し、かつ
ＥＰＲＯＭ形成領域およびＮＰＮトランジスタの分離領
域において第１のＰ型拡散層を形成する工程と、 そのＰ型半導体基板上にＮ型エピタキシャル層を形成
し、該Ｎ型エピタキシャル層の表面部に、ＥＰＲＯＭ形
成領域およびＮＰＮトランジスタの分離領域において第
２のＰ型拡散層を形成する工程と、 その後、前記Ｎ型エピタキシャル層上にＰ型エピタキシ
ャル層を形成する工程と、 そのＰ型エピタキシャル層に、ＮＰＮトランジスタ形成
領域において前記Ｎ型エピタキシャル層に接続されるよ
うにＮ型ウエル層を形成し、同時にその際の熱処理によ
り前記第１と第２のＰ型拡散層を拡散させて接続する工
程とを具備してなる半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03073639A JP3142301B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03073639A JP3142301B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308130A JPH05308130A (ja) | 1993-11-19 |
| JP3142301B2 true JP3142301B2 (ja) | 2001-03-07 |
Family
ID=13524071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03073639A Expired - Fee Related JP3142301B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142301B2 (ja) |
-
1991
- 1991-03-14 JP JP03073639A patent/JP3142301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05308130A (ja) | 1993-11-19 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |