JPH0410226B2 - - Google Patents

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JPH0410226B2
JPH0410226B2 JP57139932A JP13993282A JPH0410226B2 JP H0410226 B2 JPH0410226 B2 JP H0410226B2 JP 57139932 A JP57139932 A JP 57139932A JP 13993282 A JP13993282 A JP 13993282A JP H0410226 B2 JPH0410226 B2 JP H0410226B2
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Description

【発明の詳細な説明】 本発明は半導体集積回路装置に関する。
一つの半導体基板上にバイポーラ素子とコンプ
リメンタリMOS素子とを形成してアナログ・デ
イジタル共存させたIC（以下Bi−CMOS・IC）に
ついては、従来からMOS素子のゲートにAl（ア
ルミニウム）を用いた構造が知られている。Al
ゲート構造のBi−CMOS・ICを製造する場合、
通常、P-型Si（シリコン）基板上にエピタキシヤ
ル成長させたn-型Si層をＰ型拡散によるPn接合
でいくつかのSiの島領域に分離し、各島領域のn-
型Si層の中にバイポーラ素子やCMOS素子を形成
する方法が採られているが、Alゲートは幅8μｍ
程度でそれ以下に縮小できず、又、Pn接合分離
では分離領域（アイソレーシヨン部）の面積を縮
小できないため高集積化に問題があつた。
Alゲート構造のBi−CMOS・ICを製造するた
めの本願出願による他のプロセスとして、分離領
域とバイポーラ素子のベース（Ｐ型）拡散をｎチ
ヤネルMOS素子形成のためのＰ型ウエル拡散を
共用する方法がある。この方法ではベースのコン
タクト部、ＰチヤネルMOS素子のソース・ドレ
インと分離領域表面部のP+型拡散を共用し、バ
イポーラ素子のエミツタとｎチヤネルMOS素子
のソース・ドレインのn+型拡散を共用するもの
であり、Alゲート幅は6μｍになるが、ベースの
不純物濃度がＰ型ウエル並みに低いためバイポー
ラ特性が悪く、例えばfTが小さく（40MHz）、出
力インピーダンスが小さく、高注入効果を生じや
すい等の問題があり、又高集積化もあまり期待で
きない。
本発明の目的とするところは、従来のMOSIC
に用いられたポリSiゲート技術と、バイポーラIC
に用いられた酸化膜分離技術とを一つのIC基板
上に組合わせることにより、バイポーラ素子及び
MOS素子の特性を損なうことなく高集積化され
た半導体集積回路装置を提供することにある。か
かる目的を達成するための本発明は、第１の導電
型半導体基板の一主面内に所望の不純物を導入
し、その基板内に複数の第２導電型の半導体領域
を形成する工程、その第２導電型の半導体領域が
形成された半導体基板主面にエピタキシヤル成長
により第２導電型の半導体層を形成する工程、前
記一つの半導体領域上に位置したその半導体層の
一部主面内に所望の不純物を導入し、第１導電型
の半導体ウエル領域を形成する工程、前記ウエル
領域を有する半導体層の主面に耐酸化マスクを選
択的に形成し、その耐酸化マスクが形成されない
ところの半導体層の一部主面を熱酸化することに
より所望の厚さを有するフイルド酸化膜を選択的
に形成する工程、前記フイルド酸化膜を一部マス
クとして前記半導体層の選択された一部に所望の
不純物を導入し、バイホーラ素子のためのベース
領域を選択形成する工程、ベース領域形成後、前
記フイルド酸化膜が形成されていないところのウ
エル領域表面を熱酸化することにより、MOS素
子のための所望の厚さのゲート酸化膜を形成する
工程、そのゲート酸化膜上に選択的にゲート電極
を形成する工程、そのゲート電極をマスクとして
前記ウエル領域内に所望の不純物を選択的に導入
し、MOS素子のためのソースおよびドレイン領
域を形成する工程および前記ベース領域内に所望
の不純物を選択的に導入し、エミツタ領域を形成
する工程とを含むことを特徴とする半導体集積回
路装置の製造方法にある。
以下本発明をBi−CMOS・ICの一実施例のプ
ロセスに従つて詳述する。
第１図乃至第１２図は各主要工程におけるBi
−CMOS・ICの形態を模型的断面により示すも
のである。
(1) 第１図で示すように高比抵抗P-型Si基板
（ウエハ状サブストレート）１の一主表面にSb
（アンチモン）等をデポジツトした上に低濃度
のn-型Si層２をエピタキシヤル成長させるとと
もにP-基板とn-層との間にn+型埋込層３を形
成する。なお同図において、領域Ｉはバイポー
ラ素子の形成される領域、はMOS素子の形
成される領域とする。
(2) 表面酸化してn-層２の表面に酸化膜４を形
成し、その一部を窓開する。このうち一つの窓
開部以外をマスク（図示しない）で覆い、アイ
ソレーシヨンのためのＢ（ボロン）デポジツ
ト・拡散によりＰ型拡散層５をつくる。同様に
して領域Ｉにおいて、npnトランジスタのコレ
クタ・コンタクトのための他の一つの窓開部に
はＰ（リン）等をデポジツト・拡散によりn+型
拡散層６をつくる。これらのＰ型拡散層５、
n+拡散層６はn-層２の半分の厚さ程度に拡散
される。さらに領域において、一つの窓開部
に対しＰ型ウエル形式のためのＢ（ボロン）イ
オン打込みを行なう（第２図参照）。
(3) ウエルの引伸し拡散を行なつて第３図に示す
ようにP-型ウエル７を形成する。同時にＰ拡
散層５はP-基板１に接続して領域と領域
とを分離する、又、コレクタ・コンタクトの
n+型拡散層６もn+埋込層に達する。
(4) 全面の酸化膜を一旦除去した後、第４図に示
すように新たに薄い酸化膜９を介してSi3N4
（シリコンナイトライド）８をデポジツトし、
マスク処理により選択酸化のための耐酸化マス
クを形成する。このあと図示されないが、一部
を12ホトレジストを加えて上記耐酸化マスクを
利用して領域の一部にチヤネルストツパのた
めのｎ型及びＰ型不純物イオン打込みを行な
う。
(5) 低温酸化を行ない第５図に示すように耐酸化
マスクの形成されない部分のSi表面に厚いフイ
ルド酸化膜１０を選択的に形成する。この酸化
処理時にフイルド酸化膜下にＰ型及びｎ型のチ
ヤネルストツパ（点線により示す）が形成され
る。
(6) Si3N48を除去し、プレ酸化後Siの低温酸化
物膜１１をデポジツトし、第６図に示すように
ベース部のみを窓開してＢ（ボロン）をデポジ
ツト（又はイオン打込み）し、浅いＰ型拡散層
１２をつくる。
(7) 領域の表面をエツチし、ゲート酸化を行な
い第７図に示すMOS素子のゲート酸化膜１３
を形成する。
(8) 全面にポリSiをデポジツトし、ホトエツチに
より不要物を除去して第８図に示すように領域
の一部でポリSiゲート１４を形成する。
(9) CVD・酸化膜１５をデポジツトし、第９図
に示すようにＰチヤネルMOS素子となる部分
のみを窓開し、ポリSiゲートをマスクとしてＢ
をデポジツト拡散し、自己整合的にP+ソー
ス・ドレイン１６を形成する。
(10) 新たなCVD・酸化膜１７を形成し、第１０
図に示すようにｎチヤネルMOS素子となる部
分及びバイポーラnpn素子のエミツタとなる部
分を窓開し、As（ヒ素）又はＰ（リン）をデポ
ジツト拡散し、n+ソース・ドレイン１８及び
n+エミツタ１９を形成する。
(11) 全面にPCG（リンシリケート・ガラス）等
の絶縁膜２０をデポジツトした後、第１１図に
示すようにコンタクト・ホトエツチを行ない、
各領域のコンタクト部を露出する。
(12) Al（アルミニウム）を全面に蒸着（又はス
パツタ）しホトエツチ後、H2アニールを行な
つて第１２図に示すように各領域にオーミツク
コンタクトするAl電極２１をうる。なお、こ
のAl電極の一部はPSG膜上に処在し、Al配線
となつて各領域間を配線する。
第１３図は完成したBi−CMOSを模型的にあ
らわした断面図である。同図で２２，２３はチヤ
ネルストツパである。
以上実施例で述べた本発明によれば、下記の理
由により前記発明の目的が達成できる。
(1) 素子形成部に低不純物濃度のエピタキシアル
Si層を使用することにより、ＰチヤネルMOS
素子のVthを決定することができ、このエピタ
キシアル濃度に合わせて低不純物濃度のＰウエ
ルイオン打込み量を決め、かつ、このＰウエル
中に形成したｎチヤネルMOS素子のVthを決
定することができる。又、バイポーラ素子にお
いては、BVCBOを決め耐圧の上限を得る。
(2) エピタキシアルSi層を使用し、MOS素子の
下部にn+埋込層を設けることでラツチアツプ
耐圧を上げている。
(3) バイポーラ素子の領域とMOS素子の領域を
分離するために厚い酸化膜及び拡散接合を併用
するため、従来のCMOS・ICの場合のように
拡散接合のみによる分離に比べて横方向への拡
散拡がりを少なくし、高集積化ができるととも
にラツチアツプ防止に有効である。
(4) バイポーラ素子内において、コレクタ・ベー
ス間の分離に厚い酸化膜を用いることにより、
ベース・コレクタ拡散の自己整合ができるとと
もに横方向へ拡散拡がりを考慮する必要がな
く、ベース・コレクタの間隔を小さくし高集積
化ができる。
(5) Ｃ−MOS素子にポリSiゲートを用いること
によりソース・ドレイン拡散を自己整合的に行
なうことができるから、マスク位置合わせ誤差
を考慮する必要がなく、ゲート長さを5μｍ程
度に小さくすることができる。又、ポリSiゲー
トを用いることとＰチヤネル素子とｎチヤネル
素子との分離に厚い酸化膜を用いることとを併
せて高集積化ができる。Siゲートを用いた本発
明によれば、Alゲートを使用した在来型に比
してチツプ面積を25％縮小できた。
(6) ｎチヤネルMOS素子のソース・ドレインと
npn素子のエミツタ拡散と共通の拡散工程で行
なうことにより、ｎチヤネルMOS素子のゲー
ト長を短くしうる。これまでのプロセスでは、
エミツタ拡散が深くなるとｎチヤネルMOS素
子ゲート長を長くしなければならなかつたが、
これを避けるためできるだけ浅いエミツタ拡散
をやり、これに合わせてhFEを100〜400になる
ようにベース拡散条件を決めることになる。
(7) ゲート酸化の前にバイポーラ素子のベース拡
散の一部を行なうことにより、ゲート酸化膜の
厚さ、すなわちCMOS素子のVthを制御でき
る。すなわち、ゲート酸化膜は、ベース形成後
に形成されるためベース形成（拡散）時の熱影
響を受けることがない。このため、ゲート酸化
膜の厚さの制御が容易となる。
(8) 厚い酸化膜を形成するためのSi3N4をマスク
としてイオン打込みを行ない、その打込み量を
適当に規定することによりP5ウエル上の寄生
MOSトランジスタやn-エピタキシアル層の寄
生MOSトランジスタのVthを上げることがで
きる。
(9) Ｐウエル拡散と接合分離用Ｐ型拡散を同時に
行なうことにより、工数が低減できる。Ｐウエ
ルは表面濃度でｎチヤネルMOS素子のVthが
決まるためその濃度が限定され、又、ウエル深
さは5μｍ以上必要である。一方、接合分離Ｐ
型拡散の深さはエピタキシアル層の厚さ以上で
なければならない。このため、接合分離Ｐ型拡
散をあらかじめ適当な深さまで行なつておくこ
とにより、前記の同時拡散が可能である。
(10) ＰチヤネルMOS素子のソース・ドレイン濃
度を高くすることにより、エミツタ拡散との接
合耐圧を５〜6Vとし「ツエナー（Zener）」電
圧が５〜6Vを要する回路が使用できる。
(11) 上記の点から同一チツプ（基板）上にロジ
ツク用の微細なCMOS・ICとリニア用のバイ
ポーラICを組み込むことができ、しかもそれ
ぞれのICの特性を損なうことなく高性能の製
品を提供できる。
本発明は、前記実施例以外に下記の変形例を含
むものである。
(1) Siゲート以外にMO（モリブデン）ゲート、
一部でAlゲートを使用する。
(2) Ｐウエルを素子の接合分離手段に使用する。
(3) バイポーラ素子のベース拡散をＰチヤネル
MOS素子のソース・ドレイン拡散を共通の拡
散で行なう。
(4) エミツタと拡散ｎチヤネルMOS素子のソー
ス・ドレイン拡散を別工程で行なう。
(5) 一部のMOS素子の下のn+埋込層を省略する。
本発明は、低消費電力を要求されるロジツク・
メモリーを有するリニアIC、パワーMOSを含む
リニアIC、あるいはゲートアレイ、MOSロジツ
クで高駆動能力を有するICに利用して有効であ
る。
【図面の簡単な説明】
第１図乃至第１２図は本発明によるBi−
CMOS・ICプロセスの一実施例を示す工程断面
図である。第１３図は本発明によるBi−
CMOS・ICの一実施例を示す断面図である。 １……Ｐ型Si基板、２……n-型Si層（エピタキ
シアル層）、３……n+型埋込層、４……酸化膜、
５……Ｐ型拡散層、６……n+型拡散層、７……
P-型ウエル、８……Si3N4膜、９……酸化膜、１
０……フイールド酸化膜、１１……低温酸化物
膜、１２……Ｐ型拡散層（ベース）、１３……ゲ
ート酸化膜、１４……ポリSiゲート、１５……
CVD酸化膜、１６……P+ソース・ドレイン、１
７……CVD酸化膜、１８……n+ソース・ドレイ
ン、１９……n+エミツタ、２０……PSG膜、２
１……Al電極、２２，２３……チヤネルストツ
パ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電型半導体基板を一主面内に所望の
    不純物を導入し、その基板内に複数の第２導電型
    の半導体領域を形成する工程、 その第２導電型の半導体領域が形成された半導
    体基板主面にエピタキシヤル成長により第２導電
    型の半導体層を形成する工程、 前記一つの半導体領域上に位置したその半導体
    層の一部主面内に所望の不純物を導入し、第１導
    電型の半導体ウエル領域を形成する工程、 前記ウエル領域を有する半導体層の主面に耐酸
    化マスクを選択的に形成し、その耐酸化マスクが
    形成されないところの半導体層の一部主面を熱酸
    化することにより所望の厚さを有するフイルド酸
    化膜を選択的に形成する工程、 前記フイルド酸化膜を一部マスクとして前記半
    導体層の選択された一部に所望の不純物を導入
    し、バイホーラ素子のためのベース領域を選択形
    成する工程、 ベース領域形成後、前記フイルド酸化膜が形成
    されていないところのウエル領域表面を熱酸化す
    ることにより、MOS素子のための所望の厚さの
    ゲート酸化膜を形成する工程、 そのゲート酸化膜上に選択的にゲート電極を形
    成する工程、 そのゲート電極をマスクとして前記ウエル領域
    内に所望の不純物を選択的に導入し、MOS素子
    のためのソースおよびドレイン領域を形成する工
    程および前記ベース領域内に所望の不純物を選択
    的に導入し、エミツタ領域を形成する工程とを含
    むことを特徴とする半導体集積回路装置の製造方
    法。 ２ 第１の導電型はＰ型であり、第２の導電型は
    Ｎ型であることを特徴とする特許請求の範囲第１
    項記載の半導体集積回路装置の製造方法。
JP57139932A 1982-08-13 1982-08-13 半導体集積回路装置の製造方法 Granted JPS5931052A (ja)

Priority Applications (10)

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JP57139932A JPS5931052A (ja) 1982-08-13 1982-08-13 半導体集積回路装置の製造方法
KR1019830003703A KR910006672B1 (ko) 1982-08-13 1983-08-08 반도체 집적회로 장치 및 그의 제조 방법
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