JP2689114B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【発明の詳細な説明】
（技術分野）
本発明はスタンダードセル方式によりMOSトランジス
タとバイポーラトランジスタをともに含む半導体集積回
路装置を製造する方法に関するものである。 （従来技術） スタンダードセル方式とは、予め人手又は計算機によ
って設計され、検証されたスタンダールセルのライブラ
リーを用いて、所望の論理機能を満足する半導体集積回
路装置を実現する設計手法である。 スタンダードセル方式では主としてMOSトランジスタ
を含む半導体集積回路装置が製造されている。カスタム
ICではアナログ回路とデジタル回路をともに備えた半導
体集積回路装置が必要になるが、そのようなカスタムIC
の設計に関してはバイポーラトランジスタの部分がスタ
ンダードセル化されていないのが現状である。 第２図にバイポーラトランジスタとCMOSトランジスタ
を含む所謂Bi−CMOS型半導体集積回路装置を示す。 Ｐ型シリコン基板１上にＰ型のエピタキシャル層２が
形成されている。バイポーラのNPNトランジスタが形成
される領域では基板１とエピタキシャル層２の間にN+型
埋込み層３が形成されている。NPNトランジスタ形成領
域ではＮ型ウエル4aが形成され、ウエル4aがコレクタと
なり、ウエル4a内にＰ型のベース７が形成され、ベース
７内にＮ型のエミッタ８が形成されてNPNトランジスタ1
5が形成されている。 PMOSトランジスタが形成される領域にはエピタキシャ
ル層２にＮ型ウエル4bが形成され、ウエル4bの表面にP+
型拡散層6,6が形成され、チャネル領域の上部にゲート
酸化膜を介してポリシリコン層にてなるゲート電極10a
が形成されてPMOSトランジスタ14が構成されている。 NMOSトランジスタが形成される領域にはエピタキシャ
ル層２の表面にN+型拡散層5,5が形成され、チャネル領
域の上部にゲート酸化膜を介してポリシリコン層にてな
るゲート電極10bが形成されてNMOSトランジスタ13が形
成されている。 なお、９はフィールド酸化膜、11はPSG膜、12はアル
ミニウム配線である。 第２図のように形成されたアナログ回路・デジタル回
路混載の半導体集積回路装置では、バイポーラトランジ
スタ15を含むアナログ回路部分の電源電圧と、PMOSトラ
ンジスタ14とNMOSトランジスタ13を含むデジタル回路部
分の電源電圧が異なることがある。例えばアナログ回路
の電源電圧が±5Vであるとすると、デジタル回路部分の
電源電圧が−５〜0Vの範囲となる。この半導体集積回路
装置と他のデジタル半導体集積回路装置の間でデータを
やりとりする場合、他のデジタル半導体集積回路装置は
０〜5Vの範囲で動作させることが多いため、これらの両
半導体集積回路装置間で電源電圧が異なり、問題とな
る。 このような場合、従来はレベルシフタと称される回路
を用いて信号の電圧レベルをスライドさせ、相互の信号
の電圧レベルを合わせていた。しかし、高速動作が必要
な場合、レベルシフタに限界があるとともに、余分な回
路を付加するため半導体集積回路装置の集積度も低下し
てしまう。 バイポーラトランジスタとMOSトランジスタをともに
含む半導体集積回路装置ではこのように両者の電源電圧
が異なるため、MOSトランジスタ部分は従来からスタン
ダードセル化されているが、バイポーラトランジスタ部
分をMOSトランジスタのセルライブラリと同じスタンダ
ードセル構造にするのが困難であるという事情があり、
これまでスタンダードセル方式によってBi−CMOSカスタ
ムICのスタンダーゾセル方式による設計は行なわれてい
ない。 その結果、バイポーラトランジスタとMOSトランジス
タをともに含むカスタムICの設計では、開発期間が長
く、開発費用が高く、検証済のセルを使用できないため
成功の確率が低いという問題がある。 （目的） 本発明はMOSトランジスタを含む部分とバイポーラト
ランジスタを含む部分の電源電圧を独立に設定できるよ
うにすることにより、バイポーラトランジスタ部分とMO
Sトランジスタ部分をともにスタンダードセルとしてバ
イポーラ・MOS混載の半導体集積回路装置をスタンダー
ドセル方式で製造できるようにすることを目的とするも
のである。 （構成） 本発明の半導体集積回路装置は、第１導電型の基板
と、その基板上の選択された部分に形成された第２導電
型の複数の埋込み層と、前記基板及び複数の埋込み層上
に形成され、所定の厚さを有する第１導電型のエピタキ
シャル層と、そのエピタキシャル層中に形成され、その
エピタキシャル層の上面から対応する前記埋込み層まで
延びてエピタキシャル層中に分離された島状領域を形成
する第２導電型の複数のウエルと、そのウエルの１つに
形成された第１導電型MOSトランジスタ及び前記分離さ
れた島状領域に形成された第２導電型MOSトランジスタ
を含むMOS半導体装置を少なくとも１つ含むMOSスタンダ
ードセルと、前記ウエルに形成されたバイポーラ半導体
装置を少なくとも１つ含むバイポーラスタンダードセル
とを備えている。 本発明の半導体集積回路装置を製造するには、MOSト
ランジスタにてなるMOSスタンダードセルと、バイポー
ラトランジスタにてなるバイポーラスタンダードセルを
ともにライブラリに用意し、半導体基板表面にエピタキ
シャル層を形成する際に埋込み層とウエルによって島状
に分離した領域を形成し、MOSトランジスタをその分離
領域内に形成してMOSスタンダードセルとバイポーラス
タンダードセルを同一チップ上に配置し、かつ、自動配
置配線を行なう。 以下、実施例について具体的に説明する。 第１図（Ａ）〜（Ｃ）により一実施例の製造方法を説
明する。 Ｐ型シリコン基板１に写真製版技術と拡散技術を用い
て選択的にN+型埋込み層３を形成する。埋込み層３を形
成する領域はCMOSトランジスタを形成する領域とNPNト
ランジスタを形成する領域である。 次に、Ｐ型の単結晶シリコン層２をエピタキシヤル技
術を用いて成長させる（同図（Ａ）参照）。 次に、NPNトランジスタを形成する領域、PMOSトラン
ジスタを形成する領域、及びCMOSトランジスタ領域とバ
イポーラトランジスタ領域の間の分離領域に、それぞれ
Ｎ型不純物をイオン注入し、ドライブして同図（Ｂ）に
示されるようにＮ型ウエル4a,4b,4cを形成する。 その後、通常の方法により同図（Ｃ）に示されるよう
に、ウエル4a内にはベース７とエミッタ８を形成してNP
Nトランジスタ15を形成し、ウエル4b領域にはポリシリ
コン層にてなるゲート電極10a、P+型拡散層6,6を形成し
てPMOSトランジスタを形成し、NMOSトランジスタ形成領
域にはポリシリコン層にてなるゲート電極10b、N+型拡
散層5,5を形成してNMOSトランジスタを形成する。 なお、第２図と同様に９はフィールド酸化膜、11はPS
G膜、12はアルミニウム配線である。 第１図（Ｃ）は本発明の一実施例の主要部を示したも
のであり、その図に示されるように、PMOSトランジスタ
とNMOSトランジスタを含む領域（CMOS領域）は、埋込み
層３とウエル4b,4cによって基板１から島状に分離し、
バイポーラトランジスタ領域と完全に独立する。これに
よりCMOSトランジスタ領域とバイポーラトランジスタ領
域の電源電圧を独立して設定することができる。 第３図に第１図の方法により、スタンダードセル方式
で形成される半導体集積回路装置の一例を示す。 チップ20内にはCPU22,バイポーラ部分24,ペリフェラ
ル部分26,メモリ部分28及びI/O部分30がそれぞれスタン
ダードセルとして配列され、自動配置配線が施されて１
個の半導体集積回路装置が構成されている。バイポーラ
部分24には例えばD/Aコンバータ、A/Dコンバータ、コン
パレータ又はオペアンプなどのアンログ回路が構成され
る。 第４図にCMOS構成のデジタル回路32とバイポーラ構成
のアナログ回路24の他に、スイッチト・キャパシタ・フ
ィルタ（SCF）回路34を含む半導体集積回路装置を示
す。第５図にはさらにEPROM又はEEPROM36を含む半導体
集積回路装置を示す。 第６図にはアナログ回路24とロジック回路32、SCF回
路34の他に、CMOS構成のCPU38と、EPROM又はEEPROM36を
含む半導体集積回路装置を示している。 SCF回路はMOS集積回路技術により形成することができ
るので、ロジック回路とアナログフィルタを備えた集積
回路であるが、MOSトランジスタを使用した場合、MOSト
ランジスタの雑音が大きくなる問題がある。そこで、本
発明によりSCF回路とともにバイポーラトランジスタを
スタンダードセル方式で形成することにより、MOSトラ
ンジスタの雑音を少なくすることができる。 SCF回路はアナログ情報源とDSP（デジタル・シグナル
・プロセッサ）回路のインターフェス的な使い方をする
ことができるが、本実施例によって同一チップ上にバイ
ポーラトランジスタ、CMOSトランジスタ及びSCF回路を
形成することにより、１チップで通信回路や音声処理用
の半導体集積回路装置などを実現することができる。 第７図に第４図から第６図に示される実施例の装置を
概略的に示す。 Ｐ型シリコン基板１上のＰ型エピタキシャル層２には
ウエル4a,4b,4c,4dが形成されている。ウエル4a内にはN
PNトランジスタが形成され、ウエル4d内には横型のPNP
トランジスタが形成され、ウエル4b内にはPMOSトランジ
スタが形成されている。また、埋込み層３とウエル4b,4
cで囲まれたエピタキシャル層にはNMOSトランジスタが
形成され、他にEPROMとEEPROMのいずれかが形成される
ようになっている。 また、フィールド酸化膜９上には二層ポリシリコン層
40,42からなるSCF回路が形成されている。 SCF回路は従来のＮ型ウエル方式のBi−CMOSプロセス
にポリシリコン層40とポリシリコン層42を形成する工程
を付加することによって実現することができる。 第７図に示されるような各部を適宜選択することによ
って、第４図から第６図に示されるような半導体集積回
路装置をスタンダードセル方式で実現することができ
る。 本発明により、バイポーラトランジスタとMOSトラン
ジスタを含む半導体集積回路装置でバイポーラトランジ
スタの電流−電圧特性を向上させ、しかもそのプロセス
の自由度を高くする方法を第８図により説明する。 同図（Ａ）に示されるように、Ｐ型シリコン基板１の
表面に熱酸化膜44を形成し、写真製版とエッチング技術
によって埋込み層を形成する部分の酸化膜44を除去す
る。 この後、埋込み層形成用の不純物、例えばアンチモ
ン、砒素、隣などをイオン注入技術又は拡散技術を用い
て導入し、拡散領域46を形成する。このとき、拡散領域
46には例えばアンチモンとリンを拡散させておく。 酸化膜44を全て除去した後、エピタキシャル技術を用
いて、同図（Ｂ）に示されるように単結晶シリコン層２
を成長させる。 そして、同図（Ｃ）に示されるように、コレクタ４を
形成し、コレクタ４内にベース７を形成し、ベース７内
にエミッタ８を形成してNPNトランジスタを構成すれ
ば、コレクタ４のＮ型ウエルの底の部分ではリンが破線
46bで示されるように拡散により広がり、ウエル４の底
の部分の濃度を広い幅に渡って上げることができる。46
aはアンチモンの埋込み層である。これによりバイポー
ラトランジスタの立ち上り特性が改善される。 第８図の方法によれば、エピタキシャル層２の膜厚や
熱処理条件に完全に制約されるということがなくなり、
バイポーラトランジスタの特性向上を図ることができる
ので、Bi−CMOSプロセスにおけるMOSトランジスタの特
性を犠牲にする必要がなくなる。 第９図には第８図（Ｃ）におけるＡ−Ａ線位置での各
不純物の濃度分布を示している。 第１図（Ｃ）に示された半導体集積回路装置に第８図
の実施例を適用した例を第10図に示す。 第１図（Ｃ）と比較すると、埋込み層がアンチモンに
よる埋込み層46aとリンによる埋込み層46bとから構成さ
れている点で異なっている。 この方法によれば、エピタキシャル層２をかなり厚く
してもMOSトランジスタ領域とバイポーラトランジスタ
領域を完全に分離することができる。 （効果） 本発明によれば、MOSトランジスタ部分とバイポーラ
トランジスタ部分を埋込み層とウエルによって分離し、
それぞれの部分の電源電圧を独立に設定することができ
るようにしたので、バイポーラトランジスタ部分とMOS
トランジスタ部分をともにスタンダードセル化すること
ができ、これによりバイポーラトランジスタとMOSトラ
ンジスタをともに含んだ半導体集積回路装置をスタンダ
ードセル方式で実現することができる。その結果、カス
タムICの開発期間が短縮され、開発費用が低減され、開
発の速度が向上する。
タとバイポーラトランジスタをともに含む半導体集積回
路装置を製造する方法に関するものである。 （従来技術） スタンダードセル方式とは、予め人手又は計算機によ
って設計され、検証されたスタンダールセルのライブラ
リーを用いて、所望の論理機能を満足する半導体集積回
路装置を実現する設計手法である。 スタンダードセル方式では主としてMOSトランジスタ
を含む半導体集積回路装置が製造されている。カスタム
ICではアナログ回路とデジタル回路をともに備えた半導
体集積回路装置が必要になるが、そのようなカスタムIC
の設計に関してはバイポーラトランジスタの部分がスタ
ンダードセル化されていないのが現状である。 第２図にバイポーラトランジスタとCMOSトランジスタ
を含む所謂Bi−CMOS型半導体集積回路装置を示す。 Ｐ型シリコン基板１上にＰ型のエピタキシャル層２が
形成されている。バイポーラのNPNトランジスタが形成
される領域では基板１とエピタキシャル層２の間にN+型
埋込み層３が形成されている。NPNトランジスタ形成領
域ではＮ型ウエル4aが形成され、ウエル4aがコレクタと
なり、ウエル4a内にＰ型のベース７が形成され、ベース
７内にＮ型のエミッタ８が形成されてNPNトランジスタ1
5が形成されている。 PMOSトランジスタが形成される領域にはエピタキシャ
ル層２にＮ型ウエル4bが形成され、ウエル4bの表面にP+
型拡散層6,6が形成され、チャネル領域の上部にゲート
酸化膜を介してポリシリコン層にてなるゲート電極10a
が形成されてPMOSトランジスタ14が構成されている。 NMOSトランジスタが形成される領域にはエピタキシャ
ル層２の表面にN+型拡散層5,5が形成され、チャネル領
域の上部にゲート酸化膜を介してポリシリコン層にてな
るゲート電極10bが形成されてNMOSトランジスタ13が形
成されている。 なお、９はフィールド酸化膜、11はPSG膜、12はアル
ミニウム配線である。 第２図のように形成されたアナログ回路・デジタル回
路混載の半導体集積回路装置では、バイポーラトランジ
スタ15を含むアナログ回路部分の電源電圧と、PMOSトラ
ンジスタ14とNMOSトランジスタ13を含むデジタル回路部
分の電源電圧が異なることがある。例えばアナログ回路
の電源電圧が±5Vであるとすると、デジタル回路部分の
電源電圧が−５〜0Vの範囲となる。この半導体集積回路
装置と他のデジタル半導体集積回路装置の間でデータを
やりとりする場合、他のデジタル半導体集積回路装置は
０〜5Vの範囲で動作させることが多いため、これらの両
半導体集積回路装置間で電源電圧が異なり、問題とな
る。 このような場合、従来はレベルシフタと称される回路
を用いて信号の電圧レベルをスライドさせ、相互の信号
の電圧レベルを合わせていた。しかし、高速動作が必要
な場合、レベルシフタに限界があるとともに、余分な回
路を付加するため半導体集積回路装置の集積度も低下し
てしまう。 バイポーラトランジスタとMOSトランジスタをともに
含む半導体集積回路装置ではこのように両者の電源電圧
が異なるため、MOSトランジスタ部分は従来からスタン
ダードセル化されているが、バイポーラトランジスタ部
分をMOSトランジスタのセルライブラリと同じスタンダ
ードセル構造にするのが困難であるという事情があり、
これまでスタンダードセル方式によってBi−CMOSカスタ
ムICのスタンダーゾセル方式による設計は行なわれてい
ない。 その結果、バイポーラトランジスタとMOSトランジス
タをともに含むカスタムICの設計では、開発期間が長
く、開発費用が高く、検証済のセルを使用できないため
成功の確率が低いという問題がある。 （目的） 本発明はMOSトランジスタを含む部分とバイポーラト
ランジスタを含む部分の電源電圧を独立に設定できるよ
うにすることにより、バイポーラトランジスタ部分とMO
Sトランジスタ部分をともにスタンダードセルとしてバ
イポーラ・MOS混載の半導体集積回路装置をスタンダー
ドセル方式で製造できるようにすることを目的とするも
のである。 （構成） 本発明の半導体集積回路装置は、第１導電型の基板
と、その基板上の選択された部分に形成された第２導電
型の複数の埋込み層と、前記基板及び複数の埋込み層上
に形成され、所定の厚さを有する第１導電型のエピタキ
シャル層と、そのエピタキシャル層中に形成され、その
エピタキシャル層の上面から対応する前記埋込み層まで
延びてエピタキシャル層中に分離された島状領域を形成
する第２導電型の複数のウエルと、そのウエルの１つに
形成された第１導電型MOSトランジスタ及び前記分離さ
れた島状領域に形成された第２導電型MOSトランジスタ
を含むMOS半導体装置を少なくとも１つ含むMOSスタンダ
ードセルと、前記ウエルに形成されたバイポーラ半導体
装置を少なくとも１つ含むバイポーラスタンダードセル
とを備えている。 本発明の半導体集積回路装置を製造するには、MOSト
ランジスタにてなるMOSスタンダードセルと、バイポー
ラトランジスタにてなるバイポーラスタンダードセルを
ともにライブラリに用意し、半導体基板表面にエピタキ
シャル層を形成する際に埋込み層とウエルによって島状
に分離した領域を形成し、MOSトランジスタをその分離
領域内に形成してMOSスタンダードセルとバイポーラス
タンダードセルを同一チップ上に配置し、かつ、自動配
置配線を行なう。 以下、実施例について具体的に説明する。 第１図（Ａ）〜（Ｃ）により一実施例の製造方法を説
明する。 Ｐ型シリコン基板１に写真製版技術と拡散技術を用い
て選択的にN+型埋込み層３を形成する。埋込み層３を形
成する領域はCMOSトランジスタを形成する領域とNPNト
ランジスタを形成する領域である。 次に、Ｐ型の単結晶シリコン層２をエピタキシヤル技
術を用いて成長させる（同図（Ａ）参照）。 次に、NPNトランジスタを形成する領域、PMOSトラン
ジスタを形成する領域、及びCMOSトランジスタ領域とバ
イポーラトランジスタ領域の間の分離領域に、それぞれ
Ｎ型不純物をイオン注入し、ドライブして同図（Ｂ）に
示されるようにＮ型ウエル4a,4b,4cを形成する。 その後、通常の方法により同図（Ｃ）に示されるよう
に、ウエル4a内にはベース７とエミッタ８を形成してNP
Nトランジスタ15を形成し、ウエル4b領域にはポリシリ
コン層にてなるゲート電極10a、P+型拡散層6,6を形成し
てPMOSトランジスタを形成し、NMOSトランジスタ形成領
域にはポリシリコン層にてなるゲート電極10b、N+型拡
散層5,5を形成してNMOSトランジスタを形成する。 なお、第２図と同様に９はフィールド酸化膜、11はPS
G膜、12はアルミニウム配線である。 第１図（Ｃ）は本発明の一実施例の主要部を示したも
のであり、その図に示されるように、PMOSトランジスタ
とNMOSトランジスタを含む領域（CMOS領域）は、埋込み
層３とウエル4b,4cによって基板１から島状に分離し、
バイポーラトランジスタ領域と完全に独立する。これに
よりCMOSトランジスタ領域とバイポーラトランジスタ領
域の電源電圧を独立して設定することができる。 第３図に第１図の方法により、スタンダードセル方式
で形成される半導体集積回路装置の一例を示す。 チップ20内にはCPU22,バイポーラ部分24,ペリフェラ
ル部分26,メモリ部分28及びI/O部分30がそれぞれスタン
ダードセルとして配列され、自動配置配線が施されて１
個の半導体集積回路装置が構成されている。バイポーラ
部分24には例えばD/Aコンバータ、A/Dコンバータ、コン
パレータ又はオペアンプなどのアンログ回路が構成され
る。 第４図にCMOS構成のデジタル回路32とバイポーラ構成
のアナログ回路24の他に、スイッチト・キャパシタ・フ
ィルタ（SCF）回路34を含む半導体集積回路装置を示
す。第５図にはさらにEPROM又はEEPROM36を含む半導体
集積回路装置を示す。 第６図にはアナログ回路24とロジック回路32、SCF回
路34の他に、CMOS構成のCPU38と、EPROM又はEEPROM36を
含む半導体集積回路装置を示している。 SCF回路はMOS集積回路技術により形成することができ
るので、ロジック回路とアナログフィルタを備えた集積
回路であるが、MOSトランジスタを使用した場合、MOSト
ランジスタの雑音が大きくなる問題がある。そこで、本
発明によりSCF回路とともにバイポーラトランジスタを
スタンダードセル方式で形成することにより、MOSトラ
ンジスタの雑音を少なくすることができる。 SCF回路はアナログ情報源とDSP（デジタル・シグナル
・プロセッサ）回路のインターフェス的な使い方をする
ことができるが、本実施例によって同一チップ上にバイ
ポーラトランジスタ、CMOSトランジスタ及びSCF回路を
形成することにより、１チップで通信回路や音声処理用
の半導体集積回路装置などを実現することができる。 第７図に第４図から第６図に示される実施例の装置を
概略的に示す。 Ｐ型シリコン基板１上のＰ型エピタキシャル層２には
ウエル4a,4b,4c,4dが形成されている。ウエル4a内にはN
PNトランジスタが形成され、ウエル4d内には横型のPNP
トランジスタが形成され、ウエル4b内にはPMOSトランジ
スタが形成されている。また、埋込み層３とウエル4b,4
cで囲まれたエピタキシャル層にはNMOSトランジスタが
形成され、他にEPROMとEEPROMのいずれかが形成される
ようになっている。 また、フィールド酸化膜９上には二層ポリシリコン層
40,42からなるSCF回路が形成されている。 SCF回路は従来のＮ型ウエル方式のBi−CMOSプロセス
にポリシリコン層40とポリシリコン層42を形成する工程
を付加することによって実現することができる。 第７図に示されるような各部を適宜選択することによ
って、第４図から第６図に示されるような半導体集積回
路装置をスタンダードセル方式で実現することができ
る。 本発明により、バイポーラトランジスタとMOSトラン
ジスタを含む半導体集積回路装置でバイポーラトランジ
スタの電流−電圧特性を向上させ、しかもそのプロセス
の自由度を高くする方法を第８図により説明する。 同図（Ａ）に示されるように、Ｐ型シリコン基板１の
表面に熱酸化膜44を形成し、写真製版とエッチング技術
によって埋込み層を形成する部分の酸化膜44を除去す
る。 この後、埋込み層形成用の不純物、例えばアンチモ
ン、砒素、隣などをイオン注入技術又は拡散技術を用い
て導入し、拡散領域46を形成する。このとき、拡散領域
46には例えばアンチモンとリンを拡散させておく。 酸化膜44を全て除去した後、エピタキシャル技術を用
いて、同図（Ｂ）に示されるように単結晶シリコン層２
を成長させる。 そして、同図（Ｃ）に示されるように、コレクタ４を
形成し、コレクタ４内にベース７を形成し、ベース７内
にエミッタ８を形成してNPNトランジスタを構成すれ
ば、コレクタ４のＮ型ウエルの底の部分ではリンが破線
46bで示されるように拡散により広がり、ウエル４の底
の部分の濃度を広い幅に渡って上げることができる。46
aはアンチモンの埋込み層である。これによりバイポー
ラトランジスタの立ち上り特性が改善される。 第８図の方法によれば、エピタキシャル層２の膜厚や
熱処理条件に完全に制約されるということがなくなり、
バイポーラトランジスタの特性向上を図ることができる
ので、Bi−CMOSプロセスにおけるMOSトランジスタの特
性を犠牲にする必要がなくなる。 第９図には第８図（Ｃ）におけるＡ−Ａ線位置での各
不純物の濃度分布を示している。 第１図（Ｃ）に示された半導体集積回路装置に第８図
の実施例を適用した例を第10図に示す。 第１図（Ｃ）と比較すると、埋込み層がアンチモンに
よる埋込み層46aとリンによる埋込み層46bとから構成さ
れている点で異なっている。 この方法によれば、エピタキシャル層２をかなり厚く
してもMOSトランジスタ領域とバイポーラトランジスタ
領域を完全に分離することができる。 （効果） 本発明によれば、MOSトランジスタ部分とバイポーラ
トランジスタ部分を埋込み層とウエルによって分離し、
それぞれの部分の電源電圧を独立に設定することができ
るようにしたので、バイポーラトランジスタ部分とMOS
トランジスタ部分をともにスタンダードセル化すること
ができ、これによりバイポーラトランジスタとMOSトラ
ンジスタをともに含んだ半導体集積回路装置をスタンダ
ードセル方式で実現することができる。その結果、カス
タムICの開発期間が短縮され、開発費用が低減され、開
発の速度が向上する。
【図面の簡単な説明】
第１図（Ａ）から同図（Ｃ）は一実施例を示す断面図、
第２図は従来の半導体集積回路装置を示す断面図、第３
図から第６図はそれぞれ本発明で構成される半導体集積
回路装置の各部の配列の例を示す概略図、第７図は第４
図から第６図を実現する装置を示す断面図、第８図
（Ａ）から同図（Ｃ）は本発明の他の実施例におけるバ
イポーラトランジスタの製造方法を示す断面図、第９図
は第８図（Ｃ）における不純物濃度分布を示す図、第10
図は他の実施例で製造された半導体集積回路装置を示す
断面図である。 １……Ｐ型シリコン基板、２……Ｐ型エピタキシャル
層、4a,4b,4c……Ｎ型ウエル、13……NMOSトランジス
タ、14……PMOSトランジスタ、15……NPNトランジス
タ。
第２図は従来の半導体集積回路装置を示す断面図、第３
図から第６図はそれぞれ本発明で構成される半導体集積
回路装置の各部の配列の例を示す概略図、第７図は第４
図から第６図を実現する装置を示す断面図、第８図
（Ａ）から同図（Ｃ）は本発明の他の実施例におけるバ
イポーラトランジスタの製造方法を示す断面図、第９図
は第８図（Ｃ）における不純物濃度分布を示す図、第10
図は他の実施例で製造された半導体集積回路装置を示す
断面図である。 １……Ｐ型シリコン基板、２……Ｐ型エピタキシャル
層、4a,4b,4c……Ｎ型ウエル、13……NMOSトランジス
タ、14……PMOSトランジスタ、15……NPNトランジス
タ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 西川 正身
東京都大田区中馬込１丁目３番６号 株
式会社リコー内
(56)参考文献 特開 昭59−47756（ＪＰ，Ａ)
特開 昭56−169359（ＪＰ，Ａ)
特開 昭60−10771（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型MOSトランジスタ及び第２導電型MOSトラ
ンジスタを含むMOS半導体装置を少なくとも１つ含むMOS
スタンダードセルと、バイポーラ半導体装置を少なくと
も１つ含むバイポーラスタンダードセルとをともに含む
ライブラリーを用意しておき、 第１導電型の基板上の選択された部分の第２導電型の複
数の埋込み層と、前記基板及び複数の埋込み層上の所定
の厚さを有する第１導電型のエピタキシャル層と、前記
エピタキシャル層中でエピタキシャル層の上面から対応
する前記埋込み層まで延びてエピタキシャル層中に分離
された島状領域を形成する第２導電型の複数のウエルと
を形成した後、 前記MOSスタンダードセルの第１導電型MOSトランジスタ
を前記ウエルの１つに形成し、第２導電型MOSトランジ
スタを前記分離された島状領域に形成し、前記バイポー
ラスタンダードセルのバイポーラア半導体装置を前記ウ
エルの他の１つに形成することを特徴とするスタンダー
ドセル方式による半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136945A JP2689114B2 (ja) | 1987-05-30 | 1987-05-30 | 半導体集積回路装置の製造方法 |
| US07/199,860 US5031019A (en) | 1987-05-30 | 1988-05-27 | Method for manufacturing a semiconductor device having isolated islands and its resulting structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136945A JP2689114B2 (ja) | 1987-05-30 | 1987-05-30 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301545A JPS63301545A (ja) | 1988-12-08 |
| JP2689114B2 true JP2689114B2 (ja) | 1997-12-10 |
Family
ID=15187196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136945A Expired - Lifetime JP2689114B2 (ja) | 1987-05-30 | 1987-05-30 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2689114B2 (ja) |
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|---|---|---|---|---|
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| US5475335A (en) * | 1994-04-01 | 1995-12-12 | National Semiconductor Corporation | High voltage cascaded charge pump |
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| DE19709724A1 (de) * | 1997-03-10 | 1998-09-24 | Siemens Ag | Verfahren zur Erzeugung einer Transistorstruktur |
| JP3768656B2 (ja) * | 1997-09-18 | 2006-04-19 | 三菱電機株式会社 | 半導体装置 |
| JP3926011B2 (ja) * | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| GB2335097B (en) * | 1998-03-04 | 2002-02-13 | Fujitsu Ltd | Mixed-signal circuitry and integrated circuit devices |
| JP3534626B2 (ja) | 1998-11-09 | 2004-06-07 | 株式会社リコー | 半導体装置とその製造方法 |
| US6794730B2 (en) * | 2000-12-31 | 2004-09-21 | Texas Instruments Incorporated | High performance PNP bipolar device fully compatible with CMOS process |
| US6909150B2 (en) * | 2001-07-23 | 2005-06-21 | Agere Systems Inc. | Mixed signal integrated circuit with improved isolation |
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| JP2016092348A (ja) | 2014-11-11 | 2016-05-23 | 株式会社リコー | 半導体デバイス及びその製造方法、撮像装置 |
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|---|---|---|---|---|
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS5947756A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 半導体抵抗素子の製造法 |
| JPS6010771A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置 |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
-
1987
- 1987-05-30 JP JP62136945A patent/JP2689114B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-27 US US07/199,860 patent/US5031019A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5031019A (en) | 1991-07-09 |
| JPS63301545A (ja) | 1988-12-08 |
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