JPS6010771A - 半導体装置 - Google Patents
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- JPS6010771A JPS6010771A JP58119348A JP11934883A JPS6010771A JP S6010771 A JPS6010771 A JP S6010771A JP 58119348 A JP58119348 A JP 58119348A JP 11934883 A JP11934883 A JP 11934883A JP S6010771 A JPS6010771 A JP S6010771A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に第1導電型の半導体基
体主面に第2導電型領域を設けた構造を有する半導体装
置の改良に係る。
体主面に第2導電型領域を設けた構造を有する半導体装
置の改良に係る。
この種の半導体装置としては0MO8構造の半導体装置
がある。即ち、0MO8構造の半導体装置においては同
一基板上にnチャンネルトランジスタ、pチャンネルト
ランジスタを製作し、それらの組合せによシ所望の機能
をもった半導体回路を実現するものである。従って、例
えばp型シリコン基板を用いて0MO8構造の半導体装
置を製作する場合にはnチャンネルトランジスタはp型
シリコン基板を利用してその主面に形成することができ
るが、pチャンネルトランジスタを形成するためにはp
型シリコン基板の主面にn型領域(以下、nウェルと称
す)を形成し、この領域中に造らなければならない。
がある。即ち、0MO8構造の半導体装置においては同
一基板上にnチャンネルトランジスタ、pチャンネルト
ランジスタを製作し、それらの組合せによシ所望の機能
をもった半導体回路を実現するものである。従って、例
えばp型シリコン基板を用いて0MO8構造の半導体装
置を製作する場合にはnチャンネルトランジスタはp型
シリコン基板を利用してその主面に形成することができ
るが、pチャンネルトランジスタを形成するためにはp
型シリコン基板の主面にn型領域(以下、nウェルと称
す)を形成し、この領域中に造らなければならない。
ところで、上述した構造の半導体装置としては8g1図
に示すものが知られている。第1図においてlはp型シ
リコン基板でアシ、この基板1主面にはnウェル2が選
択的に形成されている。前記ウェル2を含む基板1の主
面にはフィールド酸化膜3が設けられておシ、かつ該フ
ィールド酸化膜3によシミ気的に分離されたnウェル2
の島領域にはpチャンネルトランジスタが形成されてい
る。このpチヤンネルトランジスタはnウェル2の表面
に互に眠気的に分離されたp+型のソース、ドレイン領
域4.5と、これら領域4.5間を含むウェル2表面上
にダート酸化膜6を介して形成されたダート電極7とか
ら構成されている。また、全面には層間絶縁膜8が被覆
されてお9、かつ該絶縁膜8上にはコンタクトホール9
1 +9xk介して夫々前記ソース、ドレイン領域4.
5と接続したソース電極10、ドレイン電極Iノが設け
られている。
に示すものが知られている。第1図においてlはp型シ
リコン基板でアシ、この基板1主面にはnウェル2が選
択的に形成されている。前記ウェル2を含む基板1の主
面にはフィールド酸化膜3が設けられておシ、かつ該フ
ィールド酸化膜3によシミ気的に分離されたnウェル2
の島領域にはpチャンネルトランジスタが形成されてい
る。このpチヤンネルトランジスタはnウェル2の表面
に互に眠気的に分離されたp+型のソース、ドレイン領
域4.5と、これら領域4.5間を含むウェル2表面上
にダート酸化膜6を介して形成されたダート電極7とか
ら構成されている。また、全面には層間絶縁膜8が被覆
されてお9、かつ該絶縁膜8上にはコンタクトホール9
1 +9xk介して夫々前記ソース、ドレイン領域4.
5と接続したソース電極10、ドレイン電極Iノが設け
られている。
一方、前記nウェル2の電位を固定するために、前記島
領域(トランジスタ形成領域)とは別のウェル2の島領
域にn+型型数散層12形成し、かつ該拡散層12はコ
ンタクトホール93を介して前記層間絶縁膜8上に設け
られたウェル電極13と接続されている。つ主ル電極1
3を通してnウェル2に印加される電圧は、通常、nウ
ェル2の電位を固定させるものであるが、他の使い方と
してnウェル2の電位を変化させることによシトランジ
スタの特性、例えばしきい値電圧等を変化させる目的で
用いられる。
領域(トランジスタ形成領域)とは別のウェル2の島領
域にn+型型数散層12形成し、かつ該拡散層12はコ
ンタクトホール93を介して前記層間絶縁膜8上に設け
られたウェル電極13と接続されている。つ主ル電極1
3を通してnウェル2に印加される電圧は、通常、nウ
ェル2の電位を固定させるものであるが、他の使い方と
してnウェル2の電位を変化させることによシトランジ
スタの特性、例えばしきい値電圧等を変化させる目的で
用いられる。
しかしながら、上述した第1図図示の半導体装置にあっ
ては、ウェル2周辺の表面にr−)7、ソース電極10
、ドレイン電極1ノに電圧を印加する配線とは別にウェ
ル電極13に電圧を印加するだめの配線が必要となシ、
半導体装置の高集積化の妨げとなる。
ては、ウェル2周辺の表面にr−)7、ソース電極10
、ドレイン電極1ノに電圧を印加する配線とは別にウェ
ル電極13に電圧を印加するだめの配線が必要となシ、
半導体装置の高集積化の妨げとなる。
このようなことから、第2図に示す如く、nウェル2表
面にn+型型数散層12ソース領域4と隣接して設け、
かつこれらn+型型数散層12びソース領域4を共通の
コンタクトホール91を介してソース電極10と接続さ
せた構造の半導体装置が知られている。かかる構造の半
導体装置においてはnウェル2の電位はソース電位に等
しく同定され、ウェル電位を与えるための配線は不要と
なるが、ウェル電位を変化させ、トランジスタ特性を制
御するようなことはできなくなる。
面にn+型型数散層12ソース領域4と隣接して設け、
かつこれらn+型型数散層12びソース領域4を共通の
コンタクトホール91を介してソース電極10と接続さ
せた構造の半導体装置が知られている。かかる構造の半
導体装置においてはnウェル2の電位はソース電位に等
しく同定され、ウェル電位を与えるための配線は不要と
なるが、ウェル電位を変化させ、トランジスタ特性を制
御するようなことはできなくなる。
本発明はウェル周辺の表面に必要な配線数を ]減少さ
せて集積度の向上を達成できると共に、ウェル電位を有
効に固定でき、かつウェル電位を任意に変化させてトラ
ンジスタ特性等の変調を加えて特性を制御し得る半導体
装置を提供しようとするものである。
せて集積度の向上を達成できると共に、ウェル電位を有
効に固定でき、かつウェル電位を任意に変化させてトラ
ンジスタ特性等の変調を加えて特性を制御し得る半導体
装置を提供しようとするものである。
本発明は第一電導型半導体基体内部に該基体主面に形成
された第二電導型領域の少なくとも2箇所と接続する第
二電導型不純物配線層を埋設することによって、上述し
た効果を有する半導体装置を得ることを骨子とするもの
である。
された第二電導型領域の少なくとも2箇所と接続する第
二電導型不純物配線層を埋設することによって、上述し
た効果を有する半導体装置を得ることを骨子とするもの
である。
次に、本発明の実施例を第3図(、)〜(、)の製造方
法を併記して説明する。
法を併記して説明する。
(1)まず、第3図(、)に示す婿<、p型シリコン基
板21上に写真蝕刻法によシレジスト・ぐターン22を
形成した後、このレジストノ4ターン22をマスクとし
てn型不純物、例えばアンチモンを2X10’ン一程度
のドーズ量、20〜40KeVの打込みエネルギーにて
イオン注入した。
板21上に写真蝕刻法によシレジスト・ぐターン22を
形成した後、このレジストノ4ターン22をマスクとし
てn型不純物、例えばアンチモンを2X10’ン一程度
のドーズ量、20〜40KeVの打込みエネルギーにて
イオン注入した。
この時、イオン注入されたアンチモンはシリコン基板2
ノのほぼ表面に分布する。つづいて、5− レジストノ9ターン22を除去した後、p型不純物、例
えばポロンを含む雰囲気中にてシリコンのエピタキシャ
ル成長を行なうことによジ基板21表面に例えば厚さ3
μmのp型シリコン層23を形成した。このエピタキシ
ャル成長時においては1000℃程度の熱処理を受ける
ため、予め基板21表面にイオン注入されたアンチモン
は活性化され、かつ拡散されシリコン基板21とシリコ
ン層23の界面に厚さ1μm程度のn+型型線線層24
形成する(第3図(b)図示)。
ノのほぼ表面に分布する。つづいて、5− レジストノ9ターン22を除去した後、p型不純物、例
えばポロンを含む雰囲気中にてシリコンのエピタキシャ
ル成長を行なうことによジ基板21表面に例えば厚さ3
μmのp型シリコン層23を形成した。このエピタキシ
ャル成長時においては1000℃程度の熱処理を受ける
ため、予め基板21表面にイオン注入されたアンチモン
は活性化され、かつ拡散されシリコン基板21とシリコ
ン層23の界面に厚さ1μm程度のn+型型線線層24
形成する(第3図(b)図示)。
(11)次いで、写真蝕刻法によりp型シリコン層23
上にnウェル予定部が開口されたレジストノやターン2
5を形成した後、このレジストノぐターン25をマスク
としてn型不純物、例えばリンを1×101漬3のドー
ズ量、80 keVの打込みエネルギーでp型シリコン
層23にイオン注入した(第3図(C)図示)。つづい
て、レジスト/4’ターン25を除去した後1000℃
程度の窒素雰囲気中にて6時間程度熱処理を行なうこと
により、p型シリコン層23に内部のn+型配線6− 層24にまで達するnウェル261.262・・・を形
成した(第3図(d)図示)。
上にnウェル予定部が開口されたレジストノやターン2
5を形成した後、このレジストノぐターン25をマスク
としてn型不純物、例えばリンを1×101漬3のドー
ズ量、80 keVの打込みエネルギーでp型シリコン
層23にイオン注入した(第3図(C)図示)。つづい
て、レジスト/4’ターン25を除去した後1000℃
程度の窒素雰囲気中にて6時間程度熱処理を行なうこと
により、p型シリコン層23に内部のn+型配線6− 層24にまで達するnウェル261.262・・・を形
成した(第3図(d)図示)。
(iii) 次いで、常法に従って各nウェル261゜
262・・・にpチャンネルトランジスタを形成した。
262・・・にpチャンネルトランジスタを形成した。
即ち、選択酸化法等によシラニル261 。
262・・・含むシリコン層23表面にフィールド酸化
膜27を形成し、熱酸化処理を施してフィールド酸化膜
27で分離されたウェル26、。
膜27を形成し、熱酸化処理を施してフィールド酸化膜
27で分離されたウェル26、。
262等の島領域表面にダート酸化膜281 。
28、・・・を夫々形成し、更に全面にダート電極材料
膜(例えばリンドーゾ多結晶シリコン膜)を堆積し、パ
ターニングしてダート酸化膜281゜28、・・・上に
夫々ダート電極291,29.を形成した後、f−)電
極291.29.・・・及びフィールド酸化膜27をマ
スクとしてSOン等のp型不純物をnフェル261 *
262・・・に選択的にイオン注入し、活性化して各
ウェル261゜262・・・にp 型のソース領域”1
w30g・・・。
膜(例えばリンドーゾ多結晶シリコン膜)を堆積し、パ
ターニングしてダート酸化膜281゜28、・・・上に
夫々ダート電極291,29.を形成した後、f−)電
極291.29.・・・及びフィールド酸化膜27をマ
スクとしてSOン等のp型不純物をnフェル261 *
262・・・に選択的にイオン注入し、活性化して各
ウェル261゜262・・・にp 型のソース領域”1
w30g・・・。
ドレイン領域”1 e312・・・を形成した。つづい
て、全面にCVD法によ、り 5in2膜32を堆積し
、コンタクトホール33・・・を開孔した後、Al膜の
蒸着、ノ9ターニングによシ前記ソー3、ドレイン領域
301.302 .311 .312と夫夫接続するA
/電極34〜37を形成して半導体装置を製造した(第
3図(、)図示)。なお、n+型型線線層24外部(シ
リコン層23表面側)に取出すには、例えはシリコン層
23表面から該配線層24にまで達するn型拡散層を形
成し、この拡散層上の5lO2膜等にコンタクトホール
を開孔し、AI!電極を形成すればよい。
て、全面にCVD法によ、り 5in2膜32を堆積し
、コンタクトホール33・・・を開孔した後、Al膜の
蒸着、ノ9ターニングによシ前記ソー3、ドレイン領域
301.302 .311 .312と夫夫接続するA
/電極34〜37を形成して半導体装置を製造した(第
3図(、)図示)。なお、n+型型線線層24外部(シ
リコン層23表面側)に取出すには、例えはシリコン層
23表面から該配線層24にまで達するn型拡散層を形
成し、この拡散層上の5lO2膜等にコンタクトホール
を開孔し、AI!電極を形成すればよい。
本発明の半導体装置は第3図(、)に示す如くp型シリ
コン基板2ノとp型シリコン層23からなる半導体基体
主面(p型シリコン層23)に2つ以上のnウェル26
1.26□・・・を設け、かつ前記半導体基体内部(基
板2)とシリコン層23の界面の所定部分)に前記2つ
以上のnウェル261.262・・・と共通に接するn
+型型線線層24設け、更に前記ウェル261,262
1・・・に夫々ダート酸化膜281.282・・・、
ゲート電極291.29□・・・、ソース領域3o1
。
コン基板2ノとp型シリコン層23からなる半導体基体
主面(p型シリコン層23)に2つ以上のnウェル26
1.26□・・・を設け、かつ前記半導体基体内部(基
板2)とシリコン層23の界面の所定部分)に前記2つ
以上のnウェル261.262・・・と共通に接するn
+型型線線層24設け、更に前記ウェル261,262
1・・・に夫々ダート酸化膜281.282・・・、
ゲート電極291.29□・・・、ソース領域3o1
。
302・・°及びドレイン領域311 .31.・・・
からなるpチャンネルMO8)ランジスタを形成した構
造になっている。
からなるpチャンネルMO8)ランジスタを形成した構
造になっている。
しかして、本発明の半導体装置によれば、2つ以上のn
ウェル261.262・・・の底面はn+型型線線層2
4共通に接しているため、これらnウェル261+26
2・・・の電位をn+型型線線層24通して印加される
電圧にょシ固定できる。
ウェル261.262・・・の底面はn+型型線線層2
4共通に接しているため、これらnウェル261+26
2・・・の電位をn+型型線線層24通して印加される
電圧にょシ固定できる。
また、n+型型線線層24印加される電圧はnウェル2
6! 、262・・・に形成したソース領域301.3
02・・・、ドレイン領域”1t3J2・・・の電圧に
対して独立して印加し得るので、この電圧を変化させる
ことによシラニル261 。
6! 、262・・・に形成したソース領域301.3
02・・・、ドレイン領域”1t3J2・・・の電圧に
対して独立して印加し得るので、この電圧を変化させる
ことによシラニル261 。
262・・・に形成したpチャンネルMO8)ランジス
タの特性、例えばしきい値電圧等を制御することができ
る。したがって、基板表面にウェル電位固定用配線全形
成する必要がなく、ウェル周辺の表面に必要な配線数を
減少させると共に、コンタクトホールの数も減少させて
集積度の向上を達成でき、更にウェル電位を有効に固定
で9− き、かつウェル電位を任意に変化させてトランジスタ特
性等の変調を加えて特性を制御できる。
タの特性、例えばしきい値電圧等を制御することができ
る。したがって、基板表面にウェル電位固定用配線全形
成する必要がなく、ウェル周辺の表面に必要な配線数を
減少させると共に、コンタクトホールの数も減少させて
集積度の向上を達成でき、更にウェル電位を有効に固定
で9− き、かつウェル電位を任意に変化させてトランジスタ特
性等の変調を加えて特性を制御できる。
なお、上記実施例では複数のnウェルを一つのn+型型
線線層共通接続したが、これに限定されない。例えば、
第4図に示す如くp型シリコン層23に複数のnウェル
261,262・・・。
線線層共通接続したが、これに限定されない。例えば、
第4図に示す如くp型シリコン層23に複数のnウェル
261,262・・・。
261’ 、 262’・・・を設け、かつp型シリコ
ン基板2ノとp型シリコン層23の界面に前記nウェル
261+262・・・と共通に接する畝型配線層24と
、前記nウェル261’ 、 262’・・・と共通に
接するn+型型線線層24′を分割して設けた構造にし
てもよい。このような構成によれば分割されたn+型型
線線層24 、24’に印加する電圧を夫々変化させる
ことにより、nウェル261.262・・・及び261
’ 、 262’−=内に造られたpチャンネルMO8
)ランジスタの特性変調を夫々異ならしめることができ
る。具体的には同一半導体基体に造られた複数のトラン
ジスタのうちの一部分を選択的に動作させる等の制御を
行なうことができる。
ン基板2ノとp型シリコン層23の界面に前記nウェル
261+262・・・と共通に接する畝型配線層24と
、前記nウェル261’ 、 262’・・・と共通に
接するn+型型線線層24′を分割して設けた構造にし
てもよい。このような構成によれば分割されたn+型型
線線層24 、24’に印加する電圧を夫々変化させる
ことにより、nウェル261.262・・・及び261
’ 、 262’−=内に造られたpチャンネルMO8
)ランジスタの特性変調を夫々異ならしめることができ
る。具体的には同一半導体基体に造られた複数のトラン
ジスタのうちの一部分を選択的に動作させる等の制御を
行なうことができる。
10−
上記実施例ではn+型型線線層外部取出しを、p型シリ
コン層に設けたn型拡散層、A7電極等によシ行なった
が、これに限定されない。例えば、第5図に示す如くn
+型型線線層24共通接続された2つ以上のnウェル2
61 、262・・・のうちの1つ(例えばnウェル2
61)にn+型型数散層38設け、かつ該拡散層38に
I!電極39をコンタクトホール33を介して接続した
構造にすることによって、前記AJ電極39、n+型型
数散層38びnウェル261を通してn+型型線線層2
4印加した電圧によって他のnウェル262・・・の電
位固定等を行なうようにしてもよい。
コン層に設けたn型拡散層、A7電極等によシ行なった
が、これに限定されない。例えば、第5図に示す如くn
+型型線線層24共通接続された2つ以上のnウェル2
61 、262・・・のうちの1つ(例えばnウェル2
61)にn+型型数散層38設け、かつ該拡散層38に
I!電極39をコンタクトホール33を介して接続した
構造にすることによって、前記AJ電極39、n+型型
数散層38びnウェル261を通してn+型型線線層2
4印加した電圧によって他のnウェル262・・・の電
位固定等を行なうようにしてもよい。
上記実施例ではp型シリコン基板上のpmシリコンノー
にnウェルを形成した構造について説明したが、n型シ
リコン基板上のn型シリコン層にpウェルを形成した構
造でも同様な効果を発揮できる。
にnウェルを形成した構造について説明したが、n型シ
リコン基板上のn型シリコン層にpウェルを形成した構
造でも同様な効果を発揮できる。
上記実施例では半導体基体としてシリコン基板とこの上
にエピタキシャル成長されたシリコン層とから構成した
が、シリコン基板のみから形成してもよい。
にエピタキシャル成長されたシリコン層とから構成した
が、シリコン基板のみから形成してもよい。
以上詳述した如く、本発明によればウェル周辺に必要な
配線数とコンタクトホールの数を減少させて集積度の向
上を達成できると共に、ウェル電位を有効に固定でき、
かつウェル電位を任意に変化させてトランジスタ特性等
の変調を加えて特性を制御し得る半導体装置を提供でき
るものである。
配線数とコンタクトホールの数を減少させて集積度の向
上を達成できると共に、ウェル電位を有効に固定でき、
かつウェル電位を任意に変化させてトランジスタ特性等
の変調を加えて特性を制御し得る半導体装置を提供でき
るものである。
第1図及び第2図は夫々従来の半導体装置を示す断面図
、第3図(a)〜(、)は本発明の実施例における半導
体装置を得るための製造工程を示す断面図、第4図及び
第5図は夫々本発明の他の実施例を示す半導体装置の断
面図である。 21・・・p型シリコン基板、23・・・p型シリコン
層、24 、24’・・・n+型型線線層261+26
2 r i261′、 262’・・・nウェル、27
・・・フィールド酸化膜、281 、282・・・ダー
ト酸化膜、291゜292・・・ダート電極、J (7
1* 302・・・p++ソース領域、311 + J
J*・・・p++ドレイン領域、34〜37 * 3
9 ・・・kl電極、3 B ・・・n+型型数散層出
願人代理人 弁理士 鈴 江 武 彦13− 第1図 第2WJ 第3図 第3図 第4図
、第3図(a)〜(、)は本発明の実施例における半導
体装置を得るための製造工程を示す断面図、第4図及び
第5図は夫々本発明の他の実施例を示す半導体装置の断
面図である。 21・・・p型シリコン基板、23・・・p型シリコン
層、24 、24’・・・n+型型線線層261+26
2 r i261′、 262’・・・nウェル、27
・・・フィールド酸化膜、281 、282・・・ダー
ト酸化膜、291゜292・・・ダート電極、J (7
1* 302・・・p++ソース領域、311 + J
J*・・・p++ドレイン領域、34〜37 * 3
9 ・・・kl電極、3 B ・・・n+型型数散層出
願人代理人 弁理士 鈴 江 武 彦13− 第1図 第2WJ 第3図 第3図 第4図
Claims (1)
- 第1導電型の半導体基体の主面に2つ以上の第2導電型
領域を設け、かつ該第2導電型領域のうち、少なくとも
一つの領域中に半導体素子を形成してなる半導体装置に
おいて、前記半導体基体中に少なくとも2つの前記第2
導電型領域と共通に接する第2導電型の不純物配線層を
埋設したことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58119348A JPS6010771A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
DE19843424020 DE3424020A1 (de) | 1983-06-30 | 1984-06-29 | Halbleitervorrichtung |
US06/899,783 US4745453A (en) | 1983-06-30 | 1986-08-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58119348A JPS6010771A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6010771A true JPS6010771A (ja) | 1985-01-19 |
Family
ID=14759261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58119348A Pending JPS6010771A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4745453A (ja) |
JP (1) | JPS6010771A (ja) |
DE (1) | DE3424020A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63301545A (ja) * | 1987-05-30 | 1988-12-08 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3856150T2 (de) * | 1987-10-08 | 1998-08-06 | Matsushita Electric Ind Co Ltd | Halbleiteranordnung und verfahren zur herstellung |
US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
KR100290903B1 (ko) * | 1998-02-25 | 2001-06-01 | 김영환 | 반도체소자 및 이의 제조방법 |
DE10134178B4 (de) | 2001-07-13 | 2006-09-21 | Infineon Technologies Ag | Halbleiterspeicher mit mehreren Speicherzellenfeldern |
US20040053439A1 (en) * | 2002-09-17 | 2004-03-18 | Infineon Technologies North America Corp. | Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57188863A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Field effect type semiconductor device |
US4528581A (en) * | 1981-10-21 | 1985-07-09 | Hughes Aircraft Company | High density CMOS devices with conductively interconnected wells |
-
1983
- 1983-06-30 JP JP58119348A patent/JPS6010771A/ja active Pending
-
1984
- 1984-06-29 DE DE19843424020 patent/DE3424020A1/de not_active Ceased
-
1986
- 1986-08-26 US US06/899,783 patent/US4745453A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63301545A (ja) * | 1987-05-30 | 1988-12-08 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE3424020A1 (de) | 1985-01-10 |
US4745453A (en) | 1988-05-17 |
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