JPS61181155A - 高集積度ｃｍｏｓ集積回路の製作方法 - Google Patents
高集積度ｃｍｏｓ集積回路の製作方法Info
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- JPS61181155A JPS61181155A JP60269211A JP26921185A JPS61181155A JP S61181155 A JPS61181155 A JP S61181155A JP 60269211 A JP60269211 A JP 60269211A JP 26921185 A JP26921185 A JP 26921185A JP S61181155 A JPS61181155 A JP S61181155A
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- H01—ELECTRIC ELEMENTS
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関するもので、とくにＶＬＳ Ｉ
ダイナミックメモリデバイス等に用いるタイプの０ＭＯ
３（相補性ＭＯ３）回路を製作する方法に係わるもので
ある。
ダイナミックメモリデバイス等に用いるタイプの０ＭＯ
３（相補性ＭＯ３）回路を製作する方法に係わるもので
ある。
［従来の技術］
テキサスインスツルメンツ社を譲受人とする米国特許第
４，２３９，９９３号に教示されたタイプの読出し／書
込みメモリデバイスは、従来たとえば同じ〈米国特許第
４，０５５，４４４号、あるいは米国特許第４，２４０
，０９２号に開示されたＮチャンネル自己整合シリコン
ゲートプロセスを用いて製作されてきた。 一方、低電
力化に対する要求から、たとえば米国特許第４，２９５
，８９７号等によるＣＭＯＳプロセスが広汎に用いられ
ることとなり、また２５８キロビツトあるいは１メガビ
ツトのダイナミックＲＡＭ等における高集積度を実現す
るためには、デバイスの寸法形状をより微小化すること
が必要となり、かくてアライメントやステップカバレー
ジ（段形成部の被覆）、アンダーカット等々の問題が各
種提起されるに至っている。 さらにフィールド−プレ
ート間のアイソレーションや埋設Ｎ◆型ソース／ドレー
ン領域および埋設ビットラインを用いたツインウェルＣ
ＭＯＳプロセスが、１メガビツトクラスのメモリアレイ
の形成に適切なものとして、たとえば上記テキサスイン
スッルメンツ社を譲受人とする米国特許出願第８２８，
５７２号等に教示されている。
４，２３９，９９３号に教示されたタイプの読出し／書
込みメモリデバイスは、従来たとえば同じ〈米国特許第
４，０５５，４４４号、あるいは米国特許第４，２４０
，０９２号に開示されたＮチャンネル自己整合シリコン
ゲートプロセスを用いて製作されてきた。 一方、低電
力化に対する要求から、たとえば米国特許第４，２９５
，８９７号等によるＣＭＯＳプロセスが広汎に用いられ
ることとなり、また２５８キロビツトあるいは１メガビ
ツトのダイナミックＲＡＭ等における高集積度を実現す
るためには、デバイスの寸法形状をより微小化すること
が必要となり、かくてアライメントやステップカバレー
ジ（段形成部の被覆）、アンダーカット等々の問題が各
種提起されるに至っている。 さらにフィールド−プレ
ート間のアイソレーションや埋設Ｎ◆型ソース／ドレー
ン領域および埋設ビットラインを用いたツインウェルＣ
ＭＯＳプロセスが、１メガビツトクラスのメモリアレイ
の形成に適切なものとして、たとえば上記テキサスイン
スッルメンツ社を譲受人とする米国特許出願第８２８，
５７２号等に教示されている。
［発明が解決しようとする問題点１
しかして本発明の目的は、新規かつ単純な半導体メモリ
デバイス等、とくに低電力、高集積化を図った半導体メ
モリデバイス等の製作方法を提供することにある。 本
発明の第２の目的は、高集積度ダイナミックＲＡＭ等を
製作するのに用いて好適な、新規なＣＭＯＳプロセスを
提供することにある。
デバイス等、とくに低電力、高集積化を図った半導体メ
モリデバイス等の製作方法を提供することにある。 本
発明の第２の目的は、高集積度ダイナミックＲＡＭ等を
製作するのに用いて好適な、新規なＣＭＯＳプロセスを
提供することにある。
［問題点を解決しようとするための手段］このような目
的を達成すべく９本発明の一実施態様においては、半導
体装置たとえばダイナミック読出し書込みメモリ等を最
小限のフォトマスク数を用いたツインウェルＣＭＯＳプ
ロセスにより製作しようとするもので、窒化物によりフ
レームを形成した凹陥部内にフィールド酸化物によるア
イソレーション領域を形成して比較的平坦な表面を形成
し、かつエンクローチメント（浸食）の発生を最小限に
抑えることとする。 シリサイド化（珪化）ならびにイ
オン注入を行なったソース／ドレーン領域を、それぞれ
のゲートに整合させてＰチャンネルおよびＮチャンネル
トランジスタを構成し、イオン注入は側壁酸化物層の形
成後にこれを行なうことによって、低不純物濃度のドレ
ーンを形成する。 これらＰチャンネルおよびＮチャン
ネルトランジスタのスレショルド電圧は。
的を達成すべく９本発明の一実施態様においては、半導
体装置たとえばダイナミック読出し書込みメモリ等を最
小限のフォトマスク数を用いたツインウェルＣＭＯＳプ
ロセスにより製作しようとするもので、窒化物によりフ
レームを形成した凹陥部内にフィールド酸化物によるア
イソレーション領域を形成して比較的平坦な表面を形成
し、かつエンクローチメント（浸食）の発生を最小限に
抑えることとする。 シリサイド化（珪化）ならびにイ
オン注入を行なったソース／ドレーン領域を、それぞれ
のゲートに整合させてＰチャンネルおよびＮチャンネル
トランジスタを構成し、イオン注入は側壁酸化物層の形
成後にこれを行なうことによって、低不純物濃度のドレ
ーンを形成する。 これらＰチャンネルおよびＮチャン
ネルトランジスタのスレショルド電圧は。
スレショルド調節のためのイオン注入工程を別に行なわ
ず、単にタンク領域に対するイオン注入を行なうことに
より設定することとする。
ず、単にタンク領域に対するイオン注入を行なうことに
より設定することとする。
【実施例］
以下、第１図ないし第１３図を参照して本発明によるＣ
ＭＯ３集積回路の形成方法の実施例につき説明する。こ
のプロセスを行なうのには、まず初めに例えば直径を４
ないし６イン≠、厚みを１５ｆｘイＬ２０ミ７１／ （
１５／１０００−２０／１０００ イ７チ）とした半導
体グレードのＰ型低濃度単結晶シリコンスライスを用意
する。 このスライスは、たとえばＰ◆型基板にＰ型エ
ピタキシャル層を形成して得たものとする。 図面中で
はこのようなスライスのごく微小な一部、おそらくは幅
が１０ないし１２ミクロンの部分を示すにすぎないが、
一方をＮチャンネル型とし他方をＰチャンネル型とした
２個のトランジスタを形成する過程を示すものとしては
。
ＭＯ３集積回路の形成方法の実施例につき説明する。こ
のプロセスを行なうのには、まず初めに例えば直径を４
ないし６イン≠、厚みを１５ｆｘイＬ２０ミ７１／ （
１５／１０００−２０／１０００ イ７チ）とした半導
体グレードのＰ型低濃度単結晶シリコンスライスを用意
する。 このスライスは、たとえばＰ◆型基板にＰ型エ
ピタキシャル層を形成して得たものとする。 図面中で
はこのようなスライスのごく微小な一部、おそらくは幅
が１０ないし１２ミクロンの部分を示すにすぎないが、
一方をＮチャンネル型とし他方をＰチャンネル型とした
２個のトランジスタを形成する過程を示すものとしては
。
これで十分である。 ただし、製作するデバイスの機能
によっては、このようなトランジスタを数百刃側から場
合によっては数億個、単一のスライス上に同時に形成す
ることもありうる。
によっては、このようなトランジスタを数百刃側から場
合によっては数億個、単一のスライス上に同時に形成す
ることもありうる。
まず第１図に示すように、基板部分１０を有するシリコ
ンスライスを清浄化後、うすい２酸化シリコンの膜１１
を水蒸気中において、約８５０℃ないし８００℃で厚さ
約３５０人となるように熱成長させる。 つづいて減圧
ＣＶＤ法を用いることにより、この２酸化シリコン膜１
１の表面上に窒化シリコンの膜１２を厚さ約１０００人
となるように被着する。
ンスライスを清浄化後、うすい２酸化シリコンの膜１１
を水蒸気中において、約８５０℃ないし８００℃で厚さ
約３５０人となるように熱成長させる。 つづいて減圧
ＣＶＤ法を用いることにより、この２酸化シリコン膜１
１の表面上に窒化シリコンの膜１２を厚さ約１０００人
となるように被着する。
ついで第１のフォトマスクを用いてホトレジスト層１３
のパターン化を行なって、将来Ｎ型タンクとなるべき領
域を画定する。 このパターン化フォトレジス、、トＦ
！’１３をマスクとして用いることにより、前記窒化物
層１２をエッチした後、さらにこれらフォトレジスト層
１３および窒化物層１２をマスクとして用いて、後続す
る工程でタンク領域を形成する際にその上層部となる図
示の領域１４にＮ型不純物を注入する。 この場合に使
用するＮ型不純物としてはリンを用い、これを打込みエ
ネルギ１５０ ＫｅＶで打込み量を約３Ｘ１Ｇ ／ｃ
ゴとして上記領域１４に注入する。 このイオン注入工
程の完了後、前記フォトレジスト層１３を除去してスラ
イスを洗浄し、窒化シリコンのマスクをそのままに残す
次に第２図において、上記窒化シリコン層１２をマスク
として用いて、二酸化シリコン層１５を約８５０℃から
９００℃の水蒸気中で厚さ約３０００人となるように熱
成長させる。 これにより、前記不純物注入領域１４中
のリンがさらにシリコン層の表面内部に酸化物の境界直
前にまで拡散する。 ただしこの拡散は、該拡散層の最
終深さにまでは達しない、上記酸化物層１５の成長完了
後、前記窒化物層１２をエッチ除去し、しかる後この酸
化物層１５をマスクとして用いてＰ型不純物の注入を行
なうことにより、将来ＮチャンネルトランジスタのＰ型
タンクの上層部となるべき領域１Ｂを形成する。
のパターン化を行なって、将来Ｎ型タンクとなるべき領
域を画定する。 このパターン化フォトレジス、、トＦ
！’１３をマスクとして用いることにより、前記窒化物
層１２をエッチした後、さらにこれらフォトレジスト層
１３および窒化物層１２をマスクとして用いて、後続す
る工程でタンク領域を形成する際にその上層部となる図
示の領域１４にＮ型不純物を注入する。 この場合に使
用するＮ型不純物としてはリンを用い、これを打込みエ
ネルギ１５０ ＫｅＶで打込み量を約３Ｘ１Ｇ ／ｃ
ゴとして上記領域１４に注入する。 このイオン注入工
程の完了後、前記フォトレジスト層１３を除去してスラ
イスを洗浄し、窒化シリコンのマスクをそのままに残す
次に第２図において、上記窒化シリコン層１２をマスク
として用いて、二酸化シリコン層１５を約８５０℃から
９００℃の水蒸気中で厚さ約３０００人となるように熱
成長させる。 これにより、前記不純物注入領域１４中
のリンがさらにシリコン層の表面内部に酸化物の境界直
前にまで拡散する。 ただしこの拡散は、該拡散層の最
終深さにまでは達しない、上記酸化物層１５の成長完了
後、前記窒化物層１２をエッチ除去し、しかる後この酸
化物層１５をマスクとして用いてＰ型不純物の注入を行
なうことにより、将来ＮチャンネルトランジスタのＰ型
タンクの上層部となるべき領域１Ｂを形成する。
この場合に使用する不純物としてはポロンを用１．％て
、これを打込みエネルギ５０ ＫｅＶで打込み量を約５
．５Ｘ １Ｇ ／ａｍ″とじて基板シリコン中に注入
する次の工程は高温度処理工程で、これにより各タンク
領域のドライブインを行なう、 このためにはまず、不
活性雰囲気中で数時間、当該スライスを約１１００℃な
いし１１５０℃に加熱することにより、前記不純物注入
領域１４． ｔｏから第３図に示すようにタンク領域１
７．１８をそれぞれ形成する。
、これを打込みエネルギ５０ ＫｅＶで打込み量を約５
．５Ｘ １Ｇ ／ａｍ″とじて基板シリコン中に注入
する次の工程は高温度処理工程で、これにより各タンク
領域のドライブインを行なう、 このためにはまず、不
活性雰囲気中で数時間、当該スライスを約１１００℃な
いし１１５０℃に加熱することにより、前記不純物注入
領域１４． ｔｏから第３図に示すようにタンク領域１
７．１８をそれぞれ形成する。
これらタンク領域１７．１８は、いずれもその深さを約
３ミクロンとする。なお図面では寸法上の関係を一貫さ
せるべく、これらのタンク領域の底部はこれを図示して
ない。
３ミクロンとする。なお図面では寸法上の関係を一貫さ
せるべく、これらのタンク領域の底部はこれを図示して
ない。
さらに第３図において、上述のようにして各タンク領域
１７．１８のドライブインを行なった後。
１７．１８のドライブインを行なった後。
酸化物層１１．１５を全面的に除去してスライス表面を
洗浄し、ついで当初の融化物膜１１と同様のうすい熱酸
化物膜１８をあらためて成長させる。 つづいて同じく
当初の窒化物層１２と同様の窒化シリコン［２０を、厚
さ約１４００人となるように被着する。
洗浄し、ついで当初の融化物膜１１と同様のうすい熱酸
化物膜１８をあらためて成長させる。 つづいて同じく
当初の窒化物層１２と同様の窒化シリコン［２０を、厚
さ約１４００人となるように被着する。
この時点で第２のマスクを用いて、該窒化物層２０のパ
ターン化を行なう、すなわち、フォトレジスト膜２１を
被覆してこの第２のマスク （上記Ｎ型タンク領域のエ
ツジ２２を用いてマスク合せを行なう）を介して露光さ
せることにより、将来凹陥状とされ厚い酸化物層が形成
され、アイソレーション領域となるべき領域を形成する
。 かくて、この厚い酸化物層が成長されるべき個所に
は開口部２３が形成される。
ターン化を行なう、すなわち、フォトレジスト膜２１を
被覆してこの第２のマスク （上記Ｎ型タンク領域のエ
ツジ２２を用いてマスク合せを行なう）を介して露光さ
せることにより、将来凹陥状とされ厚い酸化物層が形成
され、アイソレーション領域となるべき領域を形成する
。 かくて、この厚い酸化物層が成長されるべき個所に
は開口部２３が形成される。
次に第４図に示すように、上記開口部２３内において前
記窒化物層２０および酸化物層１８をプラズマエッチに
よりエッチ処理した後、異方性エッチ法を用いて基板シ
リコンを深さ約１０００人までエッチ除去することによ
り、当該スライスの表面内部にアイソレーション用のフ
ィールド酸化物層を形成するすべての領域に、凹陥部２
４をそれぞれ形成する。 これらの領域は通常、各トラ
ンジスタあるいはあるゲート回路等に含まれる互いに関
連したトランジスタの各組を取り囲むものである。
記窒化物層２０および酸化物層１８をプラズマエッチに
よりエッチ処理した後、異方性エッチ法を用いて基板シ
リコンを深さ約１０００人までエッチ除去することによ
り、当該スライスの表面内部にアイソレーション用のフ
ィールド酸化物層を形成するすべての領域に、凹陥部２
４をそれぞれ形成する。 これらの領域は通常、各トラ
ンジスタあるいはあるゲート回路等に含まれる互いに関
連したトランジスタの各組を取り囲むものである。
なおこのアイソレージ、ンに必要な幅は、わずか約１ミ
クロン程度である。 ついで打込みエネルギを１００
ＫｅＶ、打込み量を約４ Ｘ １０ ／Ｃｍ″として
ポロンの注入を行なって、上記フィールド酸化物層の下
部となるチャンネルスト−／プを形成する。
クロン程度である。 ついで打込みエネルギを１００
ＫｅＶ、打込み量を約４ Ｘ １０ ／Ｃｍ″として
ポロンの注入を行なって、上記フィールド酸化物層の下
部となるチャンネルスト−／プを形成する。
これにより、上記各凹陥部の下方にＰ◆型領領域２５残
ることとなる。
ることとなる。
次に第５図にアイソレーション領域を拡大して示すよう
“に、前記フォトレジスト膜２１を除去した後、当該ス
ライスにショートエッチ処理を施すことにより、前記酸
化物層１８のアンダーカットを行なう、言い換えれば、
前記凹陥部２４の側壁の周囲における前記窒化物層２０
のエツジ下方で、該酸化物層１９を微小量除去する。し
かる後、あらたな酸化物層２Ｂを成長させることにより
、該凹陥部２４の底面および側壁を被覆する。なおこの
酸化物層２Ｂは、水蒸気中で約８５０ないし９００℃で
厚さ約２５０人となるように成長させて形成するものと
する、ついでこの酸化物２６上に、窒化シリコン層２７
を厚さ約４００人となるように蒸着する。 つづいて等
方性プラズマ促進ＣＶＤ法を用いて、より厚みの大きな
二酸化シリコン層２８を厚さ約２０００人となるように
薄着することにより、前記凹陥部２４の側壁を被覆して
フィールド酸化物領域のフレームとする。
“に、前記フォトレジスト膜２１を除去した後、当該ス
ライスにショートエッチ処理を施すことにより、前記酸
化物層１８のアンダーカットを行なう、言い換えれば、
前記凹陥部２４の側壁の周囲における前記窒化物層２０
のエツジ下方で、該酸化物層１９を微小量除去する。し
かる後、あらたな酸化物層２Ｂを成長させることにより
、該凹陥部２４の底面および側壁を被覆する。なおこの
酸化物層２Ｂは、水蒸気中で約８５０ないし９００℃で
厚さ約２５０人となるように成長させて形成するものと
する、ついでこの酸化物２６上に、窒化シリコン層２７
を厚さ約４００人となるように蒸着する。 つづいて等
方性プラズマ促進ＣＶＤ法を用いて、より厚みの大きな
二酸化シリコン層２８を厚さ約２０００人となるように
薄着することにより、前記凹陥部２４の側壁を被覆して
フィールド酸化物領域のフレームとする。
次に第６図に示すように、異方性エッチ処理により前記
酸化物層２８および窒化物層２７をその平坦な領域全体
にわたってエッチ除去し、ただしこれら酸化物層２８お
よび窒化物層２７の側壁部はそのまま歿す６ ついで該
酸化物層２８側壁のフィラメント状部をエッチ除去して
窒化物層２７のフレームを残すことにより、フィールド
酸化物成長時に該凹陥部２４の側壁を保護するようにす
る。 このようにフィールド酸化物をその全周にわたっ
てフレームで囲み、かつその全面にわたって凹陥させて
酸化物によるアイソレーション領域を形成する手法は、
前記テキサスインスツルメンツ社を譲受人とする米国特
許出願第８２０，９９５号および第１３２１．０１９号
により開示された方法、ならびに同じく米国特許出願第
８２１，０２３号に開示された方法と同様のものである
。
酸化物層２８および窒化物層２７をその平坦な領域全体
にわたってエッチ除去し、ただしこれら酸化物層２８お
よび窒化物層２７の側壁部はそのまま歿す６ ついで該
酸化物層２８側壁のフィラメント状部をエッチ除去して
窒化物層２７のフレームを残すことにより、フィールド
酸化物成長時に該凹陥部２４の側壁を保護するようにす
る。 このようにフィールド酸化物をその全周にわたっ
てフレームで囲み、かつその全面にわたって凹陥させて
酸化物によるアイソレーション領域を形成する手法は、
前記テキサスインスツルメンツ社を譲受人とする米国特
許出願第８２０，９９５号および第１３２１．０１９号
により開示された方法、ならびに同じく米国特許出願第
８２１，０２３号に開示された方法と同様のものである
。
次に第７図に示すように、フィールド酸化物層３０を成
長させ、これにより前記凹陥部２４を充填して比較的平
坦な表面を形成する。 このフィールド酸化物層３０の
最終厚みは約７０００人とするが。
長させ、これにより前記凹陥部２４を充填して比較的平
坦な表面を形成する。 このフィールド酸化物層３０の
最終厚みは約７０００人とするが。
はとんどの場合は、該酸化物層３０が基板シリコンの当
初の表面上方に突出するのではなく、シリコン表面から
内方に陥没するようにする。 なおこのフィールド酸化
物層３０の成長には、水蒸気の雰囲気中で数時間、約８
５０ないし９００℃の温度を用いる。 またこの酸化物
成長工程では、前記窒化物層２０がシリコンの当初の表
面に酸化物の成長が及ぶのを防止する役割を果たし、一
方、側壁窒化物層２７は前記凹陥部２４の側壁における
熱酸化物の成長を遅らせてモートの浸食やバーズビーク
（まわり込み）効果が生ずるのを防ぐ役割を果たす。
初の表面上方に突出するのではなく、シリコン表面から
内方に陥没するようにする。 なおこのフィールド酸化
物層３０の成長には、水蒸気の雰囲気中で数時間、約８
５０ないし９００℃の温度を用いる。 またこの酸化物
成長工程では、前記窒化物層２０がシリコンの当初の表
面に酸化物の成長が及ぶのを防止する役割を果たし、一
方、側壁窒化物層２７は前記凹陥部２４の側壁における
熱酸化物の成長を遅らせてモートの浸食やバーズビーク
（まわり込み）効果が生ずるのを防ぐ役割を果たす。
かくてフィールド酸化物層３０が成長形成された後は、
前記窒化物層２０．２７を除去して当該スライスの洗浄
を行なう。
前記窒化物層２０．２７を除去して当該スライスの洗浄
を行なう。
本プロセスの次の工程は、第８図に示すように、熱酸化
によりゲート酸化物層３１を厚さ約２００人となるよう
に成長させる工程である。 このようにして形成された
ゲート酸化物層３１上には、多結晶シリコン層を被着し
て当該スライスの全面を厚さ約４５００人となるように
被覆した後、リンによる不純物の導入によって該層の導
電性を高めるようにする。 ついでフォトレジストおよ
び第３のマスクを用いて、この多結晶シリコン層のパタ
ーン化を行なった後、エッチ処理を施すことによりＮチ
ャンネルおよびＰチャンネルトランジスタのゲー）３２
．３３を残留形成させるとともに、前記フィールド酸化
物上に上記多結晶シリコンを延在させて各種の電気的接
続部を形成する。 このゲートエッチ処理の終了後は、
前記フォトレジストを除去する。
によりゲート酸化物層３１を厚さ約２００人となるよう
に成長させる工程である。 このようにして形成された
ゲート酸化物層３１上には、多結晶シリコン層を被着し
て当該スライスの全面を厚さ約４５００人となるように
被覆した後、リンによる不純物の導入によって該層の導
電性を高めるようにする。 ついでフォトレジストおよ
び第３のマスクを用いて、この多結晶シリコン層のパタ
ーン化を行なった後、エッチ処理を施すことによりＮチ
ャンネルおよびＰチャンネルトランジスタのゲー）３２
．３３を残留形成させるとともに、前記フィールド酸化
物上に上記多結晶シリコンを延在させて各種の電気的接
続部を形成する。 このゲートエッチ処理の終了後は、
前記フォトレジストを除去する。
ついで当該スライスの表面に二酸化シリコン膜を厚さ約
２５００人となるように被着し、しかる後異方性エッチ
法を用いてエッチ処理を施すことにより、第９図に示す
ように各ゲート３２．３３に対して側壁酸化物層３４を
形成する。 次に前記多結晶シリコンのゲー）３２．３
３および側壁酸化物層３４をマスクとして用いることに
より、Ｎ型ソース／ドレーン領域形成のためのイオン注
入を行なって。
２５００人となるように被着し、しかる後異方性エッチ
法を用いてエッチ処理を施すことにより、第９図に示す
ように各ゲート３２．３３に対して側壁酸化物層３４を
形成する。 次に前記多結晶シリコンのゲー）３２．３
３および側壁酸化物層３４をマスクとして用いることに
より、Ｎ型ソース／ドレーン領域形成のためのイオン注
入を行なって。
図示のようにト型ソース／ドレーン領域３５を形成する
。 このイオン注入工程にはリンを不純物として使用し
て、これを打込みエネルギ約 １００ ＫｅＶで打込み
量を約４ Ｘ １０′４／ｃｒｎ”としてイオン注入を
行なう、 この場合Ｎ型ウェル１７に対してはマスキン
グを行なわないこととして、将来Ｐチャンネルトランシ
スタが形成されるべき領域にも上記Ｎ◆型領領域５が延
在するようにする。 ただしこの領域には、以下説明す
るようにＰ＋型ソース／ドレーン形成イオン注入により
、高濃度に不純物が導入されることとなる。
。 このイオン注入工程にはリンを不純物として使用し
て、これを打込みエネルギ約 １００ ＫｅＶで打込み
量を約４ Ｘ １０′４／ｃｒｎ”としてイオン注入を
行なう、 この場合Ｎ型ウェル１７に対してはマスキン
グを行なわないこととして、将来Ｐチャンネルトランシ
スタが形成されるべき領域にも上記Ｎ◆型領領域５が延
在するようにする。 ただしこの領域には、以下説明す
るようにＰ＋型ソース／ドレーン形成イオン注入により
、高濃度に不純物が導入されることとなる。
次に第１０図に示すように、第４のマスクを用いてフォ
トレジストｌＮ！３Ｂを選択的に露出させることにより
、将来Ｐチャンネルトランジスタが形成されるべき個所
に開口部３７を穿設する。 ついでポロンをＰ◆◆不純
物として使用して、これを打込み−ネルギ約４０ Ｋｅ
Ｖで打込み量を約５Ｘ１０”／。ゴとして注入すること
により、前記Ｎ◆◆ソース／ドレーン領域３５よりも高
不純物濃度としたＰ◆◆ソース／ドレーン領域３８を形
成する。 Ｎチャンネルトランジスタは、ホトレジスト
３Ｂによりマスキングされている。 このＰ◆◆不純物
導入後、前記フォトレジスト膜３８を除去して不活性雰
囲気中で約９０分間、約９００℃でアニール処理するこ
とにより、注入された不純物を活性化させて上記ソース
／ドレーン領域３５．３８を前記ゲー）３２．３３のチ
ャンネル下方に僅かドライブして拡散させる。
トレジストｌＮ！３Ｂを選択的に露出させることにより
、将来Ｐチャンネルトランジスタが形成されるべき個所
に開口部３７を穿設する。 ついでポロンをＰ◆◆不純
物として使用して、これを打込み−ネルギ約４０ Ｋｅ
Ｖで打込み量を約５Ｘ１０”／。ゴとして注入すること
により、前記Ｎ◆◆ソース／ドレーン領域３５よりも高
不純物濃度としたＰ◆◆ソース／ドレーン領域３８を形
成する。 Ｎチャンネルトランジスタは、ホトレジスト
３Ｂによりマスキングされている。 このＰ◆◆不純物
導入後、前記フォトレジスト膜３８を除去して不活性雰
囲気中で約９０分間、約９００℃でアニール処理するこ
とにより、注入された不純物を活性化させて上記ソース
／ドレーン領域３５．３８を前記ゲー）３２．３３のチ
ャンネル下方に僅かドライブして拡散させる。
さらに第１１図に示すように９本プロセスの次の工程は
シリサイド化したソース／ドレーン表面を形成する工程
である。 このためにはまず、当該スライスの表面を洗
浄した後、スパッタリング法によりチタンの薄膜を厚さ
約１０００人となるように被着する。 ついで、このス
ライスをアルゴンおよび形成ガスの雰囲気中で約８７５
℃に加熱することにより、チタンとシリコンとの間に直
接反応を生起させて、珪化チタン１ｌｉ３９を前記ソー
ス／ドレーン領域３５．３８上に、また珪化チタン膜４
０を前記多結晶シリコンゲー）３２．３３上にそれぞれ
形成する。しかる後、未反応あるいは不要のチタン化合
物を適宜のエッチ剤を用いて除去して、珪化チタン層３
９．４０をアルゴンガス中において約８００℃でアニー
ル処理する。
シリサイド化したソース／ドレーン表面を形成する工程
である。 このためにはまず、当該スライスの表面を洗
浄した後、スパッタリング法によりチタンの薄膜を厚さ
約１０００人となるように被着する。 ついで、このス
ライスをアルゴンおよび形成ガスの雰囲気中で約８７５
℃に加熱することにより、チタンとシリコンとの間に直
接反応を生起させて、珪化チタン１ｌｉ３９を前記ソー
ス／ドレーン領域３５．３８上に、また珪化チタン膜４
０を前記多結晶シリコンゲー）３２．３３上にそれぞれ
形成する。しかる後、未反応あるいは不要のチタン化合
物を適宜のエッチ剤を用いて除去して、珪化チタン層３
９．４０をアルゴンガス中において約８００℃でアニー
ル処理する。
つづいて第１２図に示すように、当該スライスの全面に
わたって二酸化シリコン暦４１を厚さ約５０００人とな
るように被着することにより、マルチレベル絶縁体層を
形成する。すなわち金属導体層を珪化チタン層から絶縁
する。 ついで第５のマスクを使用して９通常のごとく
フォトレジストを用いてこのマルチレベル絶縁体層４１
のパターン化を行なって、金属−シリコン間の接触部位
において接点開口部４２を残す、 次にプラズマエッチ
法を用いてこのマルチレベル絶縁体層４１をエッチ処理
して縦方向の側壁を残すことにより、格別のりフローそ
の他の技法を用いることなく、前記開口部４２形成個所
におけるマルチレベル絶縁体層４１の側面の滑面化を図
る。 次にスパッタリングまたはＣＶＤ法等を用いてタ
ングステン層４３を被着して、厚さ約３０００人の良好
な側壁部被覆ないし段部被覆を行なった後、このタング
ステン層４３上にアルミニウム層４４を厚さ約４０００
人となるように被着する。 このアルミニウムＪｉｊ４
４による側壁部被覆ないし段部被覆は必ずしも良好なも
のではないが、当該開口部４２を介して上記珪化チタン
層３８と接触する導電路は上記タングステン層４３によ
りこれを形成する。 ここで第６のフォトマスクを用い
て金属層のパターン化を行なう、 すなわちフォトレジ
スト （図示せず）をマスクとして便用して、金属接点
や接続部の所望のパターンを画定した後、まずアルミニ
ウム層４４をエッチ処理してから、タングステン層４３
に一対してさらに別のエッチ処理を行ない、ついでオー
バーエッチを施して該タングステン層４３のフィラメン
ト状部を除去する。しかる後に該フォトレジスト層を除
去して。
わたって二酸化シリコン暦４１を厚さ約５０００人とな
るように被着することにより、マルチレベル絶縁体層を
形成する。すなわち金属導体層を珪化チタン層から絶縁
する。 ついで第５のマスクを使用して９通常のごとく
フォトレジストを用いてこのマルチレベル絶縁体層４１
のパターン化を行なって、金属−シリコン間の接触部位
において接点開口部４２を残す、 次にプラズマエッチ
法を用いてこのマルチレベル絶縁体層４１をエッチ処理
して縦方向の側壁を残すことにより、格別のりフローそ
の他の技法を用いることなく、前記開口部４２形成個所
におけるマルチレベル絶縁体層４１の側面の滑面化を図
る。 次にスパッタリングまたはＣＶＤ法等を用いてタ
ングステン層４３を被着して、厚さ約３０００人の良好
な側壁部被覆ないし段部被覆を行なった後、このタング
ステン層４３上にアルミニウム層４４を厚さ約４０００
人となるように被着する。 このアルミニウムＪｉｊ４
４による側壁部被覆ないし段部被覆は必ずしも良好なも
のではないが、当該開口部４２を介して上記珪化チタン
層３８と接触する導電路は上記タングステン層４３によ
りこれを形成する。 ここで第６のフォトマスクを用い
て金属層のパターン化を行なう、 すなわちフォトレジ
スト （図示せず）をマスクとして便用して、金属接点
や接続部の所望のパターンを画定した後、まずアルミニ
ウム層４４をエッチ処理してから、タングステン層４３
に一対してさらに別のエッチ処理を行ない、ついでオー
バーエッチを施して該タングステン層４３のフィラメン
ト状部を除去する。しかる後に該フォトレジスト層を除
去して。
この結果得られたデバイスに対して水素ガス中で約４５
０℃で７ニール処理を施す、 なお図示はしないが１本
プロセスの最終工程として、かくて得られたスライスの
表面に厚さ約ｔｏ、ｏｏｏ人の保護用窒化物膜を被着し
た後、＠７のフォトマスク工程を用いてパターン化を行
なうことにより、ポンディングパッドを露出させる。
しかる後、当該スライスの裏面の研磨を行なって該面
に金を被着し、さらにこのスライスのスクライビングお
よび破砕加工を行なって１個々のチップ（それぞれが例
えば１メガビツトのダイナミックＲＡＭを含む）に分離
した後、これらのチップをＩＣＣパージに装填すること
により９木製作プロセスは完了する。
０℃で７ニール処理を施す、 なお図示はしないが１本
プロセスの最終工程として、かくて得られたスライスの
表面に厚さ約ｔｏ、ｏｏｏ人の保護用窒化物膜を被着し
た後、＠７のフォトマスク工程を用いてパターン化を行
なうことにより、ポンディングパッドを露出させる。
しかる後、当該スライスの裏面の研磨を行なって該面
に金を被着し、さらにこのスライスのスクライビングお
よび破砕加工を行なって１個々のチップ（それぞれが例
えば１メガビツトのダイナミックＲＡＭを含む）に分離
した後、これらのチップをＩＣＣパージに装填すること
により９木製作プロセスは完了する。
【発明の効果１
以上の記載から明らかなように１本発明によるＣＭＯ５
製作プロセスの主たる特徴ならびに利点は次の通りであ
る。
製作プロセスの主たる特徴ならびに利点は次の通りであ
る。
１） フォトマスク工程をわずか７エ程としたこと、
ただし本発明によるプロセスは、これに例えばトレンチ
キャパシタや接地フィールド−プレート層（通常はポリ
シリコン）、ポリシリコン−シリコン間接点等、適宜所
望の中間層ないしは領域を追加形成する場合にも、適用
しうるちのである。
ただし本発明によるプロセスは、これに例えばトレンチ
キャパシタや接地フィールド−プレート層（通常はポリ
シリコン）、ポリシリコン−シリコン間接点等、適宜所
望の中間層ないしは領域を追加形成する場合にも、適用
しうるちのである。
２） ＮチャンネルおよびＰチャンネルトランジスタ
のスレショルド電圧は、これをタンク領域のイオン注入
により設定することとし、該スレ、シゴルド電圧を設定
するのにマスク使用によるイオン注入工程を格別必要と
しないようにしたこと。
のスレショルド電圧は、これをタンク領域のイオン注入
により設定することとし、該スレ、シゴルド電圧を設定
するのにマスク使用によるイオン注入工程を格別必要と
しないようにしたこと。
なお、このタンク領域のイオン注入濃度が、後続する処
理工程により影響を受けることはあまりない。
理工程により影響を受けることはあまりない。
３）本発明によるプロセスでは浸食作用がなく、また開
口部側壁の被覆効果等がすぐれているため、フィールド
酸化物層３Ｇ、ゲー）３２，３３．接点開口部４２の線
幅や、金属線の線幅を１ミクロン程度としたデバイスを
製作することが可能となること。
口部側壁の被覆効果等がすぐれているため、フィールド
酸化物層３Ｇ、ゲー）３２，３３．接点開口部４２の線
幅や、金属線の線幅を１ミクロン程度としたデバイスを
製作することが可能となること。
０ ＮチャンネルおよびＰチャンネルトランジスタのソ
ース／ドレーン領域およびそのゲート３２、３３は、い
ずれも珪化物によって被覆されているため、シート抵抗
率が低く１オーム／ａ以下となること。
ース／ドレーン領域およびそのゲート３２、３３は、い
ずれも珪化物によって被覆されているため、シート抵抗
率が低く１オーム／ａ以下となること。
５）二層構造としたタングステン／アルミニウム接点に
より、接点開口部を１ミクロンとした場合、シリコンあ
るいはポリシリコンに対する抵抗が、わずかにおよそ１
オームとなるようにしたこと。
より、接点開口部を１ミクロンとした場合、シリコンあ
るいはポリシリコンに対する抵抗が、わずかにおよそ１
オームとなるようにしたこと。
８）トランジスタのゲート３２．３３に使用する側壁酸
化物層３４により、互いに逆導電型の不純物を導入し、
濃度傾斜ドレーンによってホットキャリヤの生成を抑止
し、かつゲート／ドレーンのオーバーラツプを最小限と
して、しかもなおかつ単純なプロセスにより得られるも
のであるようにしたこと。
化物層３４により、互いに逆導電型の不純物を導入し、
濃度傾斜ドレーンによってホットキャリヤの生成を抑止
し、かつゲート／ドレーンのオーバーラツプを最小限と
して、しかもなおかつ単純なプロセスにより得られるも
のであるようにしたこと。
７）金属による接点部および電気的相互接続部を形成す
るにあたって、低温でかつりフローを伴わないプロセス
を用いることによって、金属が腐食する恐れが低減する
とともに、珪化チタンの回路抵抗が低く保持されるよう
にしたこと、 さらに、前述のようなマルチレベル酸化
物層を形成するにあたっては、高不純物濃度の燐シリケ
ートガラス（ＰＳＧ）等を使用する必要がないという効
果もある。
るにあたって、低温でかつりフローを伴わないプロセス
を用いることによって、金属が腐食する恐れが低減する
とともに、珪化チタンの回路抵抗が低く保持されるよう
にしたこと、 さらに、前述のようなマルチレベル酸化
物層を形成するにあたっては、高不純物濃度の燐シリケ
ートガラス（ＰＳＧ）等を使用する必要がないという効
果もある。
８） アルミニウムータングステンメタライゼーション
層により、耐腐食性はもとより、電気移動抵抗が得られ
ること。
層により、耐腐食性はもとより、電気移動抵抗が得られ
ること。
９） ソース／ドレーン領域３５におけるリンの濃度は
、ソース／ドレーン領域３８におけるボロンの濃度にく
らべて１０分の１程度低く、このためＰ◆型領領域対し
てマスク使用による逆導電型不純物の導入が可能となる
ほか、Ｎチャンネルデバイス（これはＰチャンネルデバ
イスにくらべて２本来的にホットキャリヤの影響を受け
やすい）に対するホットキャリヤ効果が抑えられるよう
にしたこと。
、ソース／ドレーン領域３８におけるボロンの濃度にく
らべて１０分の１程度低く、このためＰ◆型領領域対し
てマスク使用による逆導電型不純物の導入が可能となる
ほか、Ｎチャンネルデバイス（これはＰチャンネルデバ
イスにくらべて２本来的にホットキャリヤの影響を受け
やすい）に対するホットキャリヤ効果が抑えられるよう
にしたこと。
１０） さらに珪化チタンによる被覆層を用いたプロ
セスとすることにより９通常ならば低濃度リン導入ドレ
ーンと関連するソース／ドレーン領域３５、３８のシー
ト抵抗率に何ら悪影響が生じないようにしたこと、 こ
の点についてはさらに、低濃度リン導入ドレーン領域と
の珪化物−シリコン界面における「抵抗」についても、
何ら力量の増加が見られないことも確認されている。
セスとすることにより９通常ならば低濃度リン導入ドレ
ーンと関連するソース／ドレーン領域３５、３８のシー
ト抵抗率に何ら悪影響が生じないようにしたこと、 こ
の点についてはさらに、低濃度リン導入ドレーン領域と
の珪化物−シリコン界面における「抵抗」についても、
何ら力量の増加が見られないことも確認されている。
ｒ結論Ｊ
以上述べたように１本発明によるＣＭＯ３製作のプロセ
スフローは、基本的にはわずかに７種類のマスクを使用
するものであり、（特定の製品の必要に応じて）他の中
間層を追加形成して、なおかつ当該プロセスフローによ
り得られるデバイスの各種パラメータ （たとえばトラ
ンジスタのコンピュータモデル等）に及ぼす影響を最小
限とすることが可能であるという意味においては、該プ
ロセスフローはいわば「モジュール化」フローとして企
図されたものである。 たとえば実験的なダイナミック
ＲＡＭにおいては、米国特許出願第８２８．５７２号に
おけるように埋設Ｎ十型ビットラインやフィールドプレ
ートが追加形成されており、また同じく米国特許出願第
８２７，３７１号におけるトレンチキャパシタと同様の
ものが追加形成されている。 同様に、埋設接点を得る
ようにすることも可能であろう、 さらにデバイスに
よっては１本プロセスと併用しうるプロセスを用いて、
第２の金属層を追加形成することが必要となることもあ
リンる。 本発明によるプロセスフローが上述のように
モジュール性をもつ所以は、 Ｖｔｎ （Ｎチャンネル
トランジスタのスレショルド電圧）およびＶｔｐ（Ｐチ
ャンネルトランジスタのスレショルド電圧）を前記タン
ク領域に対する不純物の注入のみによって設定するよう
にした結果、得られたものである。 しかして、いっ
たんタンク領域表面における不純物濃度が該タンク領域
に対する不純物の注入およびドライブによって決定され
た後は、この濃度が後続する処理工程による影響を実質
的に受けることはない、 この場合のタンク領域の不純
物濃度勾配は、アイソレーション酸化物層の成長時に数
時間、 １１００℃ないし１１５０℃の比較的高温にさ
らされることにより、該酸化物層の表面における濃度と
平衡した状態となっているため。
スフローは、基本的にはわずかに７種類のマスクを使用
するものであり、（特定の製品の必要に応じて）他の中
間層を追加形成して、なおかつ当該プロセスフローによ
り得られるデバイスの各種パラメータ （たとえばトラ
ンジスタのコンピュータモデル等）に及ぼす影響を最小
限とすることが可能であるという意味においては、該プ
ロセスフローはいわば「モジュール化」フローとして企
図されたものである。 たとえば実験的なダイナミック
ＲＡＭにおいては、米国特許出願第８２８．５７２号に
おけるように埋設Ｎ十型ビットラインやフィールドプレ
ートが追加形成されており、また同じく米国特許出願第
８２７，３７１号におけるトレンチキャパシタと同様の
ものが追加形成されている。 同様に、埋設接点を得る
ようにすることも可能であろう、 さらにデバイスに
よっては１本プロセスと併用しうるプロセスを用いて、
第２の金属層を追加形成することが必要となることもあ
リンる。 本発明によるプロセスフローが上述のように
モジュール性をもつ所以は、 Ｖｔｎ （Ｎチャンネル
トランジスタのスレショルド電圧）およびＶｔｐ（Ｐチ
ャンネルトランジスタのスレショルド電圧）を前記タン
ク領域に対する不純物の注入のみによって設定するよう
にした結果、得られたものである。 しかして、いっ
たんタンク領域表面における不純物濃度が該タンク領域
に対する不純物の注入およびドライブによって決定され
た後は、この濃度が後続する処理工程による影響を実質
的に受けることはない、 この場合のタンク領域の不純
物濃度勾配は、アイソレーション酸化物層の成長時に数
時間、 １１００℃ないし１１５０℃の比較的高温にさ
らされることにより、該酸化物層の表面における濃度と
平衡した状態となっているため。
通常のごとくチャンネル領域に対する不純物の注入によ
りスレシ、ルド電圧を調節する場合にくらべて格段に深
く、シかもはるかに均一である。
りスレシ、ルド電圧を調節する場合にくらべて格段に深
く、シかもはるかに均一である。
かくて引き続く酸化処理やデグレーズ（滑面化）処理、
およびアニール処理等により、たとえ長時間約１０００
℃以下の温度に熱せられても、トランジスタのスレショ
ルド電圧やダイオードのキャパシタンス等、デバイスの
各種パラメータに影響を及ぼすことはほとんどない、
けだし上記タンク領域は、これがツインウェルプロセス
により形成されるものであるからである。さらにこれら
タンク領域に対する不純物の正確な打込み量は、出発物
質の不純物濃度により定まる。 さきに特定した打込み
量は、基板上のＰ−型エピタキシャル層中の１５
Ｌ ボロン濃度を約１０ ／ｃｍ （約１３０ｈ■−Ｃ
ｍに相当する）としたときの値である。 なおこのエピ
タキシャル層は、その厚みを約１０ミクロンとすること
により、高濃度Ｐ十型基板から上方拡散させるのがよい
。
およびアニール処理等により、たとえ長時間約１０００
℃以下の温度に熱せられても、トランジスタのスレショ
ルド電圧やダイオードのキャパシタンス等、デバイスの
各種パラメータに影響を及ぼすことはほとんどない、
けだし上記タンク領域は、これがツインウェルプロセス
により形成されるものであるからである。さらにこれら
タンク領域に対する不純物の正確な打込み量は、出発物
質の不純物濃度により定まる。 さきに特定した打込み
量は、基板上のＰ−型エピタキシャル層中の１５
Ｌ ボロン濃度を約１０ ／ｃｍ （約１３０ｈ■−Ｃ
ｍに相当する）としたときの値である。 なおこのエピ
タキシャル層は、その厚みを約１０ミクロンとすること
により、高濃度Ｐ十型基板から上方拡散させるのがよい
。
さらに前記ソース／ドレーン領域３５．３８に対する不
純物の注入は、側壁酸化物層３４のフィラメント部を形
成した後にこれを行なう、 ついでこれらソース／ドレ
ーン領域３５．３８にアニール処理を施すことにより、
該不純物の注入によって形成されたＰＮ接合がゲート２
１．３３のエツジ部に向かって僅かにドライブされる。
純物の注入は、側壁酸化物層３４のフィラメント部を形
成した後にこれを行なう、 ついでこれらソース／ドレ
ーン領域３５．３８にアニール処理を施すことにより、
該不純物の注入によって形成されたＰＮ接合がゲート２
１．３３のエツジ部に向かって僅かにドライブされる。
かくて得られた構造は、ゲートとドレーン領域とのオ
ーバーラツプ部に得られるキャパシタンスが最小値とな
り、有効チャンネル長さがゲート長さに殆んど匹敵し。
ーバーラツプ部に得られるキャパシタンスが最小値とな
り、有効チャンネル長さがゲート長さに殆んど匹敵し。
さらにホットキャリヤの生成が抑止される（ドレーン拡
散領域は拡散濃度が傾斜しかつゲートによるオーバーラ
ツプ量は小さい）、 さらにｎ−チャソネルデバイスの
ホットキャリヤの生成が抑止されるのは、ソース／ドレ
ーン領域３５に対するリンの注入濃度を比較的低くした
ことによるものである。 この低濃度リン注入領域は、
Ｐ≠ヤンネル領域３８に標準的な打込み量でボロンを注
入することによって、容易に逆導電型不純物注入を行な
うことが可能である。 なおこの場合、ボロンは上記ソ
ース／ドレーン領域の７ニ一ル処理時には、リンよりも
深く拡散する。 以上のごとく、ソース／ドレーン領域
に対する不純物注入に要するマスクはただ１個のみであ
り、このように比較的単純なＣＭＯＳソース／ドレーン
形成技術は１次にモートを被覆することにより実際的な
ものとなり、このモートの被覆によって、リンの注入濃
度を低くしてもシート抵抗率を低減させることができる
ようになる。 なお、順方向バイアスダイオード特性の
示すところによれば、同じくリンの注入濃度を低くして
も、直列抵抗はＰ◆型ダイオードの方がＮ◆型ダイオー
ドよりも大きくなることが判明している。
散領域は拡散濃度が傾斜しかつゲートによるオーバーラ
ツプ量は小さい）、 さらにｎ−チャソネルデバイスの
ホットキャリヤの生成が抑止されるのは、ソース／ドレ
ーン領域３５に対するリンの注入濃度を比較的低くした
ことによるものである。 この低濃度リン注入領域は、
Ｐ≠ヤンネル領域３８に標準的な打込み量でボロンを注
入することによって、容易に逆導電型不純物注入を行な
うことが可能である。 なおこの場合、ボロンは上記ソ
ース／ドレーン領域の７ニ一ル処理時には、リンよりも
深く拡散する。 以上のごとく、ソース／ドレーン領域
に対する不純物注入に要するマスクはただ１個のみであ
り、このように比較的単純なＣＭＯＳソース／ドレーン
形成技術は１次にモートを被覆することにより実際的な
ものとなり、このモートの被覆によって、リンの注入濃
度を低くしてもシート抵抗率を低減させることができる
ようになる。 なお、順方向バイアスダイオード特性の
示すところによれば、同じくリンの注入濃度を低くして
も、直列抵抗はＰ◆型ダイオードの方がＮ◆型ダイオー
ドよりも大きくなることが判明している。
さらに接点形成プロセスでは、ＰＳＧのりフローやエッ
チバックによる平坦化、ウェットエッチやドライエッチ
、その他トポグラフィを滑面化するのに通常採用される
複雑な工程を何ら必要としない、 すなわち前記接点開
口部４２は不純物非導入酸化物４１を介して異方性エッ
チ処理により穿設されるものであり、この場合（スクラ
イブラインなど比較的広い開放領域にくらべて）約８０
％のオーバーエッチを行なうことによって、１ミクロン
の接点開口部４２における酸化物のエッチ速度をあえて
低くした分を補うようにする。 またこの酸化物エッチ
がモートおよびゲート部上の珪化チタン被覆層３９．４
０に対して極めて選択的であるとはいえ、すべての接点
領域の面積を同等としてきわどい望城でオーバーエッチ
が生ずる可能性を最小限とするためには、その方が得策
である。 さらに高不純物濃度の層間酸化物層がないた
め、（ＰＳＧに水分が加わって）リン酸が生成すること
により金属が腐食される恐れが大幅に低下する。
チバックによる平坦化、ウェットエッチやドライエッチ
、その他トポグラフィを滑面化するのに通常採用される
複雑な工程を何ら必要としない、 すなわち前記接点開
口部４２は不純物非導入酸化物４１を介して異方性エッ
チ処理により穿設されるものであり、この場合（スクラ
イブラインなど比較的広い開放領域にくらべて）約８０
％のオーバーエッチを行なうことによって、１ミクロン
の接点開口部４２における酸化物のエッチ速度をあえて
低くした分を補うようにする。 またこの酸化物エッチ
がモートおよびゲート部上の珪化チタン被覆層３９．４
０に対して極めて選択的であるとはいえ、すべての接点
領域の面積を同等としてきわどい望城でオーバーエッチ
が生ずる可能性を最小限とするためには、その方が得策
である。 さらに高不純物濃度の層間酸化物層がないた
め、（ＰＳＧに水分が加わって）リン酸が生成すること
により金属が腐食される恐れが大幅に低下する。
このことは、プラスチックパッケージにチップを封止す
る場合にとくに重要であることは、言うまでもない、
また上記のように高不純物濃度の層間酸化物層を用いな
いことによって、ＰＳＧリフローにさらされる接点では
Ｐ＋型ソース／ドレーン領域に逆導電型の不純物を導入
することを避けるという、ＣＭＯ５の製作プロセス上の
問題が解決することともなる。 さらに比較的高温のり
フロ一工程を不要としたことにより、珪化チタンによっ
て被覆されたソース／ドレーン領域およびゲート領域の
シート抵抗が、８００℃のアニール処理により設定され
た最小値にそのまま維持されることとなる。
る場合にとくに重要であることは、言うまでもない、
また上記のように高不純物濃度の層間酸化物層を用いな
いことによって、ＰＳＧリフローにさらされる接点では
Ｐ＋型ソース／ドレーン領域に逆導電型の不純物を導入
することを避けるという、ＣＭＯ５の製作プロセス上の
問題が解決することともなる。 さらに比較的高温のり
フロ一工程を不要としたことにより、珪化チタンによっ
て被覆されたソース／ドレーン領域およびゲート領域の
シート抵抗が、８００℃のアニール処理により設定され
た最小値にそのまま維持されることとなる。
上述のような接点部形成プロセスに関連する利点はすべ
て、メタライゼーションによる下層としてタングステン
を使用したことにより可能となったものである。 ま
た段部の被覆はスパッタリングによるタングステン層の
形成によっても良好に行なうことができ、あるいはこの
ようなスパッタリングによるタングステン層形成の代り
に、ＣＶＤ法によりタングステン層を形成した方が好ま
しく、その方がむしろより好適な段部被覆が得られる場
合もありうるが、この場合には１ミクロンの接点開口部
が全体的にタングステンにより充満されることになりか
ねない、 いずれの場合にも、形成されたタングステン
層はこれをアルミニウムのようなワイヤポンディングに
適する材料により被覆することが必要であり、このアル
ミニウムは金属複合層の全シート抵抗を低下させる役割
をも果たすものである。 タングステン層の上面には標
準的なシリコン導入アルミニウムが用いられる が、ただし電気移動抵抗を良好なものとするためには、
チタン導入アルミニウムを使用した方がよい、 なお、
タングステンを下層形成材料に選定した理由としては上
記のほかに、これが電気移動および腐食の両者に対して
すぐれた抵抗力をもつということがある。 アルミニウ
ム（またはチタン）およびタングステンはさらに、タン
グステンが良好な拡散障壁となるという観点からしても
。
て、メタライゼーションによる下層としてタングステン
を使用したことにより可能となったものである。 ま
た段部の被覆はスパッタリングによるタングステン層の
形成によっても良好に行なうことができ、あるいはこの
ようなスパッタリングによるタングステン層形成の代り
に、ＣＶＤ法によりタングステン層を形成した方が好ま
しく、その方がむしろより好適な段部被覆が得られる場
合もありうるが、この場合には１ミクロンの接点開口部
が全体的にタングステンにより充満されることになりか
ねない、 いずれの場合にも、形成されたタングステン
層はこれをアルミニウムのようなワイヤポンディングに
適する材料により被覆することが必要であり、このアル
ミニウムは金属複合層の全シート抵抗を低下させる役割
をも果たすものである。 タングステン層の上面には標
準的なシリコン導入アルミニウムが用いられる が、ただし電気移動抵抗を良好なものとするためには、
チタン導入アルミニウムを使用した方がよい、 なお、
タングステンを下層形成材料に選定した理由としては上
記のほかに、これが電気移動および腐食の両者に対して
すぐれた抵抗力をもつということがある。 アルミニウ
ム（またはチタン）およびタングステンはさらに、タン
グステンが良好な拡散障壁となるという観点からしても
。
好適に両立しうる組合せである。 加えて、そもそもタ
ングステンはアルミニウムのエッチに対するすぐれたエ
ッチストップ材となるものでもある。 タングステンの
エッチ処理（これはアルミニウムのエッチ処理と同一の
リアクタを用いて行なうことができる）に着手するに先
立って、３００％はどのオーバーエッチ（異方性）を用
いてアルミニウムのフィラメント状部を除去する。
このタングステンのエッチ処理もまた斂化物層に対して
極めて選択的であるが、そのためにこそ、異方性エッチ
処理により２層ポリトポグラフィの全面にわたってタン
グステンのフィラメント状部を除去することが可能とな
るのである。
ングステンはアルミニウムのエッチに対するすぐれたエ
ッチストップ材となるものでもある。 タングステンの
エッチ処理（これはアルミニウムのエッチ処理と同一の
リアクタを用いて行なうことができる）に着手するに先
立って、３００％はどのオーバーエッチ（異方性）を用
いてアルミニウムのフィラメント状部を除去する。
このタングステンのエッチ処理もまた斂化物層に対して
極めて選択的であるが、そのためにこそ、異方性エッチ
処理により２層ポリトポグラフィの全面にわたってタン
グステンのフィラメント状部を除去することが可能とな
るのである。
以上本発明の実施例につき各種記載してきたが９本発明
による方法は、これら実施例に対して適宜追加ないし変
更を行なって実施してもよいことはいうまでもない。
による方法は、これら実施例に対して適宜追加ないし変
更を行なって実施してもよいことはいうまでもない。
［発明の主たる態様］
上述のように１本発明は半導体装置たとえばダイナミッ
ク読出し書込みメモリ等を、最小限のフォトマスク枚を
用いたツインウェルＣＭＯ３７’ロセスにより製作しよ
うとするもので、窒化物によりフレームを形成した凹陥
部内にフィールド酸化物によるアイソレーション領域を
形成して比較的平坦な表面を形成し、かつ浸食の発生を
最小限に抑えるようにしている。 またシリサイド化な
らびにイオン注入を行なったソース／ドレーン領域をそ
れぞれのゲートに整合させてＰチャンネルおよびＮチャ
ンネルトランジスタを構成し、イオン注入は側壁酸化物
層の形成後にこれを行なうことによって、低不純物濃度
のドレーンを形成する。 これらＰチャンネルおよび
Ｎチャンネルトランジスタのスレショルド電圧は、スレ
ショルド調節のためのイオン注入工程を別に行なわず、
タンクに対するイオン注入を行なうことにより設定する
ようにしたものである。
ク読出し書込みメモリ等を、最小限のフォトマスク枚を
用いたツインウェルＣＭＯ３７’ロセスにより製作しよ
うとするもので、窒化物によりフレームを形成した凹陥
部内にフィールド酸化物によるアイソレーション領域を
形成して比較的平坦な表面を形成し、かつ浸食の発生を
最小限に抑えるようにしている。 またシリサイド化な
らびにイオン注入を行なったソース／ドレーン領域をそ
れぞれのゲートに整合させてＰチャンネルおよびＮチャ
ンネルトランジスタを構成し、イオン注入は側壁酸化物
層の形成後にこれを行なうことによって、低不純物濃度
のドレーンを形成する。 これらＰチャンネルおよび
Ｎチャンネルトランジスタのスレショルド電圧は、スレ
ショルド調節のためのイオン注入工程を別に行なわず、
タンクに対するイオン注入を行なうことにより設定する
ようにしたものである。
かくて本発明の主たる態様を列挙すれば、下記の通りで
ある。
ある。
（１）Ｐ型シリコン本体の表面から選択した領域にＮ型
不純物を注入してＮ型ウェル領域を形成するとともにこ
のＮ型つェル債城上に第１の酸化物を成長させる工程と
。
不純物を注入してＮ型ウェル領域を形成するとともにこ
のＮ型つェル債城上に第１の酸化物を成長させる工程と
。
この第１の酸化物の層をマスクとして用いて前記表面内
部にＰ型不純物を注入してＰ型ウェル領域を形成し、か
つ前記本体に熱処理を施して前記Ｎ型ウェル領域および
Ｐ型ウェル領域を前記表面内部にドライブする工程と。
部にＰ型不純物を注入してＰ型ウェル領域を形成し、か
つ前記本体に熱処理を施して前記Ｎ型ウェル領域および
Ｐ型ウェル領域を前記表面内部にドライブする工程と。
前記表面上に酸化マスクを形成して前記Ｐ型ウェル領域
内でこのマスクに開口部を形成し、ついで該開口部にお
ける前記表面のシリコンに凹陥部を蝕刻形成する工程と
。
内でこのマスクに開口部を形成し、ついで該開口部にお
ける前記表面のシリコンに凹陥部を蝕刻形成する工程と
。
この凹陥部内のシリコンを酸化することにより前記表面
内部に延在しかつ前記表面とほぼ同一平面上に上面をも
つフィールド酸化物アイソレーション領域を形成する工
程と。
内部に延在しかつ前記表面とほぼ同一平面上に上面をも
つフィールド酸化物アイソレーション領域を形成する工
程と。
前記表面上に導電性物質の層を被覆して該層のパターン
化を行なうことにより前記Ｎ型ウェル領域お・よびＰ型
つェル領域上にゲート層を残留形成させる工程と。
化を行なうことにより前記Ｎ型ウェル領域お・よびＰ型
つェル領域上にゲート層を残留形成させる工程と。
前記Ｎ型ウェル領域およびＰ型ウェル領域にＮ÷型不純
物を注入してＰ型ウェル領域におけるＮチャンネルトラ
ンジスタのＮ４型ソース／ドレーンを形成する工程と。
物を注入してＰ型ウェル領域におけるＮチャンネルトラ
ンジスタのＮ４型ソース／ドレーンを形成する工程と。
前記ゲート層およびフォトレジストの膜を用いて前記Ｎ
型ウェルのみに２４型不純物を注入して前゛記Ｎ型ウェ
ル領域に前記ト型ソース／ドレーンよりも不純物濃度の
はるかに高いＰ◆型ソース／ドレーンを形成する工程と
からなることを特徴とするＣＭＯＳツインウェル半導体
装置の製作方法。
型ウェルのみに２４型不純物を注入して前゛記Ｎ型ウェ
ル領域に前記ト型ソース／ドレーンよりも不純物濃度の
はるかに高いＰ◆型ソース／ドレーンを形成する工程と
からなることを特徴とするＣＭＯＳツインウェル半導体
装置の製作方法。
（２）前記各工程に加えて、前記各イオン注入工程以前
に前記ゲート層上に側壁スペーサを形成する工程をさら
に含むようにした第１項に記載のＣＭＯＳツインウェル
半導体装置の製作方法。
に前記ゲート層上に側壁スペーサを形成する工程をさら
に含むようにした第１項に記載のＣＭＯＳツインウェル
半導体装置の製作方法。
（３）前記各工程に加えて、前記フィールド酸化物層を
形成する工程以前に前記凹陥部の底部にチャンネルスト
ップ領域を形成する工程をさらに含むようにした第１項
に記載のＣＭＯＳツインウェル半導体装置の製作方法。
形成する工程以前に前記凹陥部の底部にチャンネルスト
ップ領域を形成する工程をさらに含むようにした第１項
に記載のＣＭＯＳツインウェル半導体装置の製作方法。
（４）前記各工程に加えて、前記ソース／ドレーン領域
上に直接反応により生成した珪化物を形成する工程をさ
らに含むようにした第１項に記載のＣＭＯＳツインウェ
ル半導体装置の製作方法。
上に直接反応により生成した珪化物を形成する工程をさ
らに含むようにした第１項に記載のＣＭＯＳツインウェ
ル半導体装置の製作方法。
（５）前記直接反応により生成した珪化物を形成する工
程においては、前記ゲート層上の側壁酸化物層をマスク
として用いて行なうようにした第４項に記載のＣＭＯＳ
ツインウェル半導体装置の製作方法。
程においては、前記ゲート層上の側壁酸化物層をマスク
として用いて行なうようにした第４項に記載のＣＭＯＳ
ツインウェル半導体装置の製作方法。
（８）前記ゲート層はこれを多結晶シリコンにより形成
するとともに、前記各工程に加えて、該ゲート層の上面
に直接反応により生成した珪化物を形成する工程をさら
に含むようにした第５項に記載のＣＭＯＳツインウェル
半導体装置の製作方法。
するとともに、前記各工程に加えて、該ゲート層の上面
に直接反応により生成した珪化物を形成する工程をさら
に含むようにした第５項に記載のＣＭＯＳツインウェル
半導体装置の製作方法。
（７）前記凹陥部内における前記シリコンの酸化を行な
う工程は、該凹陥部の側壁上に酸化マスクを選択的に形
成する手順を含むようにした第１項に記載のＣＭＯＳツ
インウェル半導体装置の製作方法。
う工程は、該凹陥部の側壁上に酸化マスクを選択的に形
成する手順を含むようにした第１項に記載のＣＭＯＳツ
インウェル半導体装置の製作方法。
（８）第１の導電型の半導体本体の表面から選択した領
域に第２の導電型の不純物を注入して第１のウェル領域
を形成するとともにこの第１のウエル領域上に第１の酸
化物を成長させる工程と。
域に第２の導電型の不純物を注入して第１のウェル領域
を形成するとともにこの第１のウエル領域上に第１の酸
化物を成長させる工程と。
この第１の酸化物の層をマスクとして用いて前記表面内
部に前記第２の導電型の不純物を注入して第２のウェル
領域を形成し、かつ前記本体に熱処理を施して前記第１
のウェル領域および第２のウェル領域を前記表面内部に
ドライブする工程と。
部に前記第２の導電型の不純物を注入して第２のウェル
領域を形成し、かつ前記本体に熱処理を施して前記第１
のウェル領域および第２のウェル領域を前記表面内部に
ドライブする工程と。
前記表面上に酸化マスクを形成して前記第２のウェル領
域内でこのマスクに開口部を形成し。
域内でこのマスクに開口部を形成し。
ついで該開口部における前記表面のシリコンに凹陥部を
蝕刻形成する工程と。
蝕刻形成する工程と。
この凹陥部内の前記半導体を酸化することにより前記表
面内部に延在しかつ前記表面とほぼ同一平面上に上面を
もつフィールド酸化物アイソレーション領域を形成する
工程と。
面内部に延在しかつ前記表面とほぼ同一平面上に上面を
もつフィールド酸化物アイソレーション領域を形成する
工程と。
前記表面上に導電性物質の層を被覆して該層のパターン
化を行なうことにより前記第１のウェル領域および第２
のウェル領域上にゲート層を残留形成させる工程と。
化を行なうことにより前記第１のウェル領域および第２
のウェル領域上にゲート層を残留形成させる工程と。
前記第１のウェル領域および第２のウェル領域に前記第
１の導電型の不純物を注入して前記第２のウェル領域に
おけるトランジスタのソース／ドレーンを形成する工程
と。
１の導電型の不純物を注入して前記第２のウェル領域に
おけるトランジスタのソース／ドレーンを形成する工程
と。
前記第１のウェルのみに前記第２の導電型の不純物を注
入して、該第１のウェル領域に前記第２のウェル領域に
おけるトランジスタのソース／ドレーンよりも不純物濃
度のはるかに高いソース／ドレーンを形成する工程とか
らなることを特徴とする半導体装置の製作方法。
入して、該第１のウェル領域に前記第２のウェル領域に
おけるトランジスタのソース／ドレーンよりも不純物濃
度のはるかに高いソース／ドレーンを形成する工程とか
らなることを特徴とする半導体装置の製作方法。
（９）前記各工程に加えて、前記各イオン注入工程以前
に前記ゲート層上に側壁スペーサを形成する工程をさら
に含むようにした第８項に記載の半導体装置の製作方法
。
に前記ゲート層上に側壁スペーサを形成する工程をさら
に含むようにした第８項に記載の半導体装置の製作方法
。
（１０）前記各工程に加えて、前記フィールド酸化物層
を形成する工程以前に前記凹陥部の底部にチャンネルス
トップ領域を形成する工程をさらに含むようにした第８
項に記載の半導体装置の製作方法。
を形成する工程以前に前記凹陥部の底部にチャンネルス
トップ領域を形成する工程をさらに含むようにした第８
項に記載の半導体装置の製作方法。
（１１）前記各工程に加えて、前記ソース／ドレーン領
域上に直接反応により生成した珪化物を形成する工程を
さらに含むようにした第８項に記載の半導体装置の製作
方法。
域上に直接反応により生成した珪化物を形成する工程を
さらに含むようにした第８項に記載の半導体装置の製作
方法。
（１２）前記直接反応により生成した珪化物を形成する
工程においては、前記ゲート層上の側壁酸化物層をマス
クとして用いて行なうようにした第１１項に記載の半導
体装置の製作方法。
工程においては、前記ゲート層上の側壁酸化物層をマス
クとして用いて行なうようにした第１１項に記載の半導
体装置の製作方法。
（１３）前記ゲート層はこれを多結晶シリコンにより形
成するとともに、前記各工程に加えて、該ゲート層の上
面に直接反応により生成した珪化物を形成する工程をさ
らに含むようにした第１２項に記載の半導体装置の製作
方法。
成するとともに、前記各工程に加えて、該ゲート層の上
面に直接反応により生成した珪化物を形成する工程をさ
らに含むようにした第１２項に記載の半導体装置の製作
方法。
（１４）前記凹陥部内における前記シリコンの酸化を行
なう工程は、該凹陥部の側壁上に酸化マスクを選択的に
形成する手順を含むようにした第８項に記載の半導体装
置の製作方法。
なう工程は、該凹陥部の側壁上に酸化マスクを選択的に
形成する手順を含むようにした第８項に記載の半導体装
置の製作方法。
（１５） シリコン本体の表面にＣＭＯＳツインウェ
ル集積回路装置において。
ル集積回路装置において。
前記表面のＮ型ウェル領域および該Ｎ型ウェル領域内に
形成したＰチャンネルトランジスタと。
形成したＰチャンネルトランジスタと。
前記Ｎ型ウェル領域上方に配置しかつ側壁スペーサを有
する前記Ｐチャンネルトランジスタのゲートと。
する前記Ｐチャンネルトランジスタのゲートと。
前記ゲート上の前記側壁スペーサと自己整合した前記Ｐ
チャンネルトランジスタのソースおよびドレーン領域と
。
チャンネルトランジスタのソースおよびドレーン領域と
。
前記表面のＰ型ウェル領域および該Ｐ型ウェル領域内に
形成したＮチャンネルトランジスタと。
形成したＮチャンネルトランジスタと。
前記Ｐ型ウェル領域上方に配置しかつ側壁スペーサを有
する前記Ｐチャンネルトランジスタのゲートと。
する前記Ｐチャンネルトランジスタのゲートと。
前記ゲート上の前記側壁スペーサと自己整合した前記Ｎ
チャンネルトランジスタのソースおよびドレーン領域と
。
チャンネルトランジスタのソースおよびドレーン領域と
。
前記表面内部において前記Ｐ型ウェル領域に設け、かつ
前記表面とほぼ同一平面上に上面をもつように形成した
凹陥状酸化物アイソレーション領域とからなることを特
徴とするＣＭＯＳツインウェル集積回路装置。
前記表面とほぼ同一平面上に上面をもつように形成した
凹陥状酸化物アイソレーション領域とからなることを特
徴とするＣＭＯＳツインウェル集積回路装置。
（１Ｂ）前記ＰチャンネルおよびＮチャンネルトランジ
スタのスレショルド電圧は前記Ｐ型ウェル領域および前
記Ｎ型ウェル領域に不純物を導入することによってそれ
ぞれ設定し、スレショルド電圧調節のための不純物注入
を行なわないこととした第１５項に記載のＣＭＯＳツイ
ンウェル集積回路装置。
スタのスレショルド電圧は前記Ｐ型ウェル領域および前
記Ｎ型ウェル領域に不純物を導入することによってそれ
ぞれ設定し、スレショルド電圧調節のための不純物注入
を行なわないこととした第１５項に記載のＣＭＯＳツイ
ンウェル集積回路装置。
（１７）前記ソースおよびドレーン領域には直接反応に
より生成した珪化物を被覆するようにした第１５項に記
載のＣＭＯＳツインウェル集積回路装置。
より生成した珪化物を被覆するようにした第１５項に記
載のＣＭＯＳツインウェル集積回路装置。
（１８）前記ゲート層はこれを多結晶シリコンにより形
成し、直接反応により生成した珪化物により該多結晶シ
リコン層を被覆するようにした第１７項に記載のＣＭＯ
Ｓツインウェル集積回路装置。
成し、直接反応により生成した珪化物により該多結晶シ
リコン層を被覆するようにした第１７項に記載のＣＭＯ
Ｓツインウェル集積回路装置。
（１９）前記集積回路装置の端子には◆５ボルトおよび
ゼロボルトの直流電源電圧を供給するとともに、前記シ
リコン本体には一３ボルトの基板バイアス値にバイアス
することとし、さらに前記スレショルド電圧はこれを前
記Ｐチャンネルトランジスタに対しては＋１．２ボルト
、また前記Ｎチャンネルトランジスタに対しては÷０．
８ボルトとした第１６項に記載のＣＭＯＳツインウェル
集積回路装置。
ゼロボルトの直流電源電圧を供給するとともに、前記シ
リコン本体には一３ボルトの基板バイアス値にバイアス
することとし、さらに前記スレショルド電圧はこれを前
記Ｐチャンネルトランジスタに対しては＋１．２ボルト
、また前記Ｎチャンネルトランジスタに対しては÷０．
８ボルトとした第１６項に記載のＣＭＯＳツインウェル
集積回路装置。
（２０）前記半導体本体はこれをシリコンとし、前記第
１の導電型はこれをＰ型とし、前記第２の導電型はこれ
をＮｙ！Ｘ１とするとともに、前記集積回路装置に◆５
ボルトの電源電圧を使用しかつ一３ボルトの基板バイア
スを印加した場合には、前記第１のウェル領域における
前記トランジスタはこれをＰチャンネル型としてそのス
レショルド電圧を１．２ボルトとし、また前記ｌｓ２の
ウェル領域における前記トランジスタはこれをＮチャン
ネル型としてそのスレショルド電圧を０．８ボルトとし
た第１３項に記載の半導体装置の製作方法。
１の導電型はこれをＰ型とし、前記第２の導電型はこれ
をＮｙ！Ｘ１とするとともに、前記集積回路装置に◆５
ボルトの電源電圧を使用しかつ一３ボルトの基板バイア
スを印加した場合には、前記第１のウェル領域における
前記トランジスタはこれをＰチャンネル型としてそのス
レショルド電圧を１．２ボルトとし、また前記ｌｓ２の
ウェル領域における前記トランジスタはこれをＮチャン
ネル型としてそのスレショルド電圧を０．８ボルトとし
た第１３項に記載の半導体装置の製作方法。
第１図ないし第１３図は本発明によるプロセスによりＮ
チャンネルおよびＰチャンネルトランジスタからなる２
偏のトランジスタを互いに引き続く工程段で形成して製
作した半導体チップの極めて微小な部分を示す拡大断面
図で、そのうち第５図、第６図、第７図はその他の図に
示す部分を拡大して示す図である。 １０、、、、、、、、、、基板の一部。 １２．２０，２７．、、、、、窒化シリコン層。 １４、１Ｂ、 ２５． 、 、 、 、 、不純物導
入領域。 １５、１９．２８．２８．４１． 、酸化シリコンＦ？
（膜）。 １７．１Ｂ、、、、、、、、タンク領域（ウェル）。 ２４、、、、、、、、、、凹陥部。 ３０、、、、、、、、、、フィールド酸化物層。 ３１、、、、、、、、、、ゲート酸化物層。 ３２．３３．、、、、、、、ゲート。 ３５．３８．、、、、、、、ソース／ドレーン領域３９
．４０．、、、、、、、珪化チタン層。 ４２、、、、、、、、、、接点開口部。 ４３、、、、、、、、、、タングステン層。 ４４、、、、、、、、、、アルミニウム層。 手続補正書（方式） 昭和６１年３月５ 日 ｌ 事件の表示 特願昭６０−２８９，２１１号 ２ 発明の名称 高集積度ＣＭＯ３集積回路の製作方法 ３ 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０ 住 所 東京都渋谷区道玄坂１丁目２０番２号（昭和６
１年年月３２５日送）
チャンネルおよびＰチャンネルトランジスタからなる２
偏のトランジスタを互いに引き続く工程段で形成して製
作した半導体チップの極めて微小な部分を示す拡大断面
図で、そのうち第５図、第６図、第７図はその他の図に
示す部分を拡大して示す図である。 １０、、、、、、、、、、基板の一部。 １２．２０，２７．、、、、、窒化シリコン層。 １４、１Ｂ、 ２５． 、 、 、 、 、不純物導
入領域。 １５、１９．２８．２８．４１． 、酸化シリコンＦ？
（膜）。 １７．１Ｂ、、、、、、、、タンク領域（ウェル）。 ２４、、、、、、、、、、凹陥部。 ３０、、、、、、、、、、フィールド酸化物層。 ３１、、、、、、、、、、ゲート酸化物層。 ３２．３３．、、、、、、、ゲート。 ３５．３８．、、、、、、、ソース／ドレーン領域３９
．４０．、、、、、、、珪化チタン層。 ４２、、、、、、、、、、接点開口部。 ４３、、、、、、、、、、タングステン層。 ４４、、、、、、、、、、アルミニウム層。 手続補正書（方式） 昭和６１年３月５ 日 ｌ 事件の表示 特願昭６０−２８９，２１１号 ２ 発明の名称 高集積度ＣＭＯ３集積回路の製作方法 ３ 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０ 住 所 東京都渋谷区道玄坂１丁目２０番２号（昭和６
１年年月３２５日送）
Claims (1)
- 【特許請求の範囲】 Ｐ型シリコン本体の表面から選択した領域にＮ型不純
物を注入してＮ型ウェル領域を形成するとともにこのＮ
型ウェル領域上に第１の酸化物を成長させる工程と、 この第１の酸化物の層をマスクとして用いて前記表面内
部にＰ型不純物を注入してＰ型ウェル領域を形成し、か
つ前記本体に熱処理を施して前記Ｎ型ウェル領域および
Ｐ型ウェル領域を前記表面内部にドライブする工程と、 前記表面上に酸化マスクを形成して前記Ｐ型ウェル領域
内でこのマスクに開口部を形成し、ついで該開口部にお
ける前記表面のシリコンに凹陥部を蝕刻形成する工程と
、 この凹陥部内のシリコンを酸化することにより前記表面
内部に延在しかつ前記表面とほぼ同一平面上に上面をも
つフィールド酸化物アイソレーション領域を形成する工
程と、 前記表面上に導電性物質の層を被覆して該層のパターン
化を行なうことにより前記Ｎ型ウェル領域およびＰ型ウ
ェル領域上にゲート層を残留形成させる工程と、 前記Ｎ型ウェル領域およびＰ型ウェル領域にＮ＾＋型不
純物を注入してＰ型ウェル領域におけるＮチャンネルト
ランジスタのＮ＾＋型ソース／ドレーンを形成する工程
と、 前記ゲート層およびフォトレジストの膜を用いて前記Ｎ
型ウェルのみにＰ＾＋型不純物を注入して前記Ｎ型ウェ
ル領域に前記Ｎ＾＋型ソース／ドレーンよりも不純物濃
度のはるかに高いＰ＾＋型ソース／ドレーンを形成する
工程とからなることを特徴とするＣＭＯＳツインウエル
半導体装置の製作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/676,351 US4677739A (en) | 1984-11-29 | 1984-11-29 | High density CMOS integrated circuit manufacturing process |
| US676351 | 1984-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181155A true JPS61181155A (ja) | 1986-08-13 |
Family
ID=24714168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269211A Pending JPS61181155A (ja) | 1984-11-29 | 1985-11-29 | 高集積度ｃｍｏｓ集積回路の製作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677739A (ja) |
| EP (1) | EP0183032A3 (ja) |
| JP (1) | JPS61181155A (ja) |
| CN (1) | CN1007476B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012169647A (ja) * | 2000-06-13 | 2012-09-06 | Renesas Electronics Corp | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
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| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| USRE38296E1 (en) * | 1987-04-24 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| ES2110397T3 (es) * | 1987-06-22 | 1998-02-16 | At & T Corp | Circuito integrado con enlace de cubetas. |
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| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
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1985
- 1985-10-15 EP EP85113079A patent/EP0183032A3/en not_active Ceased
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- 1985-11-29 JP JP60269211A patent/JPS61181155A/ja active Pending
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