CN104681423B - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN104681423B
CN104681423B CN201310631600.3A CN201310631600A CN104681423B CN 104681423 B CN104681423 B CN 104681423B CN 201310631600 A CN201310631600 A CN 201310631600A CN 104681423 B CN104681423 B CN 104681423B
Authority
CN
China
Prior art keywords
tungsten layer
layer
groove
tungsten
crystallite dimension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310631600.3A
Other languages
English (en)
Other versions
CN104681423A (zh
Inventor
蒋莉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310631600.3A priority Critical patent/CN104681423B/zh
Publication of CN104681423A publication Critical patent/CN104681423A/zh
Application granted granted Critical
Publication of CN104681423B publication Critical patent/CN104681423B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体器件及其制作方法。该方法包括：a）提供半导体衬底，所述半导体衬底上形成有层间介电层，所述层间介电层中具有露出所述半导体衬底的凹槽；b）在所述层间介电层上和所述凹槽内形成第一钨层，所述第一钨层具有第一晶粒尺寸；c）在所述第一钨层上形成第二钨层，所述第二钨层具有小于所述第一晶粒尺寸的第二晶粒尺寸；以及d）采用化学机械抛光去除所述凹槽以外的所述第一钨层和所述第二钨层。根据本发明的半导体器件的制作方法避免了因为第一钨层发生晶间脆断或穿晶脆断给半导体器件带来的不利影响。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体地，涉及一种半导体器件及其制作方法。
背景技术
随着半导体器件尺寸变得越来越小，栅极结构的尺寸也相应地减小。当半导体器件尺寸小于0.1μm时，通常需要采用金属栅（例如铝栅极）代替多晶硅栅。当半导体器件尺寸进一步减小时，例如小于20nm技术节点，通常采用钨栅极代替铝栅极。
在钨栅极的制作过程中，通常需要使用化学机械抛光使表面平坦化。然而，钨是一种具有高硬度、高熔点的金属，并且在化学机械抛光器件很容易发生低温脆性断裂。低温脆性断裂包括穿晶脆断和沿晶界的晶间脆断两种断裂方式。穿晶脆断主要是解理断裂。常见的低温脆性断裂大多数是沿解理面的穿晶断裂；而晶间脆断通常在应力腐蚀或发生回火脆性的情况下出现。
化学机械抛光过程中产生的钨的低温脆性断裂会导致在最终形成的钨栅极表面留下缺陷。这种缺陷将给半导体器件的性能带来不利影响。
因此，需要提出一种半导体器件及其制作方法，以解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，根据本发明的一个方面，提供一种半导体器件的制作方法。该方法包括：a）提供半导体衬底，所述半导体衬底上形成有层间介电层，所述层间介电层中具有露出所述半导体衬底的凹槽；b）在所述层间介电层上和所述凹槽内形成第一钨层，所述第一钨层具有第一晶粒尺寸；c）在所述第一钨层上形成第二钨层，所述第二钨层具有小于所述第一晶粒尺寸的第二晶粒尺寸；以及d）采用化学机械抛光去除所述凹槽以外的所述第一钨层和所述第二钨层。
优选地，所述b）步骤包括：在所述层间介电层上和所述凹槽内沉积具有所述第二晶粒尺寸的钨层；以及对所述钨层进行热处理，以形成具有所述第一晶粒尺寸的所述第一钨层。
优选地，所述钨层通过低压化学气相沉积法形成。
优选地，所述第二钨层通过低压化学气相沉积法形成。
优选地，所述方法在形成所述第一钨层之前还包括：在所述凹槽的底部形成栅极介电层；在所述凹槽内和所述层间介电层上形成功函数层。
优选地，所述功函数层包括Ti、TaN、TiN、AlCO、TiAlN中的一种或多种。
优选地，所述第一钨层恰好填满所述凹槽。
优选地，所述第一钨层的厚度为和/或所述第二钨层的厚度为
优选地，所述热处理为快速热处理。
优选地，所述快速热处理的温度为800℃-1000℃。
根据本发明的另一个方面，还提供一种半导体器件。该半导体器件包括：半导体衬底，所述半导体衬底上形成有层间介电层，所述层间介电层中具有露出所述半导体衬底的凹槽；栅极介电层，所述栅极介电层位于所述凹槽的底部；第一钨层，所述第一钨层位于所述凹槽内且位于所述栅极介电层上，所述第一钨层具有第一晶粒尺寸；以及第二钨层，所述第二钨层位于所述凹槽内且位于所述第一钨层上，所述第二钨层具有小于所述第一晶粒尺寸的第二晶粒尺寸。
根据本发明的半导体器件的制作方法在具有较大的第一晶粒尺寸的第一钨层上形成具有较小的第二晶粒尺寸的第二钨层，化学机械抛光作用在第二钨层上，既实现了栅极表面平坦化，又可以使第一钨层保持较大的第一晶粒尺寸，降低了栅极电阻，还不会使第一钨层发生晶间脆断或穿晶脆断，避免了因为第一钨层发生晶间脆断或穿晶脆断给半导体器件带来的不利影响。
以下结合附图，详细说明本发明的优点和特征。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1是根据本发明一个实施例的半导体器件的制作方法的流程图；以及
图2A-2F是采用图1中示出的流程图来制作半导体器件过程中各步骤获得的器件的剖视图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
根据本发明的一个方面，提供一种半导体器件的制作方法。具体地，提供一种具有钨栅极的半导体器件的制作方法。值得注意的是，可以在制作钨栅极之前、之中或之后提供额外的工艺制作半导体器件中的其他元件。本文以后栅极工艺为例，结合图1所示的流程图以及图2A-2F所示的半导体器件结构示意图对本发明的制作半导体器件的方法进行详细说明。根据图1的流程图可以最终形成图2E所示的半导体器件200或图2F所示的半导体器件200’。
执行步骤S110：提供半导体衬底。该半导体衬底上形成有层间介电层，该层间介电层中具有露出半导体衬底的凹槽。
如图2A所示，提供半导体衬底210。该半导体衬底210可以是硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）中的至少一种。半导体衬底210中可以形成有用于隔离有源区的浅沟槽隔离（STI）等，浅沟槽隔离可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电材料形成。当然，半导体衬底210中还可以形成有掺杂阱（未示出）等等。为了图示简洁，在这里仅用于方框来表示。
该半导体衬底210上形成有层间介电层220。层间介电层220可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
此外，层间介电层220的材料还可以包括例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
该层间介电层220中具有露出半导体衬底210的凹槽230。其中，凹槽230可以通过例如预先形成伪栅极的方式形成。具体地，可以首先在衬底210上形成伪栅极，该伪栅极可以包括例如多晶硅。然后在衬底210中形成源极/漏极区域，源极/漏极区域可以以本领域公知的任何方式形成。之后，在半导体衬底210之上形成层间介电层220，并且使层间介电层220平坦化，以露出伪栅极。最后，去除伪栅极。该伪栅极可以通过例如刻蚀的方式去除，从而在层间介电层220中间形成凹槽230。
执行步骤S120：在层间介电层上和凹槽内形成第一钨层，第一钨层具有第一晶粒尺寸。
此外，在根据本发明的一个实施例中，在形成第一钨层之前还可以在凹槽的底部形成栅极介电层的步骤。栅极介电层形成在凹槽230的底部。当然，栅极介电层240除了形成在凹槽230的底部，还可以如图2B所示的，形成在凹槽230的侧壁上。在仅形成在凹槽230底部的实施例中，可以采用本领域已知的氧化工艺来形成。栅极介电层240例如是炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等氧化工艺形成氧化硅材质的栅极介质层。在图2B所示的实施例中，栅极介电层240可以通过原子层沉积法或其他合适的方式形成。栅极介电层240可以为高K介电材料，例如氧化铪（HfO2）。
此外，还可以在栅极介电层240上沉积阻挡层（未示出），以防止后续要形成于其上的材料扩散到栅极介电层240和层间介电层220中去。阻挡层可以包括例如TiN、TaN等。阻挡层可以通过例如原子层沉积或其他合适的方式形成。另外，还可以在凹槽230内和层间介电层220上形成功函数层250（如图2B所示），以提供高有效功函数（EWF）值。该功函数层250可以包括Ti、TaN、TiN、AlCO、TiAlN中的一种或多种。功函数层250可以通过原子层沉积法或其他合适的方式形成。
如图2C所示，在层间介电层220上（在形成栅极介电层240和/或功函数层250的情况下，这里是在栅极介电层240和/或功函数层250上）和凹槽230内形成第一钨层260。第一钨层260的厚度可以为第一钨层260是栅极金属层的主要组成部分，为了降低栅极的电阻，有效提高半导体器件的速度，希望栅极金属层具有较大的晶粒尺寸。因此，第一钨层260具有较大的第一晶粒尺寸D1。本领域的技术人员可以采用各种方式来形成具有较大的第一晶粒尺寸D1的第一钨层260，来降低栅极的电阻。本发明提供了有效避免对钨的栅极金属层平坦化器件避免发生低温脆性断裂的构思，而非意欲使本发明受到具体的执行工艺的限制。因此，以下仅提供形成具有第一晶粒尺寸D1的第一钨层260的一个优选实施例。在该优选实施例中：
第一钨层260可以通过在层间介电层220上和凹槽230内沉积钨层之后对钨层进行进一步热处理形成，以使钨层的晶粒尺寸增大至第一晶粒尺寸。钨层可以通过例如物理气相沉积（PVD）、化学气相沉积（CVD）等方式沉积形成。优选地，在根据本发明的一个实施例中，钨层通过低压化学气相沉积（LPCVD）沉积形成。低压化学气相沉积可以使钨能够较好地填充凹槽230，并且还能够使钨具有较大的晶粒尺寸。然后，通过热处理可以使原始沉积的钨层的晶粒尺寸进一步增大，从而得到具有第一晶粒尺寸D1的第一钨层260。这里为了简化工艺，可以采用与之后将形成的具有第二晶粒尺寸的第二钨层一样的工艺来形成所述钨层。此外，优选地，可以通过快速热处理（RTP）的方式增大钨层的晶粒尺寸，其热处理温度为800℃-1000℃。快速热处理的升温速度快，升温时间短，可以避免长时间加热而产生杂质再分布的现象。
尽管增大第一钨层260的晶粒尺寸可以降低栅极的电阻，但是，钨是一种高硬度、高熔点的金属，晶粒尺寸越大，其脆性也越大。在随后的化学机械抛光过程中，更容易发生穿晶脆断和晶间脆断，这严重影响了最终形成的半导体器件的性能。本发明中，在具有第一晶粒尺寸D1的第一钨层260上沉积具有第二晶粒尺寸D2的第二钨层270（图2D），其中，第二晶粒尺寸D2小于第一晶粒尺寸D1。随后的化学机械抛光作用在第二钨层270上，从而避免第一钨层260发生穿晶脆断和晶间脆断。
因此，接下来，执行步骤S130：在第一钨层上形成第二钨层，该第二钨层具有小于第一晶粒尺寸的第二晶粒尺寸。
如图2D所示，在第一钨层260上形成具有第二晶粒尺寸D2的第二钨层270。该第二晶粒尺寸D2小于第一晶粒尺寸D1，因此第二钨层270的塑性优于第一钨层260，在随后的化学机械抛光过程中不容易发生穿晶脆断和晶间脆断。第二钨层270同样可以通过例如物理气相沉积、化学气相沉积等方式沉积形成。优选地，在根据本发明的一个实施例中，第二钨层270通过低压化学气相沉积沉积形成。在第一钨层260和第二钨层270都采用低压化学气相沉积沉积的实施例中，可以避免在反应腔室之间运输器件，进而简化工艺步骤，缩短工艺时间。第二钨层270由于主要用于化学机械抛光目的，因此第二钨层270可以具有较大的厚度，以便为化学机械抛光提供余量。第二钨层270的厚度优选地为
执行步骤S140：如图2E所示，采用化学机械抛光去除凹槽以外的第一钨层和第二钨层。化学机械抛光具有高选择性，能够提供第一钨层260和层间介电层220平坦的表面。优选地，在步骤S120形成第一钨层260时，第一钨层260恰好填满凹槽230。因此，化学机械抛光恰好抛光至第一钨层260和第二钨层270的界面处。不仅不会使第一钨层260发生晶间脆断或穿晶脆断，而且去除了具有较小的第二晶粒尺寸D2的第二钨层270的全部，从而不会增大栅极电阻。
在实践中，在凹槽230的所对应的上方区域，可能存在抛光至层间介电层220的表面的过程中已经对具有较大晶粒尺寸的第一钨层进行抛光的情况。但是，由于在抛光至第一钨层时，钨的表面已经变得非常平坦，因此这种情况下还是能够在一定程度上避免低温脆性断裂。另外，还可能存在凹槽230内还剩余部分第二钨层270未被去除的情况，如图2F所示，在此情况下，由于第二钨层270仅为少量剩余，因此不会对栅极的电阻产生过大影响。
根据本发明的另一个方面，还提供一种半导体器件200’。如图2F所示，该半导体器件200’包括半导体衬底210，该半导体衬底210上形成有层间介电层220。层间介电层220中形成有暴露半导体衬底210的凹槽（参见图2A中的凹槽230）。返回参见图2F，凹槽内形成有栅极介电层240。栅极介电层240形成在凹槽的底部。当然，栅极介电层240除了形成在凹槽230的底部，还可以形成在凹槽230的侧壁上。凹槽内还形成有位于栅极介电层240上的第一钨层260和位于第一钨层260上的第二钨层270，以形成金属栅极。其中第一钨层260具有第一晶粒尺寸，第二钨层270具有小于第一晶粒尺寸的第二晶粒尺寸。此外，在金属栅极两侧的半导体衬底200中还可以形成有源极和漏极（未示出）。作为示例，该半导体器件通过上述的方法制成。此外，半导体衬底210与第一钨层260之间还可以形成有功函数层250。半导体器件200’包含的各个部分可以参见上文中相应部分的描述，此处不再详述。
综上所述，根据本发明的半导体器件的制作方法在具有较大的第一晶粒尺寸D1的第一钨层260上形成具有较小的第二晶粒尺寸D2的第二钨层270，化学机械抛光作用在第二钨层270上，既实现了栅极表面平坦化，又可以使第一钨层260保持较大的第一晶粒尺寸，降低了栅极电阻，还不会使第一钨层260发生晶间脆断或穿晶脆断，避免了因为第一钨层260发生晶间脆断或穿晶脆断给半导体器件带来的不利影响。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制作方法，其特征在于，所述方法包括：
a)提供半导体衬底，所述半导体衬底上形成有层间介电层，所述层间介电层中具有露出所述半导体衬底的凹槽；
b)在所述层间介电层上和所述凹槽内形成第一钨层，所述第一钨层具有第一晶粒尺寸；
c)在所述第一钨层上形成第二钨层，所述第二钨层具有小于所述第一晶粒尺寸的第二晶粒尺寸；以及
d)采用化学机械抛光去除所述凹槽以外的所述第一钨层和所述第二钨层。
2.如权利要求1所述的方法，其特征在于，所述b)步骤包括：
在所述层间介电层上和所述凹槽内沉积具有所述第二晶粒尺寸的钨层；以及
对所述钨层进行热处理，以形成具有所述第一晶粒尺寸的所述第一钨层。
3.如权利要求2所述的方法，其特征在于，所述钨层通过低压化学气相沉积法形成。
4.如权利要求1所述的方法，其特征在于，所述第二钨层通过低压化学气相沉积法形成。
5.如权利要求1所述的方法，其特征在于，所述方法在形成所述第一钨层之前还包括：
在所述凹槽的底部形成栅极介电层；
在所述凹槽内和所述层间介电层上形成功函数层。
6.如权利要求5所述的方法，其特征在于，所述功函数层包括Ti、TaN、TiN、AlCO、TiAlN中的一种或多种。
7.如权利要求1所述的方法，其特征在于，所述第一钨层恰好填满所述凹槽。
8.如权利要求1所述的方法，其特征在于，所述第一钨层的厚度为和/或所述第二钨层的厚度为
9.如权利要求2所述的方法，其特征在于，所述热处理为快速热处理。
10.如权利要求9所述的方法，其特征在于，所述快速热处理的温度为800℃-1000℃。
11.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成有层间介电层，所述层间介电层中具有露出所述半导体衬底的凹槽；
栅极介电层，所述栅极介电层位于所述凹槽的底部；
第一钨层，所述第一钨层位于所述凹槽内且位于所述栅极介电层上，所述第一钨层具有第一晶粒尺寸；以及
第二钨层，所述第二钨层位于所述凹槽内且位于所述第一钨层上，所述第二钨层具有小于所述第一晶粒尺寸的第二晶粒尺寸。
CN201310631600.3A 2013-11-29 2013-11-29 半导体器件及其制作方法 Active CN104681423B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310631600.3A CN104681423B (zh) 2013-11-29 2013-11-29 半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310631600.3A CN104681423B (zh) 2013-11-29 2013-11-29 半导体器件及其制作方法

Publications (2)

Publication Number Publication Date
CN104681423A CN104681423A (zh) 2015-06-03
CN104681423B true CN104681423B (zh) 2017-11-10

Family

ID=53316317

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310631600.3A Active CN104681423B (zh) 2013-11-29 2013-11-29 半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN104681423B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85108372A (zh) * 1984-11-29 1986-09-24 得克萨斯仪器公司 高密度互补型金属氧化物半导体集成电路制造工艺
CN101339918A (zh) * 2007-07-02 2009-01-07 海力士半导体有限公司 制造钨线和使用该钨线制造半导体器件栅极的方法
CN102723337A (zh) * 2012-07-16 2012-10-10 西安电子科技大学 一种SOI应变SiGe BiCMOS集成器件及制备方法
CN102738179A (zh) * 2012-07-16 2012-10-17 西安电子科技大学 一种SOI应变SiGe CMOS集成器件及制备方法
CN103378136A (zh) * 2012-04-17 2013-10-30 台湾积体电路制造股份有限公司 用于具有高k金属栅极的NFET的结构和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85108372A (zh) * 1984-11-29 1986-09-24 得克萨斯仪器公司 高密度互补型金属氧化物半导体集成电路制造工艺
CN101339918A (zh) * 2007-07-02 2009-01-07 海力士半导体有限公司 制造钨线和使用该钨线制造半导体器件栅极的方法
CN103378136A (zh) * 2012-04-17 2013-10-30 台湾积体电路制造股份有限公司 用于具有高k金属栅极的NFET的结构和方法
CN102723337A (zh) * 2012-07-16 2012-10-10 西安电子科技大学 一种SOI应变SiGe BiCMOS集成器件及制备方法
CN102738179A (zh) * 2012-07-16 2012-10-17 西安电子科技大学 一种SOI应变SiGe CMOS集成器件及制备方法

Also Published As

Publication number Publication date
CN104681423A (zh) 2015-06-03

Similar Documents

Publication Publication Date Title
TWI406331B (zh) 半導體裝置及其製造方法
US20070105297A1 (en) Semiconductor devices and methods of manufacturing the same
TW201135830A (en) Methods of manufacturing semiconductor devices
JP2003163215A (ja) 半導体装置およびその製造方法
CN104681423B (zh) 半导体器件及其制作方法
CN104716030B (zh) 半导体器件及其制作方法
CN104716035A (zh) 化学机械抛光的方法
CN104183575A (zh) 一种半导体器件及其制备方法
CN102683189A (zh) 一种金属栅极及mos晶体管的形成方法
CN104716029B (zh) 半导体器件的制作方法
KR100688023B1 (ko) 반도체 소자의 제조 방법
CN104779146B (zh) 一种制作半导体器件的方法
CN104051245B (zh) 一种半导体器件的制备方法
CN104716172B (zh) 半导体器件及其制作方法
KR100589490B1 (ko) 반도체 소자의 제조 방법
JPH07273182A (ja) 半導体装置の製造方法
JP2006060173A (ja) 半導体装置及びその製造方法
KR100623590B1 (ko) 반도체 메모리 소자의 실린더형 캐패시터 형성방법
JP2001085408A (ja) 半導体集積回路装置の製造方法および製造装置
TWI579928B (zh) 形成層間介電層的方法
KR100834737B1 (ko) 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
CN107887335B (zh) 一种金属栅极制作方法
JP2000068367A (ja) 半導体集積回路装置の製造方法
KR100458475B1 (ko) 반도체소자의평탄화방법
KR100599436B1 (ko) 반도체 소자의 배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant