CN102723337A - 一种SOI应变SiGe BiCMOS集成器件及制备方法 - Google Patents
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Abstract
本发明公开了一种制备SOI应变SiGe BiCMOS集成器件及电路制备方法，在SOI衬底片上的双极器件区域制造常规的SOI双极晶体管；在SOI衬底上光刻MOS有源区，在该有源区生长应变SiGe材料，分别形成NMOS和PMOS有源区，然后在NMOS和PMOS有源区淀积SiO2和多晶硅，通过刻蚀制备长度为22～350nm的伪栅，应用自对准工艺分别自对准生成MOS的源漏区，去除伪栅，制备形成栅介质和金属钨（W）形成栅极，光刻引线，构成MOS器件沟道长度为22～350nm集成器件及电路；本发明制备的集成器件结构中采用了轻掺杂源漏（LDD）结构，有效地抑制了热载流子对器件性能的影响；在PMOS结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种SOI应变SiGe BiCMOS集成器件及制备方法。
背景技术
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键；半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。
英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）于1965年提出了“摩尔定律”，该定理指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍；多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力；2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是：不断缩小芯片的特征尺寸；目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。
不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等 方面极限的挑战；比如当特征尺寸小于100nm以下时由于隧穿漏电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越发明显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度。因此传统Si基工艺器件越来越难以满足设计的需要。
为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。
发明内容
本发明的目的在于提供一种SOI应变SiGe BiCMOS集成器件及制备方法，以实现在不改变现有设备和增加成本的条件下，制备出导电沟道为22～350nm的SOI应变SiGe BiCMOS集成电路。
本发明的目的在于提供一种SOI应变SiGe BiCMOS集成器件及电路制备方法，所述应变SOI应变SiGe BiCMOS集成器件采用SOI普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。
进一步、NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。
进一步、在同一个Si衬底上双极器件采用体Si材料制备。
进一步、PMOS器件采用量子阱结构。
本发明的另一目的在于提供一种SOI应变SiGe BiCMOS集成器件的制备方法，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中两片掺杂浓度均为1~5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5~1μm；将其中的一片作为上层的 基体材料，并在该基体材料中注入氢，将另一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、在SOI上外延生长一层掺杂浓度为1×1016～1×1017cm-3的Si层，厚度为100～200μm，作为集电区；
第四步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为1.5～2.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；
第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1019～1×1020cm-3的重掺杂集电极；
第六步、在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1018～5×1018cm-3的基区；
第七步、在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×1019～5×1020cm-3的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
第八步、光刻MOS有源区，利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100～140nm的浅槽，利用化学汽相淀积（CVD）方法，在600～750℃，在该浅槽中连续生长三层材料：第一层是厚度为80～120nm的N型Si缓冲层，该层掺杂浓度为5~5×1015cm-3；第二层是厚度为10～15nm的N型SiGe外延层，该层Ge组分为15～30％，掺杂浓度为1～5×1016cm-3；第三层是厚度为3~5nm的本征弛豫型Si帽层；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在外延材料表面淀积一层厚度为300～500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1～5×1017cm-3；光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1～5×1017cm-3；
第十步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiN层作为栅介质和一层厚度为300～500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22～350nm长的伪栅；
第十一步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构（N-LDD）和P型轻掺杂源漏结构（P-LDD），掺杂浓度均为1～5×1018cm-3；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为5～15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；
第十三步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；反刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950～1100℃温度下，退火15～120s，进行杂 质激活；
第十四步、用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，厚度为300~500nm，利用化学机械抛光（CMP）技术，将SiO2平坦化到栅极表面；
第十五步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2~5nm的氧化镧（La2O3）；在衬底表面溅射一层金属钨（W），最后利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及（La2O3）除去；
第十六步、利用化学汽相淀积（CVD）方法，在600～800℃，表面生长一层SiO2层，并在栅、源和漏区上光刻引线孔；
第十七步、金属化、光刻引线，构成MOS器件导电沟道为22～350nm的SOI应变SiGe BiCMOS集成器件。
进一步、该制备方法中SOI应变SiGe BiCMOS集成器件制造过程中所涉及的最高温度根据涉及所有包含化学汽相淀积（CVD）工艺的步骤决定，最高温度小于等于800℃。
本发明的另一目的在于提供一种SOI应变SiGe BiCMOS集成电路的制备方法，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
（1f）在SOI衬底外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为100μm，作为集电区；
步骤2，隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（2b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；
（2e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离；
步骤3，双极器件基区与发射区制备的实现方法为：
（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
（3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
（3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
步骤4，应变SiGe材料制备的实现方法为：
（4a）光刻MOS有源区；
（4b）利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100nm的浅槽；
（4c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为1×1015cm-3；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为10nm的N型SiGe外延层，该层Ge组分为15％，掺杂浓度为1×1016cm-3；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为3nm的本征弛豫型Si帽层；
步骤5，NMOS器件和PMOS器件形成的实现方法为：
（5a）利用化学汽相淀积（CVD）方法，在600℃，在衬底上生长一层300nm的SiO2；
（5b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1×1017cm-3；
（5c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1×1017cm-3；
（5d）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层厚度为3nm的SiN层；
（5e）利用化学汽相淀积（CVD）方法，在600℃，在SiN层上生长一层300nm的多晶硅；
（5f）光刻Poly-Si栅和栅介质，形成22nm长的伪栅；
（5g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度为1×1018cm-3；
（5h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构（P-LDD），掺杂浓度为1×1018cm-3；
（5i）在衬底表面，利用化学汽相淀积（CVD）方法，在600℃，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；
（5j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
（5k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
（5l）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤6，栅制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；
（6b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平；
（6c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；
（6d）在衬底表面生长一层厚度为2nm的氧化镧（La2O3）；
（6e）在衬底表面溅射一层金属钨（W）；
（6f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及（La2O3）除去；
步骤7，构成BiCMOS集成电路的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层SiO2层；
（7b）光刻引线孔；
（7c）金属化；
（7d）光刻引线，构成MOS器件导电沟道为22nm的SOI应变SiGe BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的SOI应变SiGe BiCMOS集成器件结构中采用了轻掺杂源漏（LDD）结构，有效地抑制了热载流子对器件性能的影响；
2．本发明制备的SOI应变SiGe BiCMOS集成器件在PMOS器件结构中都 采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；
3．本发明制备的SOI应变SiGe BiCMOS集成器件采用了高K栅介质，提高了MOS器件的栅控能力，增强了器件的电学性能；
4．本发明制备SOI应变SiGe BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
5．本发明制备的SOI应变SiGe BiCMOS中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺（damascene process），该工艺中使用了金属钨（W）作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性。
附图说明
图1是本发明提供的SOI应变SiGe BiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明；应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种SOI应变SiGe BiCMOS集成器件，所述应变SOI应变SiGe BiCMOS集成器件采用SOI普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。
作为本发明实施例的一优化方案，NMOS器件导电沟道为应变SiGe材料， 沿沟道方向为张应变。
作为本发明实施例的一优化方案，在同一个Si衬底上双极器件采用体Si材料制备。
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
以下参照附图1，对本发明SOI应变SiGe BiCMOS集成器件制备方法的工艺流程作进一步详细描述。
实施例1：制备沟道长度为22nm的SOI应变SiGe BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
（1f）在SOI衬底外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为100μm，作为集电区。
步骤2，隔离制备。
（2a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（2b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；
（2e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离。
步骤3，双极器件基区与发射区制备。
（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
（3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
（3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层。
步骤4，应变SiGe材料制备。
（4a）光刻MOS有源区；
（4b）利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100nm的浅槽；
（4c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为1×1015cm-3；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为10nm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为1×1016cm-3；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为3nm的本征弛豫型Si帽层。
步骤5，NMOS器件和PMOS器件形成。
（5a）利用化学汽相淀积（CVD）方法，在600℃，在衬底上生长一层300nm的SiO2；
（5b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1×1017cm-3；
（5c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1×1017cm-3；
（5d）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层厚度为3nm的SiN层；
（5e）利用化学汽相淀积（CVD）方法，在600℃，在SiN层上生长一层300nm的多晶硅；
（5f）光刻Poly-Si栅和栅介质，形成22nm长的伪栅；
（5g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度为1×1018cm-3；
（5h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构（P-LDD），掺杂浓度为1×1018cm-3；
（5i）在衬底表面，利用化学汽相淀积（CVD）方法，在600℃，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙。
（5j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
（5k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
（5l）将衬底在950℃温度下，退火120s，进行杂质激活。
步骤6，栅制备。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；
（6b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平；
（6c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；
（6d）在衬底表面生长一层厚度为2nm的氧化镧（La2O3）；
（6e）在衬底表面溅射一层金属钨（W）；
（6f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及 （La2O3）除去。
步骤7，构成BiCMOS集成电路。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层SiO2层；
（7b）光刻引线孔；
（7c）金属化；
（7d）光刻引线，构成MOS器件导电沟道为22nm的SOI应变SiGe BiCMOS集成器件及电路。
实施例2：制备沟道长度为130nm的SOI应变SiGe BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为3×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为0.7μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为3×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为0.7μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在420℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断 裂表面进行化学机械抛光（CMP），形成SOI结构；
（1f）在SOI衬底外延生长一层掺杂浓度为5×1016cm-3的Si层，厚度为150μm，作为集电区。
步骤2，隔离制备。
（2a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（2b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；
（2e）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离。
步骤3，双极器件基区与发射区制备。
（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为5×1019cm-3的重掺杂集电极；
（3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为3×1018cm-3的基区；
（3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在900℃，退火45min激活杂质，成掺杂浓度为1×1020cm-3的重掺杂 发射区，构成双极晶体管；
（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层。
步骤4，应变SiGe材料制备。
（4a）光刻MOS有源区；
（4b）利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100nm的浅槽；
（4c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽中生长厚度为100nm的N型Si缓冲层，该层掺杂浓度为3×1015cm-3；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为12nm的N型SiGe外延层，该层Ge组分为20%，掺杂浓度为3×1016cm-3；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面生长厚度为4nm的本征弛豫型Si帽层。
步骤5，NMOS器件和PMOS器件形成。
（5a）利用化学汽相淀积（CVD）方法，在700℃，在衬底上生长一层400nm的SiO2；
（5b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到3×1017cm-3；
（5c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为3×1017cm-3；
（5d）利用化学汽相淀积（CVD）方法，在700℃，在表面生长一层厚度为4nm的SiN层；
（5e）利用化学汽相淀积（CVD）方法，在700℃，在SiN层上生长一层400nm的多晶硅；
（5f）光刻Poly-Si栅和栅介质，形成130nm长的伪栅；
（5g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度为3×1018cm-3；
（5h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构（P-LDD），掺杂浓度为3×1018cm-3；
（5i）在衬底表面，利用化学汽相淀积（CVD）方法，在700℃，生长一层SiO2，厚度为15nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；
（5j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
（5k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
（5l）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤6，栅制备。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2层，SiO2厚度为400nm厚度；
（6b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平；
（6c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；
（6d）在衬底表面生长一层厚度为4nm的氧化镧（La2O3）；
（6e）在衬底表面溅射一层金属钨（W）；
（6f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去。
步骤7，构成BiCMOS集成电路。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在表面生长一层SiO2层；
（7b）光刻引线孔；
（7c）金属化；
（7d）光刻引线，构成MOS器件导电沟道为130nm的SOI应变SiGe BiCMOS集成器件及电路。
实施例3：制备沟道长度为350nm的SOI应变SiGe BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为5×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为5×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层有源层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
（1f）在SOI衬底外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为200μm，作为集电区。
步骤2，隔离制备。
（2a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（2b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3.5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；
（2e）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离。
步骤3，双极器件基区与发射区制备。
（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为1×1020cm-3的重掺杂集电极；
（3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为5×1018cm-3的基区；
（3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在950℃，退火30min激活杂质，成掺杂浓度为5×1020cm-3的重掺杂发射区，构成双极晶体管；
（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层。
步骤4，应变SiGe材料制备。
（4a）光刻MOS有源区；
（4b）利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100nm的浅槽；
（4c）利用化学汽相淀积（CVD）方法，在750℃，在浅槽中生长厚度为120nm的N型Si缓冲层，该层掺杂浓度为5×1015cm-3；
（4d）利用化学汽相淀积（CVD）方法，在750℃，在衬底表面生长厚度为15nm的N型SiGe外延层，该层Ge组分为30％，掺杂浓度为5×1016cm-3；
（4e）利用化学汽相淀积（CVD）方法，在750℃，在衬底表面生长厚度为5nm的本征弛豫型Si帽层。
步骤5，NMOS器件和PMOS器件形成。
（5a）利用化学汽相淀积（CVD）方法，在800℃，在衬底上生长一层500nm的SiO2；
（5b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到5×1017cm-3；
（5c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为5×1017cm-3；
（5d）利用化学汽相淀积（CVD）方法，在800℃，在表面生长一层厚度为5nm的SiN层；
（5e）利用化学汽相淀积（CVD）方法，在800℃，在SiN层上生长一层500nm的多晶硅；
（5f）光刻Poly-Si栅和栅介质，形成350nm长的伪栅；
（5g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度为5×1018cm-3；
（5h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构（P-LDD），掺杂浓度为5×1018cm-3；
（5i）在衬底表面，利用化学汽相淀积（CVD）方法，在800℃，生长一层SiO2，厚度为5nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；
（5j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
（5k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
（5l）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤6，栅制备。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层 SiO2层，SiO2厚度为500nm厚度；
（6b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平；
（6c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；
（6d）在衬底表面生长一层厚度为5nm的氧化镧（La2O3）；
（6e）在衬底表面溅射一层金属钨（W）；
（6f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去。
步骤7，构成BiCMOS集成电路。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在表面生长一层SiO2层；
（7b）光刻引线孔；
（7c）金属化；
（7d）光刻引线，构成MOS器件导电沟道为350nm的SOI应变SiGe BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的SOI应变SiGe BiCMOS集成器件结构中采用了轻掺杂源漏（LDD）结构，有效地抑制了热载流子对器件性能的影响；
2．本发明制备的SOI应变SiGe BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；
3．本发明制备的SOI应变SiGe BiCMOS集成器件采用了高K栅介质，提高了MOS器件的栅控能力，增强了器件的电学性能；
4．本发明制备SOI应变SiGe BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
5．本发明制备的SOI应变SiGe BiCMOS中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺（damascene process），该工艺中使用了金属钨（W）作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种SOI应变SiGe BiCMOS集成器件，其特征在于，所述应变SOI应变SiGe BiCMOS集成器件采用SOI普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。
2.根据权利要求1所述的SOI应变SiGe BiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。
3.根据权利要求1所述的SOI应变SiGe BiCMOS集成器件，其特征在于，在同一个Si衬底上双极器件采用体Si材料制备。
4.根据权利要求1所述的SOI应变SiGe BiCMOS集成器件，其特征在于，PMOS器件采用量子阱结构。
5.一种SOI应变SiGe BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中两片掺杂浓度均为1~5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5~1μm；将其中的一片作为上层的基体材料，并在该基体材料中注入氢，将另一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、在SOI上外延生长一层掺杂浓度为1×1016～1×1017cm-3的Si层，厚度为100～200μm，作为集电区；
第四步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为1.5～2.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；
第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1019～1×1020cm-3的重掺杂集电极；
第六步、在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1018～5×1018cm-3的基区；
第七步、在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×1019～5×1020cm-3的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
第八步、光刻MOS有源区，利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100～140nm的浅槽，利用化学汽相淀积（CVD）方法，在600～750℃，在该浅槽中连续生长三层材料：第一层是厚度为80～120nm的N型Si缓冲层，该层掺杂浓度为5~5×1015cm-3；第二层是厚度为10～15nm的N型SiGe外延层，该层Ge组分为15～30％，掺杂浓度为1～5×1016cm-3；第三层是厚度为3~5nm的本征弛豫型Si帽层；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在外延材料表面淀积一层厚度为300～500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1～5×1017cm-3；光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1～5×1017cm-3；
第十步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiN层作为栅介质和一层厚度为300～500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22～350nm长的伪栅；
第十一步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构（N-LDD）和P型轻掺杂源漏结构（P-LDD），掺杂浓度均为1～5×1018cm-3；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为5～15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；
第十三步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；反刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第十四步、用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，厚度为300~500nm，利用化学机械抛光（CMP）技术，将SiO2平坦化到栅极表面；
第十五步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2~5nm的氧化镧（La2O3）；在衬底表面溅射一层金属钨（W），最后利用化学机械抛光（CMP）技术将栅极区域以外的金属（W）及氧化镧（La2O3）除去；
第十六步、利用化学汽相淀积（CVD）方法，在600～800℃，表面生长一层SiO2层，并在栅、源和漏区上光刻引线孔；
第十七步、金属化、光刻引线，构成MOS器件导电沟道为22～350nm的SOI应变SiGe BiCMOS集成器件。
6.根据权利要求5所述的制备方法，其特征在于，该制备方法中SOI应变SiGe BiCMOS集成器件制造过程中所涉及的最高温度根据涉及所有包含化学汽相淀积（CVD）工艺的步骤决定，最高温度小于等于800℃。
7.一种SOI应变SiGe BiCMOS集成电路的制备方法，其特征在于，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片，对其表面进行氧化，氧化层厚度为1μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
（1f）在SOI衬底外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为100μm，作为集电区；
步骤2，隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（2b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；
（2e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离；
步骤3，双极器件制备的实现方法为：
（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
（3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
（3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
步骤4，应变SiGe材料制备的实现方法为：
（4a）光刻MOS有源区；
（4b）利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100nm的浅槽；
（4c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为1×1015cm-3；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为10nm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为1×1016cm-3；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长厚度为3nm的本征弛豫型Si帽层；
步骤5，NMOS器件和PMOS器件形成的实现方法为：
（5a）利用化学汽相淀积（CVD）方法，在600℃，在衬底上生长一层300nm的SiO2；
（5b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1×1017cm-3；
（5c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1×1017cm-3；
（5d）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层厚度为3nm的SiN层；
（5e）利用化学汽相淀积（CVD）方法，在600℃，在SiN层上生长一层300nm的多晶硅；
（5f）光刻Poly-Si栅和栅介质，形成22nm长的伪栅；
（5g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度为1×1018cm-3；
（5h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构（P-LDD），掺杂浓度为1×1018cm-3；
（5i）在衬底表面，利用化学汽相淀积（CVD）方法，在600℃，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；
（5j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
（5k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
（5l）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤6，栅制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；
（6b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平；
（6c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；
（6d）在衬底表面生长一层厚度为2nm的氧化镧（La2O3）；
（6e）在衬底表面溅射一层金属钨（W）；
（6f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及（La2O3）除去；
步骤7，构成BiCMOS集成电路的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层SiO2层；
（7b）光刻引线孔；
（7c）金属化；
（7d）光刻引线，构成MOS器件导电沟道为22nm的SOI应变SiGe BiCMOS集成器件及电路。
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|---|---|---|---|---|
| CN103646951A (zh) * | 2013-12-17 | 2014-03-19 | 山东大学 | 一种耐高温电子器件原材料及其应用 |
| CN104681423A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142558A1 (en) * | 2001-03-29 | 2002-10-03 | Hsu Sheng Teng | Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same |
| US20050139921A1 (en) * | 2003-12-26 | 2005-06-30 | Kang Jin Y. | NMOS device, PMOS device, and SiGe HBT device formed on SOI substrate and method of fabricating the same |
-
2012
- 2012-07-16 CN CN201210244289.2A patent/CN102723337B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142558A1 (en) * | 2001-03-29 | 2002-10-03 | Hsu Sheng Teng | Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same |
| US20050139921A1 (en) * | 2003-12-26 | 2005-06-30 | Kang Jin Y. | NMOS device, PMOS device, and SiGe HBT device formed on SOI substrate and method of fabricating the same |
Non-Patent Citations (1)
| Title |
|---|
| 李磊: "应变BiCMOS器件及应力分布研究", 《中国优秀硕士学位论文全文数据库信息科技辑》 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681423A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN104681423B (zh) * | 2013-11-29 | 2017-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN103646951A (zh) * | 2013-12-17 | 2014-03-19 | 山东大学 | 一种耐高温电子器件原材料及其应用 |
Also Published As
| Publication number | Publication date |
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