CN85108372A - 高密度互补型金属氧化物半导体集成电路制造工艺 - Google Patents

高密度互补型金属氧化物半导体集成电路制造工艺 Download PDF

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Abstract

一种利用最少数量光掩膜板的双阱互补型金属氧化物半导体工艺来制造诸如动态读写存贮器等的半导体器件。在氮化物构成的凹口里形成场氧化物隔离区，因而提供一个比较平坦的表面，并且使产生的侵蚀最少。用硅化、离子注入，源极/漏极区、对栅的自对准、在侧壁氧化层安置好后使用一种注入物、提供轻掺杂的漏极来构成P沟和N沟晶体管。P沟和N沟晶体管的阈值电压是通过区槽注入，而不是通过对于阈值电压调整的分离离子注入步骤来建立的。

Description

本发明涉及半导体器件，更特别地，涉及用于超大规模集成电路（VLSI）动态存贮器或同类器件类型的互补型金属氧化物半导体电路的制造方法。
由批准给麦莱克赛恩特（McAIexander）、怀特（White）和劳（Rao）并转让给得克萨斯仪器公司的美国专利号为4239993的美国专利里所显示的动态读/写存贮器已通过在美国专利号为4055444或4240092里所揭示的N沟、自对准、硅栅工艺制造。对于低功率的要求已导致互补型金属氧化物半导体（CMOS）工艺的更广泛的使用，例如，在专利号为4295897的美国专利所揭示的，而在256千比特或1兆比特动态随机存取存贮器里的较高密度进一步有必要使用几何结构更小的器件，这就出现对准、步进覆盖范围、凹蚀等问题。由道尔林（Doering）和阿姆斯特朗（Armstrong）在1984年7月2日提交并已转让给得克萨斯仪器公司的流水号为626572的共同待批申请案阐述了用适用于1兆比特大小的存贮器列阵的场平板隔离和埋置的N+源/漏区以及位线的双阱互补型金属氧化物半导体（CMOS）工艺。
本发明的主要目的是为制造用于半导体存贮器或同类的器件，特别是低功率、高密度器件提供改进的并简单的方法，另一个目的是提供如可用于制造高密度动态随机存取存贮器的、改进的互补型金属氧化物半导体工艺。
按照本发明的一个实施例，一个半导体器件，比如一个动态读写存贮器或同类器件是通过使用最少数量光掩膜板的双阱互补型金属氧化物半导体工艺制成的。在氮化物构成的凹口里形成场氧化物隔离区，从而提供一个比较平坦的表面，并且使产生的侵蚀最少。P沟和N沟晶体管都是由硅化，离子注入，源/漏区，自对准栅，在侧壁氧化层安置好后使用一种注入物，提供轻掺杂的漏极所构成。P沟和N沟晶体管的阈值电压是由区槽注入，而不是通过起阈值调整作用的分离的离子注入步骤来建立的。
被认作是本发明特征的新颖的特点将在以下的从属权项里加以阐明，然而，发明本身以及它的其他特点和优点，通过参看下面的详细描述，结合附图阅读，就能完全理解。其中：
图1-13是半导体芯片的非常小的一部分的截面的大大地放大了的剖视图，它显示在一个半导体器件，诸如动态存贮器或同类的器件里的两个晶体管，包括一个N沟晶体管和一个P沟晶体管，它们通过按照本发明改进的工艺制造，这些图显示了制造过程的按顺序排列的各阶段;图5，6和7是部分其余的图的放大视图。
参照图1-13，首先逐步地说明一种按照本发明制作互补型金属氧化物半导体集成电路器件的工艺。起点是一片轻度P型掺杂的直径约为4至6英吋、厚度约为15至20密耳的半导体品级的单晶硅的硅片。这薄片是在P+衬底上外延P型的外延层。附图仅显示了薄片的极小一部分，大概10微米或12微米宽，它足以说明一个N沟和一个P沟的两个有代表性的晶体管的形成。可以理解的是，几百万甚至几万万只这样的晶体管将被同时制成在该薄的硅片上，则取决于被制作器件的功能。
参照图1，在清洗包括衬底部分10的硅片以后，在850-900℃的蒸汽里，一个薄的二氧化硅的覆盖层11热生长到约350埃的厚度。使用低压化学蒸发淀积法使氮化硅覆盖层12淀积在表面上面到约1000埃的厚度。现在，第一块光掩膜板用作在光刻胶上形成有图案的层13，其限定了N区槽，使用光刻胶13作为一种掩膜对氮化物层12蚀刻，然后，光刻胶和氮化物作为一种掩膜，以注入N型杂质到区14，该区即形成区槽。N注入使用在150千电子伏特时剂量约为每平方厘米3×1012的磷，在注入以后，除掉光刻胶13，并清洗硅片，硅的氮化物掩膜留在原位。
现在，转向图2，一层二氧化硅15使用氮化物12作为掩膜，在约850至900℃的蒸汽里热生长到约300埃的厚度。在注入区14里的磷进一步扩散进入在氧化层端部前面的硅表面，但未达到其最终深度。在氧化层已生长成以后，通过腐蚀除去氮化物层12，接着使用氧化层15作为掩膜，进行P型注入而形成区16，它将成为N沟晶体管的P区槽，这个注入使用硼作为杂质，在50千电子伏特时剂量约为每平方厘米5.5×1012。
下一步是在区槽区里高温处理使之驱动。硅片在一种惰性气氛中加热到1100-1150℃，计几小时，至从注入区14和16产生区槽区17和18，如图3所示。区槽区深约3微米，其深部保持标度，但在附图中看不到。
参照图3，在区槽驱入以后，除去全部氧化层11和15并清洗表面，然后，象初始的覆盖层11那样，热生长成一层新的薄氧化物覆盖层19，另一层硅的氮化物20象初始的层12那样淀积到厚度约为1400埃。在这位置，第二个光刻胶掩膜用于在氮化物层20上构成图案。施加并曝光光刻胶的覆盖层21，致使容易通过掩膜（使用N区槽的边缘22来对准）曝光，这将造成凹入的厚氧化层隔离区。在生长厚氧化层的地方留下一个孔23。
参照图4，使用等离子体腐蚀，在孔23里蚀刻氮化层20和氧化层19，接着，使用一个各向异性的腐蚀方法，将硅腐蚀到约1000埃的深度，进到衬底里，致使造成在隔离的场氧化层每一个区域里硅片表面产生一个凹口24。通常，其区域面积将包住每一个晶体管，或者每一组与一栅电路有关的晶体管，或其等同物。隔离层所需的宽度仅为约1微米。用硼注入致使在场氧化层正下方造成沟道阻断，使用的剂量为在100千电子伏特约每平方厘米4×1012，这样，就在凹口的下面留下一个P+区25。
参照隔离区域的放大视图5，除去光刻胶覆盖层21，然后，硅片受到短暂腐蚀刻出氧化层19凹陷，亦即，除去围绕凹口24的壁的氮化物20的边缘正下方的微量氧化物。另一层氧化物涂层26生长而覆盖凹口24的底部和侧壁;该氧化层在约850-900℃的蒸汽里生长到约250埃的厚度。在氧化层26上面淀积一层氮化硅层27，其厚度约为400埃。然后，使用各向同性的、等离子区增长的化学汽相淀积（CVD）方法使一层较厚的二氧化硅层28淀积到约2000埃，致使覆盖侧壁而构成场氧化层区域。现在转向图6，用各向异性的腐蚀除去在所有平坦区域的氧化层28和氮化层27，但留下侧壁。然后，在场氧化物生长的时候，通过腐蚀除去氧化层28的侧壁细丝，留下氮化层27的构架来保护凹口24的侧壁。这个造成完全构架式的、完全置于凹处的氧化层隔离区域的方法与在1984年8月27日提交并已转让给得克萨斯仪器公司（Texas    Instruments）的、由波拉克（Pollack）等人在流水号为620995和621019的申请案及由斯莱温斯基（Slawinski）和道尔林（Doering）在流水号为621023的申请案所揭示的相似。
参照图7，场氧化物30生长到填满凹口24，形成一个比较平坦的表面，场氧化物的最终厚度约为7000埃，但大部分凹入到硅的表面的里面，而不是在初始的表面上生长。使用在蒸汽环境里约800至900℃的温度里生长几小时。氮化物覆盖层20防止氧化层在初始表面上生长，而侧壁的氮化物27减缓在侧壁上的氧化物热生长，从而避免了沟道侵蚀和乌啄蚀象效应（birds-beak    effect）。在场氧化物30生长以后，通过腐蚀除去氮化物20和27，接着，再除去氧化层19，并且清洗硅片。
现在转到图8，工艺过程的下一步是通过热的氧化作用生长栅氧化层31到约200埃的厚度。一层多晶硅淀积在栅氧化层上面，覆盖硅片的整个表面到约4500埃的厚度，然后掺杂磷，使它变得高度导电。用光刻胶和第三块掩膜板使多晶硅构成图形，蚀刻和剩下栅32和33，以用作N沟和P沟晶体管以及多晶硅在场氧化物上面延伸之处的各种互联。在栅蚀刻以后除去光刻胶。
在硅片表面上面淀积一层二氧化硅覆盖层到约2500埃的厚度，然后对于每一个栅32或33，使用一个各向异性的工艺过程蚀刻，直到剩下侧壁氧化层34，如图9所示。用侧壁34作为掩膜，使用多晶硅栅32、33进行N型源极/漏极注入，以产生N+源/漏区35。使用了在约100千电子伏特时剂量为每平方厘米约4×1014的磷离子注入。N阱未被掩蔽，所以N+部位35延伸到将是P沟晶体管的区域里。
如图10所表明的那样，第四块掩膜板用于曝光光刻胶覆盖层36，使造成P沟晶体管的地方开一个孔37，使用在约40千电子伏特时剂剂量为每平方厘米5×1015的硼作P+注入，产生P+源/漏区38，其浓度高于N+区35。N沟晶体管被光刻胶36掩盖。在P+注入后，除去保护层，然后，在约900℃的内部温度里退火约90分钟，激活注入的杂质，并在栅32和33下面驱使源极/漏极35和38稍微扩散。
参照图11，下一步是形成硅化物的源极/漏极表面。在清洗表面以后，使用溅射方法，淀积一层钛的覆盖层到约1000埃的厚度。硅片在氩气中加热到约675℃，形成气体，致使钛和硅直接起反应而在源/漏区35和38上面造成一个硅化钛的覆盖层39，并在多晶硅栅32和33上面也造成一个硅化钛的覆盖层40。使用腐蚀剂除去未反应的钛或不需要的钛的化合物，然后，硅化物39和40在约800℃，在氩气里退火。
现在转向图12，在硅片的整个表面上面淀积一层二氧化硅41到约5000埃的厚度，致使形成一个多层次的绝缘体，也就是从硅化钛的层次里隔离金属导体层，第五块掩膜板照例使用光刻胶在这个多层次氧化层41上构成图形，留下一个使金属连接到硅上的接触孔42。氧化层41用等离子蚀刻的方法蚀刻，剩下纵向的侧壁。不使用回流或其他技术来弄平在孔42处的多层次氧化物42。通过溅射或者提供好的侧壁或步进覆盖范围的化学汽相淀积法淀积一层钨43到约3000埃的厚度，接着，在钨上面淀积一层铝到约4000埃的厚度。铝层44的侧壁或步进覆盖范围是薄弱的，然而，钨43提供了一条导电的通道，进入到孔里与硅化钛39连接。现在，第六道光掩膜工序用于在金属上构成图形。使用光刻胶作为掩膜，规定了金属接触和互联所要求的构图。首先蚀刻铝，接着，对钨使用不同的蚀刻，然后，采用过蚀刻以除去钨的细丝。去除光刻胶，器件在氢气里，在约450℃温度下退火。虽然未加以显示，工艺过程的最后步骤包括在硅片表面上面淀积一层厚度约10000埃的保护性的氮化物覆盖层，随之使用第七道光掩膜工序通过构图曝光连接衬垫。通过研磨硅片后部，在后部淀积金属箔，划线并断裂硅片使成单个的条状（每一条包括一个例如1兆比特的动态随机存取存贮器），将这些条安装在集成电路组件里。
这种互补型金属氧化物半导体工艺包括如下的显著特点和优点：
仅使用了七道光掩膜工序，虽然该工艺同可以插入的附加任选层次相容，这些层次诸如象槽式电容、场板接地层（往往是多晶硅）、多晶硅与硅的接点以及类似物。
N和P沟晶体管的阈值电压是通过区槽注入，而不需要附加掩膜板的注入以建立这些阈值。区槽杂质浓度对于后面的工艺过程是较不灵敏的。
由于没有侵蚀，良好的侧壁覆盖范围等，用这个工艺可以制造场氧化物30的宽度、栅32、33、接触孔43以及金属线的宽度为1微米几何尺寸的器件。
N和P沟晶体管的源/漏区，以及栅32、33用硅化物覆盖，所以表面电阻低，在每平方1欧姆以下。
对于硅或多晶硅的1微米的接触孔，双层钨和铝接触，许可接触电阻约为1欧姆。
由侧壁氧化层提供的、使用在晶体管栅上的相反掺杂（Counter    doped）和分级漏极导致热载流子的抑制以及源极/漏极重叠减到最小，这仍是用简化的工艺获得的。
用于金属接触和互联的低温和无回流工艺减小了金属腐蚀的危险，并维持了硅化钛的低本征电阻。对于多层氧化，并不需要重掺杂的磷硅玻璃。
铝-钨金属化提供了电迁移的阻力以及耐腐蚀性。
在区35里磷的浓度约是在区38里硼的浓度的十分之一，这就允许通过掩膜板掺杂的硼对P+区的反掺杂，并对N沟器件进一步抑制热载流子效应N沟器件对于热载流子问题具有固有的比较敏感特性。
借助硅化钛覆盖工艺，就不存在通常与轻掺杂磷的漏极相关的源/漏区35和38的表面电阻的损失。还发现，借助轻掺杂磷的漏极，在硅化物到硅的交界面上“电阻”不显著增加。
上面所述的基本的互补型金属氧化物半导体工艺流程仅使用七块掩膜板，并且设计成“模件”，意即可以插入（根据特殊产品的需要）一些附加层，使其对根据基本工艺流程所取得的器件参数（例如晶体管的计算机模型）影响达到最小。例如象在流水号为626572的申请案里的实验性的动态随机存取存贮器加埋层N+的位线和场板，以及与1984年7月3日提出的流水号为627371的申请案里相同的槽式电容。以同样的方法可实现埋置接点。其他器件可以要求附加第二层金属，它们可以采用相似的工艺。工艺流程的模件性主要是仅根据区槽掺杂来设定阈值电压Vtn和Vtp的结果（不需要分别注入阈值电压）。一旦由区槽注入和区槽驱动决定了区槽表面的掺杂浓度，它们基本上不受后面的加工工艺影响。同一般的阈值电压调整的沟掺杂相比，区槽掺杂轮廊更深，且更均匀，它在绝缘氧化层生长期间，在几小时1100-1150℃的较高温度下，随同氧化的表面达到平衡。因此，在低于约1000℃的温度下先后进行的氧化、去钝化过程（deglaze）和退火，即使经过好几个小时，对器件的参数，诸如晶体管阈值电压或二极管电容的影响还是很小。请注意，区槽是通过双阱工艺过程取得的。区槽注入的精确剂量取决于原材料的掺杂。至于里面列出的剂量，是假设外延层包含的硼的浓度为每平方厘米约1015（约13欧姆-厘米）。外延层的厚度应该约为10微米，以便允许从重掺杂衬底向上扩散。
对于区35和38的源极/漏极注入是在侧壁氧化层细丝34形成以后进行的。接着发生的源极/漏极退火引起在栅21和33边缘的下面产生一点儿连接。这个结构提供了最小源极/漏极重叠电容，几乎与栅长度同样长的有效沟道长度，以及热载流子的抑制（漏极扩散是由于栅的分级和较少重叠所致）。n沟器件热载流子的进一步抑制是由使用磷的量较少的源/漏区35造成的。少量的磷很容易用在P沟区38里的标准剂量的硼相反掺杂。请注意，在源极/漏极退火的时候，硼扩散得比磷更深。因此，仅需要一块源极/漏极注入掩膜板。这种比较简单的互补型金属氧化物半导体源极/漏极技术是通过沟道覆盖使之实用的，尽管少量磷掺杂，它还是给出低的面电阻。而且，正向偏压二极管特性曲线显示，尽管少量磷掺入，P+二极管的串联电阻仍比n+二极管的大。
接点工艺包括无磷硅玻璃逆流，腐蚀背部使成平面，湿-干腐蚀或其他使外形平滑的复杂情况。接触孔42经由不掺杂的氧化层41被各向异性地蚀刻，约60%的过蚀刻（对应于大如划线所围的展开面积）是用来补偿在1微米的接触孔42里的有效的低氧化蚀刻的速率。虽然氧化蚀刻对于在沟和栅上的硅化钛（TiSi2）覆盖层39和40很有选择性，最好还是规定所有触点同样大小，以便使在临界面积里过蚀刻的可能性减至最小。由于没有重掺杂的隔层氧化物，因生成磷酸（H3PO4）（来自磷硅玻璃PSG加水份）所造成的金属锈蚀的危险便大大减小，当然，这对塑料封装的零件是有特殊意义的。通过过这一方法，也解决了在曝光到磷硅玻璃（PSG）逆流的接点里避免相反掺杂P+源极/漏极这个互补型金属氧化物半导体中所常见的问题。而且，消除较高温度的逆流使覆盖源极/漏极和栅的硅化钛表面电阻通过800℃退火处置后有可能保持在其最小值。
通过用钨使底层金属化，以及前面讨论过的接点工艺，其优点都可能取得。即使溅射的钨能提供适当的分步覆盖，也最好用化学汽相淀积（CVD）的钨来代替溅射的钨，以便得到更好的分步覆盖-可能完全填满1微米的接触孔。在任何一种情况里，必需用一种适合用作引线接合的材料，比如铝来覆盖钨。铝也起降低金属叠层总的表面电阻的作用。在钨的上面使用标准的硅掺铝，然而可选择钛掺铝作为更好的电迁移阻力。选择钨作为底层的其他理由包括它对于电迁移和腐蚀的极好的阻力。从钨提供一层好的扩散阻挡层的观点看来，铝（钛）和钨也形成一个相容的结合。另外，对于铝腐蚀，钨是一种极好的防蚀剂。在继续进行钨蚀刻以前，大至300%的过蚀刻（各向异性）可以用来消除铝的细丝（它可以在同一反应器里完成）。钨蚀刻对于氧化层同样很有选择性，它许可采用各向异性蚀刻来消除双层多层外形上面的钨的细丝。
尽管上面已参照说明性的实施例对本发明作了描述。但这种描述并不作限定意义的解释。上述实施例的各种改进，以及本发明的其他各种实施例，对熟悉本专业技术的技术人员来说，参照上面描述后则是很清楚的了，因此，从属权项将包罗任何发生在本发明的实施范围里这样的变换和实施例。

Claims (20)

1、一种制造互补型金属氧化物半导体双阱半导体器件的方法，包括以下步骤：
将N杂质注入到P型硅体表面一个选定的区域里，造成一个N阱区，并在所述N阱区上面生长第一层氧化物，
使用所述的第一层氧化物作为掩膜，将P杂质注入到所述的表面，从而形成一个P阱区，并对所述的硅体进行热处理而驱使所述的N阱和P阱进入到所述的表面，
在所述表面上形成一层氧化掩膜，并在所述P阱区里的所述掩膜里开一个孔，然后，在所述的孔里腐蚀一个凹口，腐蚀到所述孔里所述表面的硅里，
在所述的凹口里氧化所述的硅，从而造成一个延伸到所述表面里的场氧化物隔离区，场氧化物有一个上表面，同上述的表面差不多在同一平面，
在所述的表面上加一层导电材料，并在上述层上形成图案以使在上述的N阱和P阱区上留下栅层，
使用所述的栅层作为掩膜，将n+杂质注入到N阱和P阱区里，以在P阱区里形成N沟晶体管的N+源极/漏极，
使用栅层和一个光刻胶涂层作为掩膜，将P+杂质仅注入到N阱区，在N阱区里形成P+源极/漏极区，其浓度比在所述的N+源极/漏极里的高得多。
2、按照权项1的方法，包括在所述的注入步骤以前，在所述的棚层上形成测壁垫层的步骤。
3、按照权项1的方法，包括在形成所述的场氧化物以前，在所述的凹口底部形成一个沟道阻断区的工艺步骤。
4、按照权项1的方法，包括在所述的源极/漏极区形成直接起反应的硅化物的工艺步骤。
5、按照权项4的方法，其中，所述的形成直接起反应的硅化物的工艺步骤是由在所述栅层上的测壁氧化层作掩膜的。
6、按照权项5的方法，其中，所述的栅层是多晶硅，并且包括在所述的栅层上面形成直接起反应的硅化物的步骤。
7、按照权项1的方法，其中，在所述的凹口里氧化所述硅的所述步骤包括选择性地在所述凹口的测壁上形成一层氧化  掩膜。
8、一种制造半导体器件的方法，包括以下步骤：
将一种类型的杂质注入到相反类型的半导体本体的表面的一个选定区域里，形成第一个阱区，并在所述的第一个阱区上生长第一层氧化层，
使用所述的第一层氧化层作为掩膜，将相反类型的杂质注入到所述的表面里，形成第二个阱区，并对所述的本体进行热处理，从而驱使所述的第一个阱和第二个阱，进入到所述的表面里，并且接着对于在所述的第一和第二个区里形成的晶体管建立阈值电压，
在所述的表面上形成一层氧化物掩膜，并在所述的第二个阱区里的所述掩膜里开一个孔，然后在所述的孔里腐蚀一个凹口进入到所述的表面里，
在所述的凹口里氧化所述表面的所述半导体材料，形成延伸到所述表面里的场氧化物隔离区，场氧化物有一个上表面，同所述的表面差不多在同一平面，
在所述的表面上加一层导电材料，并在上述的层上形成图案以使在上述的第一阱和第二阱区上留下栅层，
使用所述的栅层作为掩膜，将所述的一种类型的杂质注入到第一阱和第二阱区，以在第二阱区形成晶体管的源极/漏极区域。
将所述的相反类型的杂质仅注入到第一阱区，在第一阱区  造成晶体管的源极/漏极区，其浓度比在所述的第二阱区里的所述源极/漏极区的浓度高得多。
9、按照权项8的方法，包括在所述的注入步骤以前，在所述的栅氧化层上形成侧壁垫层的步骤。
10、按照权项8的方法，包括在形成所述的场氧化物以前，在所述的凹口底部形成一个沟道阻断区的工艺步骤。
11、按照权项8的方法，包括在所述的源极/漏极区上形成直接起反应的硅化物的工艺步骤。
12、按照权项11的方法，其中，所述的形成直接起反应的硅化物的工艺步骤是由在所述栅层上的侧壁氧化层作掩膜的。
13、按照权项12的方法，其中，所述的栅层是多晶硅，并且包括在所述的栅层上面形成直接起反应的硅化物的步骤。
14、按照权项8的方法，其中，在所述的凹口里氧化所述的半导体材料的步骤包括选择性地在所述凹口的侧壁上形成一层氧化物掩膜。
15、一个在硅体表面形成的互补型金属氧化物半导体双阱集成电路器件，包括：
所述表面的一个N阱区域，以及在所述N阱区里的一个P沟晶体管，
一个设置在所述N阱区上面并具有侧壁垫层的所述P沟晶体管的栅，
借助在栅上的所述侧壁垫层自对准的P沟晶体管的源极和漏极，
所述表面的一个P阱区和在所述的N阱区里的一个N沟晶体管，
一个设置在所述P阱区上面并具有侧壁垫层的所述N沟  晶体管的栅，
借助在栅上的所述侧壁垫层自对准的N沟晶体管的源极和漏极，
一个在所述的P阱区里的凹入的氧化物隔离区，氧化物隔离区有一个上表面，同所述表面差不多在同一平面，
16、按照权项15的器件，其中，所述的P沟和N沟晶体管有通过所述的N阱区和P阱区分别掺杂，而不是通过阀值调整杂质注入建立的阈值电压。
17、按照权项15的器件，其中，所述的源极和漏极区用直接起反应的硅化物覆盖。
18、按照权项17的器件，其中，所述的栅是用直接起反应的硅化物包覆的多晶硅。
19、按照权项16的器件，其中，所加的+5V直流电压和零电压是加到所述的集成电路器件的接点上，而硅体是偏置于-3V直流偏压，并且，其中所述的阈值电压对于P沟晶体管是1.2V，而对于N沟晶体管是+0.8V。
20、按照权项13的方法，其中，所述的本体是硅，所述的一种类型的杂质是P型，所述的相反类型的杂质是N型，当器件使用+5V的电源电压、并且施加-3V基偏压时，所述的第一阱区里的晶体管是P沟，并有1.2V阈值电压，所述的第二阱区的晶体管是N沟，并有0.8V阈值电压。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444388C (zh) * 2005-05-24 2008-12-17 尔必达存储器株式会社 具有凹沟道结构单元晶体管的半导体器件及其制造方法
CN103545229A (zh) * 2013-10-21 2014-01-29 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN103545230A (zh) * 2013-10-21 2014-01-29 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN104681423A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717687A (en) * 1986-06-26 1988-01-05 Motorola Inc. Method for providing buried layer delineation
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
USRE38296E1 (en) * 1987-04-24 2003-11-04 Hitachi, Ltd. Semiconductor memory device with recessed array region
ES2110397T3 (es) * 1987-06-22 1998-02-16 At & T Corp Circuito integrado con enlace de cubetas.
US4905073A (en) * 1987-06-22 1990-02-27 At&T Bell Laboratories Integrated circuit with improved tub tie
SE461428B (sv) * 1988-06-16 1990-02-12 Ericsson Telefon Ab L M Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
US5679968A (en) * 1990-01-31 1997-10-21 Texas Instruments Incorporated Transistor having reduced hot carrier implantation
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
KR940009997B1 (ko) * 1991-05-03 1994-10-19 현대전자산업 주식회사 Cmos의 단차없는 두개의 웰 제조방법
IT1252056B (it) * 1991-11-22 1995-05-29 St Microelectronics Srl Procedimento per la realizzazione di contatti metallici ad alta stabilita' in un circuito integrato ad uno o piu' livelli di metallizzazione
US6111319A (en) * 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
DE19731203A1 (de) * 1997-07-21 1999-02-11 Siemens Ag CMOS-Schaltung und Verfahren zu ihrer Herstellung
US5907777A (en) * 1997-07-31 1999-05-25 International Business Machines Corporation Method for forming field effect transistors having different threshold voltages and devices formed thereby
US6133077A (en) 1998-01-13 2000-10-17 Lsi Logic Corporation Formation of high-voltage and low-voltage devices on a semiconductor substrate
US6093585A (en) * 1998-05-08 2000-07-25 Lsi Logic Corporation High voltage tolerant thin film transistor
US6040222A (en) * 1999-02-02 2000-03-21 United Microelectronics Corp. Method for fabricating an electrostatistic discharge protection device to protect an integrated circuit
JP5378560B2 (ja) * 2000-06-13 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法並びに抵抗器及び半導体素子

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5245277A (en) * 1975-10-08 1977-04-09 Hitachi Ltd Method for production of complementary mis-ic
JPS55154770A (en) * 1979-05-23 1980-12-02 Toshiba Corp Manufacture of complementary mos semiconductor device
US4384301A (en) * 1979-11-07 1983-05-17 Texas Instruments Incorporated High performance submicron metal-oxide-semiconductor field effect transistor device structure
NL186662C (nl) * 1980-04-29 1992-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4486943A (en) * 1981-12-16 1984-12-11 Inmos Corporation Zero drain overlap and self aligned contact method for MOS devices
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4463491A (en) * 1982-04-23 1984-08-07 Gte Laboratories Incorporated Method of fabricating a monolithic integrated circuit structure
JPS59132141A (ja) * 1983-01-17 1984-07-30 Mitsubishi Electric Corp 半導体装置の製造方法
DE3304588A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
US4569120A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing ion implantation
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4481705A (en) * 1983-06-14 1984-11-13 Advanced Micro Devices, Inc. Process for doping field isolation regions in CMOS integrated circuits
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4554726A (en) * 1984-04-17 1985-11-26 At&T Bell Laboratories CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
US4561170A (en) * 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444388C (zh) * 2005-05-24 2008-12-17 尔必达存储器株式会社 具有凹沟道结构单元晶体管的半导体器件及其制造方法
CN103545229A (zh) * 2013-10-21 2014-01-29 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN103545230A (zh) * 2013-10-21 2014-01-29 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN103545229B (zh) * 2013-10-21 2016-01-27 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN103545230B (zh) * 2013-10-21 2016-05-04 上海华力微电子有限公司 监控电子束扫描仪缺陷检出率的方法
CN104681423A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN104681423B (zh) * 2013-11-29 2017-11-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法

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Publication number Publication date
US4677739A (en) 1987-07-07
EP0183032A2 (en) 1986-06-04
EP0183032A3 (en) 1987-04-29
CN1007476B (zh) 1990-04-04
JPS61181155A (ja) 1986-08-13

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