JP2804314B2 - フローティングゲートメモリアレイ - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、集積回路化された消去可能プログラム書込
可能ROM（EPROM）アレイと電気的消去可能プログラム書
込可能ROM（EEPROM）アレイに関するものであり、さら
に特定すれば、ソース−ドレイン領域を含んで成る埋設
ビット線を有する構造のEPROMとEEPROMに関する。

＜従来の技術＞ フローティングゲート、電子雪崩注入、MOS（Floatin
g−gate,Avalanche−injection,Metal−Oxide−Semicon
ductor:FAMOS）構造に関しては、ソース−ドレイン領域
を含んで埋設され拡散されたビット線を備えていること
がよく知られている。このような構造は、メモリセルの
面積の小形化、接続部の数の逓減、プレーナ形アレイ形
状といった点で多の構造よりも優れている。

＜発明が解決しようとする問題点＞ しかしながら一方、上述の構造にも、不具合があり、
そのような不具合の要素としては、Ｎ＋接合の深さと埋
設ビット線上の分離酸化物の厚さとの間の相互依存性、
ビット線上の大きな接合静電容量、ドレイン対フローテ
ィングゲート間の大きな静電容量、それに、シリサイド
加工されていないビット線といったものが挙げられる。
加えて、上記構造では、プログラム書込期間中と消去期
間中のコントロールゲート電圧対フローティングゲート
電圧の結合比の低下を伴うことなくしては、直線的なス
ケール縮小が図れない。

従来技術による埋設Ｎ＋ビット線の静電容量は、大き
なものであるが、その理由は、第一に、埋設Ｎ＋領域上
得に成長した酸化物層の厚みを適切に確保するには、深
く埋設されたＮ＋接合が必要であり、第二に、多結晶シ
リコン（ポリシリコン）層間の結合を適切に確保するに
は、比較的幅の広いビット線が必要であり、第三に、ビ
ット線分離層に接合静電容量が依存しているということ
である。

従来技術による埋設Ｎ＋FAMOSデバイスは、ドレイン
対フローティングゲート静電容量結合度合いが大きく、
そのことが、プログラム書込中におけるドレイン結合で
のデバイス反転電圧とデバイス破壊電圧との間のマージ
ンの減少に結び付いている。結局は、選択されているビ
ットとビット線を分け合うようにして、選択されていな
いビットにも、プログラム書込電流の一部が流れ込み、
これによりプログラム済みビットのしきい値電圧の変化
量が減少する。

従来技術によるデバイスの埋設ビット線に関しては、
シリサイド加工できないのが普通である。何故ならば、
埋設Ｎ＋接合とこれらの接合を覆う酸化物分離領域が、
ゲート酸化物、フローティングゲート、コントロール乃
至プログラム書込ゲート、その他の電界効果デバイスの
形成以前の早い段階の処理で形成されてしまうからであ
る。これらの要素を形成するための処理のうち、後の方
で現われる幾つかの工程では、900℃以上の温度を必要
とするが、そのような高温処理を埋設Ｎ＋ビット線のシ
リサイド加工後に行うのは望ましくない。シリサイド加
工を施さない場合には、ビット線は高抵抗であり、しか
して平行に走る金属導体に対して、空間消費的な接続部
を殆んど各トランジスタセルごとの間隔で配置する必要
がある。公知の従来技術による埋設ビット線の処理と構
造では、層間誘電体層の形成と、コントロールゲートに
組み合わされたワード線の形成に先がけて、シリサイド
加工されたビット線の形成が必要であった。

＜問題点を解決するための手段＞ 従って、IC構造とその構造の製造工程に関しては、ビ
ット線自体の静電容量とドレイン対フローティングゲー
トの静電容量を減少させ、ビット線上の酸化物層の厚み
に関係なくＮ＋接合の深さと形態を最適なものとし、さ
らにはフローティングゲート電圧に対するコントロール
ゲート電圧の結合比がメモリセル寸法の縮小の割には然
程減少しないようにするというような要請がある。それ
に加えて、ビット線に対する要請として、埋設ビット線
上に位置するか、あるいはこれに並行する相互接続金属
導体が現在使用されているが、ビット線にシリサイド加
工を施すことで、該金属導体を排除するということも挙
げられる。

本発明による埋設ビット線の構造は、ビット線自体の
静電容量と、ドレイン対フローティングゲートの静電容
量を減少させるとともに、プログラム書込期間中又は消
去期間中にフローティングゲート電圧に対するコントロ
ールゲート電圧の結合比に悪影響を与えることなしに、
メモリセル寸法の縮小を可能にする。ビット線の静電容
量は、ワード線の下方に埋設されたNSAG（Ｎ＋自己整合
ゲート）でもあるビット線を使用することで逓減され
る。NSAGビット線の全縦方向拡散の減少は、ドレインと
フローティングゲート間の静電容量を小さなものにす
る。ビット線にシリサイド加工を施す処理が行われ、こ
れによりビット線抵抗値を減少させ、ひいては、必要と
する接続部の数を減少させることが可能となり、並列相
互接続導体が不要になる。Ｎ＋接合の深さと形態は、埋
設ビット線上の酸化物層の厚さには無関係である。ビッ
ト線分離は、厚い酸化物又はトレンチ分離によってい
る。ビット線は共通アース導体と対をなしていない。各
セルに必要な面積は、従来技術のセルに必要な面積より
も小さい。さらに、コントロールゲートとフローティン
グゲート間の静電容量結合比と、フローティングゲート
と基板間の静電容量結合比は、厚いフィールド酸化物領
域上でのコントロールゲートとフローティングゲートの
重り部分の関数に従い、それは同様に両者間の絶縁層の
誘電特性と厚みの関数にも従う。

上述の構造と工程で要求されるマスク整合は、他の構
造や工程で要求されるものと比べて厳密さを欠くもので
足りる。

＜実施例＞ 第１図に例示されるように、FAMOSトランジスタ１で
は、半導体基板３の表面に複数条の埋設導体２が存在す
る。埋設導体２は、NSAG（Ｎ＋自己整合ゲート）処理を
施して形成され、シリサイド加工の施された上面領域４
を有する。導体２は、比較的厚い第１の絶縁酸化物スト
リップ５直下に埋設された高濃度ドープ領域であり、FA
MOSトランジスタアレイを通過して連続的に延在してい
る。埋設導体２は１条おきにビット線になる。埋設導体
２は、２段重ねの領域６、７によって、飛び飛びに相互
分離されるが、第１図では、Ｐ型チャンネルストップ領
域７を覆って成長しているフィールド酸化物領域６とし
て図示されている。第5a図と第5b図では、P/N接合分離
とトレンチ分離がそれぞれの図中のビット線に施されて
いる。第１図に戻って導体２は、各チャンネル領域Ｃに
隣接してＮ＋にドープされたソース−ドレイン領域SDを
含んでいる。各ポリシリコンフローティングゲート８
は、ゲート酸化物層９によりチャンネル領域Ｃから、そ
してレベル間誘電体層11によりコントロールゲート部分
10から、それぞれ分離されている。フローティングゲー
ト８、レベル間絶縁層11、コントロールゲート部10はフ
ィールド酸化物領域６に乗り上げてセルのソース−ドレ
イン側面ではない方の側面まで延在している。第3b図−
第3d図における図示のように、EEPROM用のものでは、ゲ
ート酸化物層９が、消去用の薄いトンネル領域9aを備え
ている。トンネル領域9aは多くは100オングストローム
の厚さであり、ゲート酸化物領域の他の部分での350〜4
00オングストロームに対比すると十分に薄い。シリサイ
ド加工されたビット線２には、Ｎ＋にドープされたソー
ス−ドレイン領域SDが存在する。側壁酸化物スペーサ12
は、フローティングゲート８からシリサイド加工された
領域４を分離するのに使用可能であり、ソース−ドレイ
ン領域SD上方で各フローティングゲート８と各コントロ
ールゲート10の側面に隣接して位置している。ワード線
13はシリサイド加工のポリシリコンか耐熱金属でもよ
く、コントロールゲート10に接続される。ワード線13は
導体２に対してほぼ直交している。第２の絶縁酸化物ス
トリップ14は平行するワード線13間にあって、ゲート
８、10を分断して分離するが、フィールド酸化物領域６
又は第１の絶縁酸化物ストリップ５の上部に存在する。

フィールド酸化物領域６の上部表面を覆って、フロー
ティングゲート８、レベル間誘電体層11、コントロール
ゲート10が延在することで、プログラム書込電圧と消去
電圧のフローティングゲート８に対する結合が改善され
る。レベル間誘電体層11とゲート酸化物層９の寸法や材
質は、コントロールゲート10に印加されるプログラム書
込電圧と消去電圧のフローティングゲート８への結合を
より一層改善するように選択される。公知の事実とし
て、コントロールゲート10とフローティングゲート８間
の静電容量に関しては、理想的にはプログラム書込電圧
の良好な結合を確保して、EEPROM用のものでは、基板３
とフローティングゲート８間での電子のトンネル現象を
発生させるのに、或いはEPROM用のものでは、フローテ
ィングゲート８への電子の雪崩注入を発生させるのに、
いずれにせよフローティングゲート８と他の節点間の静
電容量よりも遥かに大きくなければならない。そして、
フローティングゲートを有する不揮発性メモリデバイス
のすべてがそうであるように、これらの静電容量が、ゲ
ート表面やチャンネル表面の相対的寸法、或いは誘電材
質、誘電材質の厚みに応じて変化する。

メモリセルアレイでは、ビット線の静電容量が小さい
と、動作速度が改善されるので、ビット線の静電容量が
極めて小さいことが望ましい。従来技術による埋設導体
を用いたセルでは、ビット線の静電容量が、逆バイアス
されたダイオード接合で形成されたディプリージョン領
域の深さと面積によって決定されるが、かかる逆バイア
スされたダイオードは、本発明でのＮ＋導体２とＰ型に
ドープされた基板３に対応する。本発明のデイバイスに
おけるビット線の静電容量は、従来構成のそれよりも小
さくなるが、それは、Ｎ＋/P接合の面積が、ビット線２
を細くし、Ｎ＋/P接合の深さを浅くすることにより減少
するからである。第１図の実施例に図示されるように、
フィールド酸化物６の上面へのフローティングゲート８
の重畳により、コントロールゲート10とフローティング
ゲート８間の静電容量が増大する。かくしてプログラム
書込電圧のフローティングゲート８への結合が増強され
る。加うるにゲート酸化物層９とレベル間誘電体層11に
対する厚みと誘電率の慎重な選択は、その結合を増強さ
せるように行われる。一般論として、レベル間誘電体層
11の厚みは、ゲート酸化物層９のそれよりも薄くあるべ
きであり、さらに結合を改善するには、レベル間誘電体
層11の誘電率がゲート酸化物層９のそれより大きくある
べきである。

第１図のデバイスを製造する方法は、第3a図〜第3d図
と第4a図〜第4d図を参考にして以下に記述される。出発
材料はＰ型シリコンのウエハであり、半導体基板３は、
そのウエハの微小部分である。このウエハは直径６イン
チであることが多く、第１図に示された部分は、ほんの
数ミクロンの幅である。幾つかの工程が実行されて、ア
レイに周辺トランジスタが作成されるが、これらの工程
はここでは論述されない。例えば、典型的なメモリデバ
イスは、基板内に造られたＮ井戸とＰ井戸を有する電界
効果型のものである。これらのＮ井戸やＰ井戸は、公知
ではあるが、電圧しきい値の調整処理を必要とする。本
発明のセルアレイに係る第１の工程では、公知のLOCOS
あるいは高圧酸化処理を用いて厚いフィールド酸化物領
域６やチャンネルストップ領域７を作成する。第２図と
第4a図を参照すれば明らかなように、領域６と領域７は
第２図で基板３の表面にＰと印されている部分に作成さ
れ、そこにフィールド酸化物６が成長させられる。LOCO
Sあるいは高圧酸化工程の一部分として、基板３中で酸
化物／窒化物層15で覆われていない箇所には、第4a図に
示されるように、硼素不純物16の注入が施される。その
後、基板３は、公知の処理を受けて、第4b図に示される
ように、領域６、７を作成すべく酸化雰囲気に晒され
る。

第3a図に示されるように、本発明のセルアレイに係る
次の工程では、厚さ約350オングストロームのゲート酸
化物層９が作成されるが、この場合、従来のゲート酸化
処理により常圧下で基板３の表面を酸素と塩酸ガスに晒
し、次いで約50分約950℃の温度に晒す。トンネル領域9
aに関しては、パターン形成して、ゲート酸化物層９を
エッチング処理し、さらに必要に応じて再成長酸化を施
すことによって作成される。

次いで、第１の導電性、すなわちポリシリコンフロー
ティングゲート８の層が、第3a図にも示されるように、
表面上に形成される。この第１の導電性、すなちフロー
ティングゲート８の層は、約3000オングストロームの厚
さでＮ＋にドープされる。

再度第3a図を参照すると明らかなように、レベル間誘
電体層11は、従来の処理技術によれば、酸化シリコン、
酸化物−窒化物−酸化物、酸化アルミニウム、窒化アル
ミニウム、５酸化タンタル、で作成される。レベル間誘
電体層11の誘電率は、可能な限り大きくあるべきであ
り、その厚みは、可能な限り薄くあるべきであり、さす
れば、ワード線対フローティングゲートの静電容量的結
合比、絶縁破壊電圧及び誘電電荷漏洩基準に対するEPRO
M要求事項とEEPROM要求事項に矛盾しない。

次いで、第２の導電性、すなわちポリシリコンコント
ロールゲート10の層は、第3a図にも示されるように、従
来の処理技術を用いて表面に形成される。第２の導電
性、すなわちコントロールゲート10の層も約3000オング
ストロームの厚さであり、Ｎ＋にドープされる。

酸化物あるいは酸化物−窒化物保護層15は、第3a図に
示されるように、従来の処理技術を用いて表面上に形成
される。

さて第3b図を参照すると明らかなように、やがてコン
トロールゲート10とフローティングゲート８になるスト
リップは、保護層17の表面にパターンを形成して、保護
層17、コントロールゲート10の層、レベル間誘電体層1
1、フローティングゲート８の層を貫く一括エッチング
処理によって作成される。酸化物が、やがて、ストリッ
プ（10、11、８）の側面に成長するが、これはフローテ
ィングゲート８でのデータ保持性を改良すべく、コント
ロールゲート10とフローティングゲート８にまで延び
る。

第3b図に図示されるように、導体２が、ひ素打ち込み
により形成されて、プログラム書込み側での急勾配の接
合を生成し、さらに導体２がひ素とリンの二重打ち込み
により読取り側での漸進的勾配の接合を生成し、これら
は基板３の表面内に、各別に領域Ｎ＋とソース−ドレイ
ン領域SDで示されている。打ち込み後は、適切な温度で
標準的な打ち込み焼鈍が行なわれる。ひ素／りん打ち込
みにより漸進的勾配の接合が具備されるが、この接合に
よりホットエレクトロンによる読取り擾乱が回避され、
同時にプログラム書込み時の書込み擾乱も抑圧される。

第3b図に示される別のものでは、その後、ストリップ
の側面上に側壁酸化物領域12が形成され、これがやがて
コントロールゲート10とフローティングゲート８を完成
させるが、そこでは公知の処理技術、例えば1986年１月
28日に発行され、テキサスインスツルメンチ社に譲渡さ
れた米国特許第4,566,175に記載されたものなどが採用
される。

代替的には、低濃度にドープされた（一般にはLDDと
称される）接合断面形態が読取り側に形成されてもよ
く、これにより、ひ素／りん打ち込みを行い、従来技術
の構造で側壁酸化物領域12が形成された後に焼鈍を行っ
て、読取／書込擾乱が回避される。接合が低濃度ドープ
であれ、二重拡散であれ、読取り擾乱を避けるには、ト
ンネル領域9aが完全に接合領域を下地にしていなければ
ならない。

導体２は、次いで公知の処理技術によってシリサイド
加工されて、シリサイド領域４が形成される。このよう
なシリサイド加工工程は、従来技術でよく知られてい
る。900℃以上の温度を必要としないように、後続の工
程を選択することが望ましく、これにより接合領域２か
らシリサイド領域４へのドープ剤の拡散が防止され、さ
らには接合スパイキングの発生も避けられる。

さて第3c図を参照すると明らかなように、この構造
は、900℃乃至それ以下の温度を必要とする処理の採用
で、プレーナに製作されている。このような処理の一つ
は、この構造を覆って厚い酸化物を被着させ、さらにレ
ジストによるエッチバック処理を用いて酸化物のより高
くなった箇所を除去することである。このエッチング処
理は、ストリップの上部表面から保護層17を取り除き、
これによりストリップがコントロールゲート10とフロー
ティングゲート８になる。この工程の結果として、ビッ
ト線２が第１の絶縁酸化物ストップ５の下に埋設され
る。

今度は第3d図と第4d図を参照すると明らかなように、
第３の導電性、すなわちワード線13用ポリシリコン層
が、その構造物の表面に形成され、Ｎ＋にドープされ
る。第３の導電性、すなわちワード線13用ポリシリコン
層には、導電性を向上させるべくシリサイド加工が施さ
れる。ワード線13の層は、層状の耐熱金属かポリシリコ
ンで形成される。代替方法として、ワード線13の層は、
タングステンのような耐熱金属あるいはシリサイド加工
されたタングステンかタンタルのような耐熱シリサイド
でも形成される。ワード線13はパターン形成され、一括
エッチング処理が、ワード線13の層、コントロールゲー
ト10のストリップ、レベル間誘電体層11、そしてフロー
ティングゲート８のストリップを貫いて行なわれるが、
これは第１図、第3d図、第4d図に示されるように、ワー
ド線13、コントロールゲート10、フローティングゲート
８を形成するための処理である。この工程で選択使用さ
れた汎用のプラズマエッチング技術では、第１の酸化物
絶縁ストリップ５の比較的微小な部分と側壁酸化物領域
12を取り除くのに、酸化物よりもポリシリコンの方が早
くエッチングされる筈である。酸化物コーティングが再
度コントロールゲート10とフローティングゲート８の側
壁上に形成されて、フローティングゲート８におけるデ
ータ保持能力が高められている。第4d図に示されるよう
に、この構造物は、酸化物を被着し、さらに第２の絶縁
酸化物ストリップ14の形成時にすでに用いた処理と類似
のレジストエッチバック処理を用いてプレーナに製作さ
れる。

次いで、その構造物の上面が最終の酸化物層で覆わ
れ、再度、プレーナに製作され、さらに適切な箇所にエ
ッチング処理が施され、これにより、金属層の被着で形
成された金属導体との接続部が生成され、そこからここ
にパタン形成が行われ、金属層にエッチング処理が施さ
れる。

第２の絶縁酸化物ストリップ14は、厚いフィールド酸
化物領域６を乗りこえる個所で不連続となるが、この場
合、不連続の形態は、エレメントの相対的な高さや使用
される処理によって影響を受ける。

上述の処理は、第１図の構造に関連するものである。
第5a図と第5b図の構造は類似しているが、領域６がフィ
ールド酸化物で形成されたのではなく、従ってこれらフ
ィールド酸化物領域の形成工程を含んでいない点が異っ
ている。その代り、エッチング処理工程がゲート層の形
成後に行なわれる。エッチング処理された空間は、第5a
図に示されるように、基板表面のところまでしか延在し
ないようにすることも、第5b図に示されるように、基板
中にトレンチを形成して延在するようにすることもあ
る。チャンネルストップ領域７は、エッチング処理の施
された空間内に打ち込みされ、この空間は酸化６によっ
て充填される。

本発明は図示された実施例に関連して記述されたが、
この記述は限定された意味に抱束されるものではない。
この記述を基にして、図示された実施例の様々な変形や
本発明の他の実施例も、当該技術に精通する者には、明
白なことである。頭記の特許請求の範囲は、本発明の要
旨の範囲内に入るいかなる変形も実施例も包含すること
を期待するものである。

本発明の要約を以下に述べる。

接続部なしのフローティングゲート不揮発性メモリセ
ルアレイ１と、比較的厚い酸化シリコン５の下方に埋め
られたシリサイド加工されたNSAGビット線２、４とソー
ス／ドレイン領域SDを有する構造。

シリサイド加工されたビット線２、４は、比較的低い
抵抗値を有し、これにより多数のビット線接続部を備え
た並列金属導体を必要としなくなる。アレイ１は比較的
小さなビット線静電容量を有し、比較的小さな寸法の構
造となしうる。ワード線13間やシリサイド加工されたビ
ット線２、４間の分離は、厚いフィールド酸化物やP/N
接合あるいはトレンチ分離による。ワード線13はシリサ
イド加工された多結晶質あるいは低抵抗値を有する他の
材料で形成される。フローティングゲート８に対するプ
ログラム書込電圧と消去電圧の結合は、厚いフィールド
酸化物を覆ってゲート８、10が延在することで改良され
るが、さらにコントロールゲート10とフローティングゲ
ート８間に比較的高い誘電率を有する絶縁材を用いるこ
とによっても改善されよう。その結果として得られるの
は、プログラム可能メモリセル高密度交叉形アレイ構造
である。

＜その他の開示事項＞ 本発明に関連して以下の各項を開示する。

特許請求の範囲に記載されたメモリセル（１）に関し
て、 （１）該半導体基板（３）の下地材料の伝導性の形と同
一のものであるチャンネルストップ領域（７）を包含
し、該チャンネルストップ領域は該酸化物領域（６）の
下にある。

（２）該酸化物領域（６）は厚いフィールド酸化物領域
である。

（３）該酸化物領域（６）は該半導体基板（３）に延展
する生成酸化物である。

（４）該酸化物領域（６）は該半導体基板（３）の中へ
延展する生成酸化膜である。

（５）第２絶縁酸化物ストリップ（14）は該ワード線間
の該面上にあり、該第１絶縁酸化物スリップ（４）の一
部と該酸化物領域（６）を覆っているが、この第２絶縁
酸化物ストリップ（14）も包含される。

（６）該半導体基板（３）はシリコンであり、該第１伝
導体の形はＰ型で、第２伝導体の形はＮ型である。

（７）該フローティングゲート（８）と該コントロール
ゲート（10）はドープされた多結晶シリコン層である。

（８）該ワード線（13）はドープされた多結晶シリコン
を包含する。

（９）該レベル間誘電体層（11）に結合する容量が該ゲ
ート酸化物層（９）に結合する容量よりも大きい。

（10）該レベル間誘電体層（11）が酸化物シリコンを包
含する。

（11）該コントロールゲート（10）と該フローティング
ゲート（８）に隣接する側壁酸化物スペーサ（12）を包
含する。

（12）該チャンネル領域（ｃ）に隣接する該ソース−ド
レイン領域（SD）の少なくとも１つは漸進的不純物領域
（9a）を持つ。

（13）該ゲート酸化物層（９）はトンネル領域（9a）を
包含する。

（14）該下部埋設チャンネルストップ領域（７）は硼素
によってドープされている。

（15）該フローティングゲート（８）の両側には、デー
タ保持の改善を目的として成長酸化物を持つ。

【図面の簡単な説明】

第１図は、本発明による交叉形FAMOSアレイの部分的断
面を含む斜視図である。中央にある２面の断面は、一実
施例のトランジスタのゲートを貫通して画かれた立面図
である。外側の２面は、これらのゲート間の領域を貫通
して画かれた立面図である。 第２図は、本発明のデバイスの上面図である。 第3a図〜第3d図は、第２図のデバイスの指示される断面
についての立面図であり、第１図の右内側の断面につい
ての製造中の複数工程における立面図でもある。 第4a図〜第4d図は、第２図のデバイスの指示される断面
についての立面図と第１図の左内側断面についての製造
中の複数工程における立面図である。 第5a図と第5b図は、本発明による交叉形FAMOSアレイの
一部を他の実施例の断面図と斜視図である。２つの中央
断面は、一実施例のトランジスタゲートを貫通して画か
れた立面図である。２つの外側の断面は、これら２つの
ゲート間の領域を貫通して画かれた立面図である。 ２……埋設導体 ３……半導体基板 ４……シリサイド加工上面領域 ５……第１の絶縁酸化物ストリップ ６……フィールド酸化物領域 ７……Ｐ型チャンネルストップ領域 ８……フローティングゲート ９……ゲート酸化物層 9a……トンネル領域 10……コントロールゲート 11……レベル間誘電体層 12……側壁酸化物領域 13……ワード線 14……第２の絶縁酸化物ストリップ 15……酸化物／窒化物層 17……保護層 SD……ソース−ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−318164（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/10 434 H01L 29/788 - 29/792

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板３の面上に形成されたソース−
   ドレイン領域SDを有する複数条の導体２であって、該導
   体２の各々は、該半導体基板３の下地材料の第１の導電
   形とは反対の形の第２の導電形の高濃度ドープ領域であ
   り、該導体２の各々は、該面上の比較的厚い第１の絶縁
   酸化物ストリップ５の下に埋設され、該ソース−ドレイ
   ン領域SDの各々は、チャンネル領域Ｃによって該面上の
   少くとももう１つのソース−ドレイン領域SDから隔離さ
   れているものと、 半導体基板３の一面であって、各対の導体２間で、かつ
   各対のチャンネル領域Ｃ間に存在する酸化物領域６と、 チャンネル領域SDの各々を覆い、ゲート酸化物層４によ
   って該面上の該チャンネル領域から分離されていて、そ
   こで各別の隣接する厚いフィールド酸化物領域６の一部
   を覆って延在し、それの延在方向が該導体２の方向に対
   して概ね直交しているフローティングゲート８と、 フローティングゲート８を覆い、該面上に沿って延在
   し、レベル間誘電体層11によって該フローティングゲー
   ト８から分離されているコントロールゲート10と、 コントロールゲート10に接触し、該コントロールゲート
   10と第１の絶縁酸化物ストリップ６とを覆い、該導体２
   の方向に対して概ね直角する方向に延在する複数のワー
   ド線13とから成り、 ここで複数条の導体２の各々が、シリサイド加工領域４
   を含んでいることを特徴とするフローティングゲートメ
   モリアレイ。