JPH05259475A - メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 - Google Patents

Abstract

(57)【要約】 【目的】 ビット線を形成するときフィールド酸化物領
域を除去しないようにする。 【構成】 シリコン基板内にくぼんだフィールド酸化物
領域を形成する工程を含む、高密度の電気的にプログラ
ム可能な読出し専用メモリを製造する方法である。細長
い平行な語線スタックを基板の表面の上に形成する。そ
れらの垂直スタックの間の開口部にイオンを打ち込むこ
とによりソース領域とドレイン領域を形成する。次に、
それらの開口部に、ウェハーがほぼ平らになるまで金属
層を充填する。次に、その金属層をパターン化してドレ
イン接点パッドとＶｓｓ相互接続片を形成する。それら
のＶｓｓ相互接続片は、近接するメモリセルを絶縁する
フィールド酸化物領域を横切って、近接するソース領域
に接触する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は浮動ゲートを用いる半導
体メモリ装置およびその製造方法に関するものである。
とくに、本発明は電気的に消去可能で、かつ電気的にプ
ログラム可能である読出し専用メモリを製造する方法に
関するものである。

【０００２】

【従来の技術】不揮発性半導体メモリ装置は電子産業に
おいて長年にわたり広く用いられてきた。それらのメモ
リは、二酸化シリコンのような絶縁層により浮動ゲート
部材が完全に囲まれている浮動ゲート装置を採用してい
る。通常は、浮動ゲート部材を形成するために多結晶シ
リコン（すなわち、ポリシリコン）層が用いられる。電
子なだれ注入、チャネル注入、トンネル効果等、を含む
各種の機構によって電荷が浮動ゲートへ転送される。そ
れらの装置の動作原理に従って、浮動ゲートの上の電荷
がセル内部のチャネル導電度に影響を与える。その導電
度があるレベルより上であると、そのセルは１つの２進
状態にプログラムされたと見なされ、導電度が別のレベ
ルより下であると、そのセルは逆の２進状態にプログラ
ムされたと見なされる。そのようなセルのアレイを含む
メモリ装置は、従来技術においてはＥＰＲＯＭまたはＥ
ＥＰＲＯＭと呼ばれている。

【０００３】フラッシュＥＰＲＯＭまたはフラッシュＥ
ＥＰＲＯＭとして知られているある種の不揮発性メモリ
装置は、セルの全体のアレイを同時に消去できる。すな
わち、通常のＥＰＲＯＭまたはＥＥＰＲＯＭとは異なっ
て、個々のセルまたはセル群は別々には消去されない。
フラッシュＥＥＰＲＯＭが１９８８年５月１０日に出願
され、本願出願人へ譲渡された「低電圧ＥＥＰＲＯＭセ
ル（Ｌｏｗ Ｖｏｌｔａｇｅ ＥＥＰＲＯＭ Ｃｅｌ
ｌ）」という名称の未決の米国特許出願０７／２５３，
７７５に開示されている。米国特許第４，６９８，７８
７号および第４，８６８，６１９号にも非対称的なソー
ス／ドレイン輪郭を有するように製造されたＥＥＰＲＯ
Ｍ装置が開示されている。それらの各参考文献は、チャ
ネルから浮動ゲートへの熱い電子の注入によりプログラ
ムされ、浮動ゲートから基板へのファウラー＝ノルトハ
イム・トンネル現象により消去される、電気的に消去可
能かつプログラム可能であるメモリ装置が開示されてい
る。

【０００４】過去においては、ＥＰＲＯＭセルおよびＥ
ＥＰＲＯＭセルはフィールド分離領域により囲まれた活
性領域を最初に形成することにより製造していた。フィ
ールド分離は比較的熱いフィールド酸化物領域により形
成する。その後、それらの活性領域内に個々のメモリセ
ルを形成する。大きいメモリセルの構造においては、細
長くて、平行なソース／ドレイン領域を形成するのが普
通である。それらの領域はビット線と呼ばれることもあ
る。それらの細長いビット線はアレイの長さを横切って
延長し、それらの間に形成されているセル列に対して電
気的接続を行う。それらのビット線に対して全体として
垂直に複数のポリシリコン帯が延長する。それらのポリ
シリコン帯は語線としばしば呼ばれる。それらの各ポリ
シリコン語線はアレイ内の１つのセル行内の制御ゲート
へ結合される。それと共に、ビット線と語線は個々のメ
モリセルとに対する情報の読出しおよび書込みのための
手段を構成する。

【０００５】従来の方法において生ずる問題の１つは、
基板内に連続するソース線およびドレイン線を形成する
ために、フィールド酸化物の選択された部分を基板表面
から除去せねばならないことである。除去されると、基
板と領域のうち、ビット線を設ける部分に適切にドープ
するために通常のイオン打ち込み工程が典型的に採用さ
れる。フィールド酸化物を除去するエッチング工程中に
フィールド酸化物と下側のシリコン基板の間に非常に高
いエッチング選択性を要求される。基板の過大エッチン
グによって基板表面のその領域が損なわれる。この種の
表面損傷の結果として、アレイ内で消去分布の問題が起
きる。すなわち、アレイ内のあるセルが別のセルよりは
るかに速く消去される。もちろん、消去性能のそのよう
な変動は望ましくない。

【０００６】メモリ・アレイの密度を高くするためにメ
モリセルの全体の寸法を小さくすることは有利である。
従来は、セルの寸法を小さくする上での主な障害は接点
とゲートの間隔に対する要求であった。過去において
は、不慮の短絡から保護するために、ポリシリコン制御
ゲートとドレイン接点の間には０．５ミクロンより広い
間隔が求められていた。この間隔要求は全体の達成可能
なセル密度を制約していた。最小接点−ゲート間隔は、
従来の方法ではゲート部材の上の段状の被覆制約により
限られていた。

【０００７】この明細書の記載からわかるように、本発
明はアレイ内部の細長い、埋め込まれたビット線を形成
するときに、選択されたフィールド酸化物領域を除去す
る必要を無くすＥＰＲＯＭ装置を製造する方法を開示す
るものである。本発明の方法は高度に自己整列する接点
構造と、フィールド酸化物領域の上に導電帯を形成する
ために、種々の物質のうちでチタンのシリコン化合物と
窒化チタンの新規な使用とにより特徴づけられる。発明
者が知っているその他の従来技術には、ＩＥＤＭ．１９
８２年、所載のラウ（Ｌａｕ）他による「二シリコン・
チタン自己整列ソース／ドレイン＋ゲート技術（Ｔｉｔ
ａｎｉｕｍ Ｄｉｓｉｌｉｃｉｄｅ Ｓｅｌｆ−Ａｌｉ
ｇｕｅｄＳｏｕｒｃｅ／Ｄｏｒｅｉｎ＋Ｇａｔｅ Ｔｅ
ｃｈｎｏｌｏｇｙ）」と題する文献がある。この技術は
二シリコン・チタンの使用について述べている。半導体
法における窒化チタンの形成も、マテリアル・リサーチ
・ソサエティ（Ｍａｔｅｒｉａｌ Ｒｅｓｅａｒｃｈ
Ｓｏｃｉｅｔｙ）１９８９年発行の、ピンチョフスキー
（Ｐｉｎｔｃｈｏｖｓｋｉ）他著「ＬＰＣＤ窒化チタン
−付着、特性、およびＵＬＳＩへの応用（ＬＰＣＤ Ｔ
ｉｔａｎｉｕｍ Ｎｉｔｒｉｄｅ−Ｄｅｐｏｓｉｔｉｏ
ｎ，Ｐｒｏｐｅｒｔｉｅｓ，ａｎｄ Ａｐｐｌｉｃａｔ
ｉｏｎ ｔｏＵＬＳＩ）」にも半導体法による窒化チタ
ン膜も形成が記載されている。マテリアル・リサーチ・
ソサエティ、１９８９年発行の、ウェイ（Ｗｅｉ）他著
「複合ターゲットからの窒過チタン拡散バリヤ膜スパッ
タの微細構造および電気的特性（Ｍｉｃｒｏｓｔｒｕｃ
ｔｕｒｅ ａｎｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｒｏｐｅ
ｒｔｉｅｓ ｏｆ Ｔｉｔａｎｉｕｍ Ｎｉｔｒｉｄｅ
ＤｉｆｆｕｓｉｏｎＢａｒｒｉｅｒ Ｆｉｌｍｓ Ｓ
ｐｕｔｔｅｒ ｆｒｏｍ ａ Ｃｏｍｐｏｓｉｔｅ Ｔ
ａｒｇｅｔ）」、およびマテリアル・リサーチ・ソサエ
ティ、１９８９年発行、シャーマン（Ａ．Ｓｈｅｒｍａ
ｎ）著、「常温壁ＣＶＤ反応器内の窒化チタン付着（Ｔ
ｉｔａｎｉｕｍ Ｎｉｔｒｉｄｅ Ｄｅｐｏｓｉｔｉｏ
ｎ ｉｎ ａ Ｃｏｌｄ Ｗａｌｌ ＣＶＤ Ｒｅａｃ
ｔｏｒ）」が含まれている。ＥＰＲＯＭメモリセル構造
用の溝自己整列分離法技術も、ＩＥＤＭ、１９８９年、
５８３〜５８６ページ所載の「１６ＭＢ ＥＰＲＯＭ用
３．６平方ミクロンメモリセル構造（Ａ ３．６μｍ²
Ｍｅｍｏｒｙ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅｆｏｒ
１６ＭＢ ＥＰＲＯＭｓ）」と題するヒサムネ他の論文
に記載されている。

【０００８】

【発明が解決しようとする課題】アレイ内部の細長い埋
め込まれたビット線を形成するときに、選択されたフィ
ールド酸化物領域を除去する必要をなくすＲＰＲＯＭを
製造する方法を提供する。

【０００９】

【課題を解決するための手段】個々のメモリセルのアレ
イを含む電気的にプログラム可能な読出し専用メモリ装
置の製造方法について説明する。本発明の方法の一実施
例においては、装置の間に分離領域を形成するために、
従来のくぼみフィールド酸化処理工程をまず行う。分離
領域を形成した後で、シリコン基板表面にゲート酸化物
を形成する。次に、第１のポリシリコン層から浮動ゲー
ト部材を形成する。それらの浮動ゲート部材は装置内の
個々のメモリセル用の記憶素子を含む。

【００１０】浮動ゲート部材の形成に続いて、浮動ゲー
ト部材の上に細長い、平行な離隔された複数の垂直スタ
ックを形成する。それらの各スタックは重なり合った層
を有する。それらの層には、浮動ゲート部材の上に形成
された誘電体層と、メモリセル行のための制御ゲートと
して機能する第２のポリシリコン層とが含まれる。好適
な実施例においては、第２のポリシリコン語線がタング
ステン金属層で覆われる。このタングステン金属層の上
に、スタックを後の処理工程から分離するための絶縁層
が付着される。

【００１１】垂直スタックの形成には、重なり合ってい
る層を、対応する開口部が形成されるように、基板まで
エッチングすることが含まれる。それらの開口部を通じ
て、ドーパントを基板内に注入して、装置のソース領域
とドレイン領域を形成する。ドーパントの注入後に、ス
タックの垂直側に側壁絶縁領域を形成する。これは浮動
ゲート部材とポリシリコン語線を完全に絶縁する。それ
からスタックの間のスペースに金属層を充填する。

【００１２】スタックの間のスペースすなわち開口部を
充たす金属層を次にパターン化して、ソース領域とドレ
イン領域に自己整列させられる接点を形成する。垂直ス
タックは完全に絶縁されているから、ドレイン領域とソ
ース領域のための接点パッドは垂直スタックのトップの
上を部分的に延長することを許される。これにより、悪
影響なしに、後の金属化マスキング層のずれをいくらか
許容できる。

【００１３】ドレイン接点パッドを形成する同じパター
ン化工程が、隣接する共通ソース領域の相互接続も行
う。このことは、ソース領域の上のスペースを充たすた
めに用いられる同じ金属が、隣接するメモリセルの間の
充たされている酸化物領域の上も延びることも意味す
る。これは、アレイ内にビット線を形成する時に、選択
されたフィールド酸化物領域除去の必要をなくす。

【００１４】

【実施例】この明細書においてはセル寸法が小さいＥＥ
ＰＲＯＭメモリアレイを製造する方法について説明す
る。以下の説明においては、本発明を完全に理解できる
ようにするために、ドーピングレベル、寸法、材料の種
類等の数多くの特定の詳細について述べる。しかし、そ
れらの特定の詳細なしに本発明を実施できることが当業
者には明らかであろう。他の場合には、本発明を不必要
にあいまいにしないようにするために、周知の処理工程
は詳しくは説明しなかった。本発明のメモリセルは、標
準的な金属−酸化物−半導体（ＭＯＳ）処理を用いて製
造する。セルを含んでいるアレイは、好適な実施例にお
いては、ｎチャネル装置として製造する。周辺回路はｎ
チャネル装置または相補ＭＯＳ（ＣＭＯＳ）装置を採用
できる。

【００１５】図１には、２つの隣接するセルにより共用
されている共通ソース領域１５を含む従来のＥＥＰＲＯ
Ｍメモリセルの一部の平面図が示されている。各隣接セ
ルはドレイン領域１４とドレイン接点１７を含む。各セ
ルのためのチャネル領域が、ソース領域とドレイン領域
の間のポリシリコン浮動ゲート部材１６と語線１１の真
下にある。図１にはチャネルがクロスハッチングされた
領域１９に示されており、ポリシリコン浮動ゲート部材
１６はチャネルの縁部を僅かにこえて、語線１１への向
きへ延長しているのが示されている。ポリシリコン浮動
ゲート部材は典型的には第１のポリシリコン層から形成
される。

【００１６】そのような装置の製造においては、隣接す
る装置の間をフィールド分離するために、製造工程の初
めの方でフィールド酸化物領域１３を製造する。本発明
に従って、フィールド酸化物領域１３の成長に直前に基
板表面に浅い溝を初めにエッチングする。その後で、そ
れらの溝にＣＶＤ酸化物またはポリシリコンを充填し、
それにより装置の活性領域に横方向の短い侵食部（すな
わち、短い「鳥のくちばし」）が生ずる。溝を設けるこ
とによってフィールド酸化物のより高い割合の部分を基
板表面の下側に配置できるようにする。いいかえると、
フィールド酸化物を成長させる領域に浅い溝をエッチン
グすることによって、酸化物層をシリコン表面の内部へ
より深くくぼませることができる。くぼんだフィールド
酸化物領域により製造の残りの全工程にわたってより高
い平面性を得ることができる。平らな表面は高い回路密
度の達成に重要である。

【００１７】フィールド酸化物領域を形成するための処
理工程は、バッファ酸化物層（厚さがほぼ５０オングス
トローム）を最初に成長させる工程と、その後の窒化物
層（厚さがほぼ１０００オングストローム）の形成工程
とを含む。窒化物層とバッファ酸化物層を次にパターン
化して、装置の活性区域を形成する。次に、露出したシ
リコン基板を約５００〜１０００オングストロームの深
さまでエッチングして浅い溝を形成する。それらの溝に
ＣＶＤ酸化物またはポリシリコンを充填して、くぼんだ
フィールド酸化物領域を形成する。この段階でホウ素イ
オンを打ち込んでｐ井戸領域を形成することが好まし
い。イオン打ち込みは、好適な実施例においては、１８
０KeV のエネルギーで、５．０×１０¹²原子／cm² のレ
ベルで行う。

【００１８】フィールド酸化およびゲート酸化物層（図
３参照）の形成の後で、シリコン基板の上に第１のポリ
シリコン層（ポリ１）を付着する。このポリ１層をプラ
ズマエッチングして、装置の活性領域に全体的に整列さ
せる。次に、第２のポリシリコン層（ポリ２）から語線
１１を形成する。次に、第１のポリシリコン層を語線１
１と整列して再びエッチングし、浮動ゲートを形成す
る。

【００１９】浮動ゲート１６はチャネル領域の上で、語
線１１の下に形成されることに注目されたい。各浮動ゲ
ート１６は電気的に分離される。すなわち、各浮動ゲー
トは絶縁物（たとえば、二酸化シリコン）により完全に
囲まれる。

【００２０】初めの方で述べたように、図１に示す問題
の１つは、共通埋め込みソース領域１５を形成するため
のイオン打ち込み用開口部を設けるために、フィールド
酸化物を選択的に除去せねばならないことである。フィ
ールド酸化物の除去によりアレイの性能に問題が起きる
ことがしばしばある。更に、ポリ語線１１へのドレイン
接点１７のためのスペースを必要とすることにより、図
１のアレイ内のセルの密度に制約が加えられることにな
る。

【００２１】次に、本発明の方法により製造したアレイ
の一部の平面図が示されている図２を参照する。図２に
おいて、共通ソースビット線２０が、特殊なメタライズ
された片２７によりフィールド酸化物領域の上で接続さ
れる。片２７は隣接するセルのソース領域を基準動作電
位（たとえばＶｓｓ）へ「ジャンパ」すなわち接続す
る。ここで説明する実施例においては、その片は窒化チ
タン（ＴｉＮ）の層で形成される。もっとも、別の材料
（たとえばタングステン）も使用できる。したがって、
片２７の使用により、ビット線２０を受けるためにフィ
ールド酸化物を除去する必要が避けられる。これについ
ては後で詳しく説明する。

【００２２】図２は、アレイを横切って１つの方向にほ
ぼ平行に形成された語線２２も示されている。それらの
語線２２に全体として垂直な金属１線２６が形成され
る。それらの線２６はセルのドレインへドレイン接点２
５を介して接触するために用いられる。本発明によれ
ば、ドレインとゲートへの接点の間隔に対する要求がほ
とんどなくなっていることに注目されたい。いいかえる
と、対策用のスペースの必要なしに、ドレイン接点２５
はポリシリコン語線２２のすぐ近くに形成される。この
後者の特徴は窒化チタン（ＴｉＮ）パッド２３の使用に
より可能にされる。ＴｉＮパッド２３は、接点とゲート
の間隔に対する要求を軽くするために自己整列接触手段
を提供する。好適な実施例においては、ドレイン接点２
５はほぼ０．５平方ミクロンであり、ＴｉＮパッド２３
は０．７平方ミクロンのオーダーである。図２３に示す
ように、パッド２３はポリ語線２２の上に約０．２ミク
ロンだけ重なり合う。

【００２３】次に図３を参照する。図２に示す構造を構
成するために、基板３０の上に上記のようにしてフィー
ルド酸化物をまず形成する。次に、ｐ形基板３０の上に
ゲート酸化物を成長させる。トンネル酸化物すなわちゲ
ート酸化物が図３に層２９で示されている。チャネル注
入を行ってセルのしきい値電圧を調整する。次に、第１
のポリシリコン層２１をゲート酸化物の上に付着する。
（図示を明確にするために、ゲート酸化物は図４〜１１
には示されていないことに注目されたい。）前記したよ
うに、第１のポリシリコン層はアレイ中にセルの浮動ゲ
ートを最終的に形成する。

【００２４】第１のポリシリコン層が付着されてからポ
リシリコン層間の誘電体層２４を形成する。典型的には
誘電体層２４は、二酸化シリコンと、窒化シリコンと、
二酸化シリコンとを含む複合酸化物を含む。この種の複
合誘電体はＯＮＯとしばしば呼ばれる。あるいは、通常
の二酸化シリコンを使用できる。

【００２５】次に、誘電体層２４の上に第２のポリシリ
コン層２２を形成する。この層２２はアレイ内に装置の
制御ゲートを形成する。次に、ケイ化タングステン（Ｗ
Ｓｉ）の層３２をポリ層２２の上に付着する。ケイ化タ
ングステン層は語線の導電度を高くするために含まれ
る。層３２の上に低温度付着酸化物（ＬＴＯ）または窒
化シリコン層３３を付着する。この層は層３３として示
されており、下側の導電層（すなわち、層２２と３２）
を絶縁する。層３２と２２は一緒になってアレイ中に語
線を形成する。図２において、第２のポリシリコン層
（ポリ２）語線が参照番号２２で全体的に示されてい
る。残りの図４〜１１についての説明を簡単にするため
に、参照番号２２は付加層３２の存在を示すものと理解
すべきである。

【００２６】ポリ層２１を付着した後で、それをエッチ
ングして、細長くて平行な離隔された片を形成する。図
３に示すスタックの形成後に、別のエッチング工程を行
ってアレイ中に語線を形成する。この工程で低温度酸化
物／窒化物層３３、第１のポリシリコン層２１、ケイ化
タングステン層３２、第２のポリシリコン層２２、ポリ
シリコン層間誘電体層２４をエッチングする。したがっ
て、これは、おのおの上記層の重なったものを含む複数
の別々の垂直スタックを形成する自己整列エッチングで
ある。第１のポリシリコン層２１（これは、垂直エッチ
ング工程の後ではセルのチャネル領域の上に限られる）
を除き、エッチングされたスタックは図２に示されてい
る語線２２を含む。

【００２７】図４は図２のアレイのｂ−ｂ′線に沿う断
面図である。図４は、垂直スタックのエッチングとイオ
ン打ち込み工程の後のシリコン基板３０を示す。明らか
に示されているように、各語線スタック３６は重なり合
っているポリシリコン層２１、２２と、それらの間の誘
電体層２４と、ケイ化タングステン層３２と、ＬＴＯす
なわち窒化シリコン層３３とを有する。また、上記エッ
チング工程に従って付着およびパターン化されたレジス
ト層３４も示されている。エッチングが終わった後で、
図４に矢印３７で示すように、ひ素注入を行う。好適な
実施例においては、ひ素を２０〜４０KeV のエネルギー
で１〜４×１０¹⁵原子／cm² のレベルまで打ち込む。こ
れにより細長い、離隔されたドープ領域３９と３８が基
板３０に形成される。

【００２８】次に、図５に示すように、露出されている
領域３９をフォトレジスト部材４３で覆う。（フォトレ
ジスト部材３４はこれが行われる前に除去されているこ
とに注目されたい。）この点で、領域３８が露出された
ままである間領域３９は保護される。それからイオン打
ち込み工程を行う。このイオン打ち込みは異なるｎ形の
ドーパントでソース領域に対して行われる。現在、りん
が２０〜４０KeV のエネルギーで約２〜８×１０¹⁵原子
／cm² のレベルで打ち込まれている。これは図５に矢印
４１で示されている。イオン打ち込み３７、４１によ
り、本発明に従ってスタック３６に自己整列させられて
いるソース領域とドレイン領域が形成される。これによ
りソース領域とドレイン領域がポリシリコン層２１と２
２に正確に整列させられる。それらの層はセルの浮動ゲ
ートと制御ゲートを構成する。

【００２９】打ち込み４１に続いて、基板を高温度で酸
化する。これによりポリ２ゲートに横方向に沿う比較的
厚い再酸化（すなわち、「ｒｅｏｘ」）領域が形成され
る。好適な実施例においては、この酸化工程は約８５０
℃で行う。この工程で生じたｒｅｏｘの厚さは約５００
オングストロームである（ソース領域およびドレイン領
域の上はもちろん、ゲートの縁部に沿って配置され
る）。第１のポリシリコン層２１と第２のポリシリコン
層の厚さはそれぞれ１０００オングストロームと１５０
０オングストロームである。ケイ化タングステン層３２
は約２０００オングストロームの厚さに形成することが
好ましく、ＬＴＯすなわち窒化物層３３の厚さは１００
０〜１５００オングストロームの範囲である。層３３は
ｒｅｏｘ成長工程中にスタック３６に酸化物が形成され
ることを阻止する。

【００３０】フィールド酸化物領域を形成する高温度酸
化工程は、基板３０へ以前に打ち込まれたひ素とりんの
ドーパントも活性化する。したがって、図６に示すよう
にソース領域２０とドレイン領域４０が形成される。ソ
ース領域２０はドレイン領域４０と比較して深く示され
ている。その理由は、りんドーパントの方がひ素よりも
速くシリコン中へ拡散するからである。したがって、そ
れらの領域は本質的に深い。りんドーパントは浅いドレ
イン領域４０に対して一層段階的な接合を生ずる。すな
わち、ソース領域に付随するドーパントの傾きはドレイ
ン領域におけるそれよりも一層ゆるやかである。りんの
拡散度が比較的高いために、ソース領域２０と浮動ゲー
ト２１の間の重なり合いは大きい。この重なり合いは、
電子が浮動ゲート２１から、重なり合っている薄いゲー
ト酸化物を通ってソース領域２１まで、トンネル効果で
移動する消去動作中に有用である。

【００３１】高温度酸化の後で、スタック３６の側壁部
に沿ってスペーサ酸化物すなわち窒化物領域４８が形成
される。スペーサ酸化物領域４８は金属とポリシリコン
層２１または２２の間で短絡が起こることを阻止する。
領域４８は周知のＴＥＯＳ法または窒化物法に従って約
５００オングストロームの厚さに形成する。スペーサエ
ッチングの後で、ポリ・スタックのチップ上のＬＴＯす
なわち窒化物は、約５００オングストローム以上が残っ
ていることが好ましい。

【００３２】スペーサ酸化物領域４８を形成したら、ウ
ェハー表面へチタンをスパッタする。チタンのスパッタ
の前に、ソースとドレインの両方の領域に残っている酸
化物を除去するための処理を行う。次のアニール工程で
ソース領域２０とドレイン領域４０にケイ化チタン（Ｔ
ｉＳｉ₂ ）が形成される。ケイ化チタンの領域が図６に
クロスハッチングされた領域４２により示されている。
スパッタ工程の前は、シリコン基板の露出部分だけがソ
ース領域とドレイン領域である。このことは、ケイ化チ
タンがそれらの領域のみに形成されることを意味する。
残りの部分においては、スパッタされたチタンまたは窒
化チタンを、化学エッチング剤に浸すことにより基板表
面から除去する。もちろん、その処理では、ケイ化チタ
ンが形成されていない部分、すなわち、ソースとドレイ
ンの接触領域以外のどこでも、のチタンを除去するだけ
である。

【００３３】次に図７を参照して、ケイ化チタン領域４
２の形成後に、ウェハー表面へ窒化チタンを付着する。
この窒化チタンの付着により、スタック３６の間のソー
ス領域とドレイン領域に対する接点開口部を構成する各
間隔（好適な実施例では約０．４〜０．５ミクロン幅）
を充填する。窒化チタン層の厚さは、層３３の上面の上
約２０００〜３０００オングストロームまで延びる。次
にその窒化チタン層をパターン化し、エッチングしてド
レイン接点２３とＶｓｓ片２７を形成する。あるいは、
タングステン層に続いて窒化チタンの接着層を利用でき
る。

【００３４】窒化チタンは、ＬＰＣＶＤとして知られて
いる化学的蒸着技術を用いて付着することが好ましい。
パッド２３および片２７を形成するための窒化チタン層
のエッチングはドライ・エッチング技術またはウェット
・エッチング技術を用いて行うことができる。パッド２
３と片２７を形成したら、基板表面はほぼ平らである
（図８参照）。

【００３５】窒化チタン層の付着とパターン化の後で、
ホウ素−りん−シリコン−ガラス（ＢＰＳＧ）４９を、
従来のＬＰＣＶＤ法を用いて、基板表面に形成する。標
準のフォトリソグラフィック・マスキング工程を用いて
接点ドレイン開口部２５を形成し、それから第１の金属
層２６を付着し、パターン化して集積回路のための相互
接続ネットワークを形成する。一例として、図２は、ド
レイン接点２５へ接続されている一対の第１の金属トレ
ースを示す。

【００３６】単一マスキング工程によりパッド２３と片
２７を形成すると、従来技術よりもかなり有利であるこ
とを理解すべきである。たとえば、窒化チタン・パッド
２３は下側のドレイン領域４０へ自己整列接点を提供す
る。ドレイン接点開口部２５はパッド２３の上面上のど
こにでも配置できることに注目されたい。ある場合に
は、装置の性能を低下させることなしに、開口部２５を
隣接するＬＤＴすなわち窒化物領域３３の上に重ね合わ
せることもできる。このようにして、パッド２３をもち
いることによって本発明の方法を接点マスクの位置合わ
せのくるいに対して高い許容度が与えられる。

【００３７】更に、従来の方法の段の高さカバー範囲問
題も、窒化チタンパッド２３と片２７の形成によって基
板表面が非常に平らになるから、本発明の方法ではもは
や要因ではない。パッド２３を用いることにより、ドレ
イン接点−ゲート間隔の制約が解消されているから、セ
ルの寸法も非常に小さくなる。結局、本発明により、従
来のＥＥＰＲＯＭセルの構造よりセルの寸法を５０％減
少できた。

【００３８】セル寸法の減少は、下側のフィールド酸化
物領域５０を横切る隣接するソース領域２０の間を接続
するＶｓｓ片２７の使用により支援される。本発明のこ
の面を図８に示す。図８は、窒化チタン領域２３と２７
のパターン化の後で、ＢＰＳＧ層４９の付着直前の基板
の斜視図である。実際にＶｓｓ片２７は隣接する拡散共
通ソース領域２０の間の「ジャンパされた」電気的接続
を行う。本発明によって、共通ビット線がジャンパされ
た接続により実現されることを理解すべきである。しか
し、ビット線自体は、従来技術とは異なって、完全に
「埋め込まれる」ことはないことに注目されたい。個々
のセルに関連する表面拡散だけが基板内に「埋め込ま
れ」、ソースの間の接続はＶｓｓ片２７を用いて達成さ
れる。

【００３９】また、窒化チタンを、タングステン、チタ
ン、その他のチタン化合物で置換できることにも注目さ
れたい。重要な要求は、パッドと片の金属が、語線ポリ
シリコン・スタックの間の接点スペースを充填する一致
付着を行うことである。更に、別の実施例においては、
チタン層をより厚くし、パターン化して、メタライズ層
２６の必要をなくす相互接続系を提供することができ
る。

【００４０】図９は図２のＡ−Ａ′線に沿うメモリアレ
イの断面図を示す。この図は窒化チタン片２７を介する
共通ソース領域２０のジャンパ接続を示す。アレイ内で
は、個々のセルに関連するソース領域がフィールド酸化
物領域５０により完全に囲まれている。ソース領域２０
は窒化チタン片２７を介して相互に接続され、窒化チタ
ン片２７はケイ化チタン接点４２を介してソース拡散部
へ結合される。このようにして、共通ソース・ビット線
領域２０を、ＥＥＰＲＯＭアレイ内の単一の列線として
形成できる。

【００４１】図１０は図２のメモリ装置のＣ−Ｃ′線に
沿う断面図である。この図は、ポリシリコン層２２と、
ケイ化タングステン層３２と、ＬＴＯ／窒化物層３３と
を含むポリシリコン語線に沿って横方向にとったもので
ある。層３３はＢＰＳＧ層４９により覆われ、金属１導
体２６が続く。語線２２はフィールド酸化物領域５０を
横断して、ＥＥＰＲＯＭセルの行内の全てのセルの制御
ゲートへ接続する。個々のセルの浮動ゲートは、メモリ
セルのチャネル領域の上に限られている第１のポリシリ
コン層２１により形成される。

【００４２】図１１は図２のＥＥＰＲＯＭのＤ−Ｄ′線
に沿う断面図である。この図は、隣接する語線２２に沿
って平行に延長しているＶｓｓ片２７を示す。この図か
らわかるように、窒化チタン片２７は、側壁酸化物領域
４８によりアレイの語線（ポリシリコン層２２とケイ化
タングステン層３２で構成されている）から絶縁され
る。窒化チタン片２７は、貫通開口部が形成される場以
外のどこでも、ＢＰＳＧ４９により上方も絶縁される。
それらの貫通開口部は、後で付着される金属相互接続層
へ電気的に接続させる手段を提供する。

【図面の簡単な説明】

【図１】従来のアレイで生ずる問題を示すために用いら
れる従来のメモリ・アレイの部分平面図である。

【図２】本発明に従って製造されたアレイの一部の部分
平面図である。

【図３】順次形成された層のスタックが基板表面の上に
付着された後の横断面図である。それらの層はポリシリ
コンの第１の層と、ポリシリコンの間の誘電体層と、ポ
リシリコンの第２の層と、ケイ化タングステンの層と、
二酸化シリコンあるいは窒化シリコン層とを含む。この
製造法は本発明の好適な実施例によるものである。

【図４】ソース領域とドレイン領域を形成するスタック
された層の選択的エッチングおよびイオン打ち込み工程
の後の図３に示されている基板を示す。

【図５】ソース領域への付加イオン打ち込み工程の後の
図４に示されている基板を示す。

【図６】側壁酸化物領域およびチタンのケイ化物のソー
ス／ドレイン接点の形成の後の図５の基板を示す。

【図７】チタンのケイ化物のパッドおよびストラップの
形成の後の図６の基板を示す。アレイのための第１の金
属化層も示されている。

【図８】フィールド酸化物領域の相対的な場所を示す図
７の基板の斜視図である。

【図９】図２のＡ−Ａ′線に沿う図２の基板の横断面図
である。

【図１０】図２のＣ−Ｃ′線に沿う図２の基板の横断面
図である。

【図１１】図２のＤ−Ｄ′線に沿う図２の基板の横断面
図である。

【符号の説明】

２０ ビット線 ２１ ポリシリコン層 ２２ 語線 ２３ パッド ２４ 誘電体層 ２５ ドレイン接点 ２６ 金属線 ２７ 金属化された片 ３０ 基板 ３２ ケイ化タングステン層 ３３ 窒化タングステン層 ３６ スタック ４０ ドレイン領域 ４２ チタンのシリコン化合物層 ４８ 窒化領域 ４９ ホウ素−りん−シリコン−ガラス層 ５０ 酸化領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・ケイ−シイ・レイ アメリカ合衆国 94002 カリフォルニア 州・ベルモント・リンカーン アヴェニ ュ・2613 (72)発明者 ティ・シィ・オン アメリカ合衆国 95132 カリフォルニア 州・サン ホゼ・メイアル コート・1820

Claims (2)

【特許請求の範囲】
1. 【請求項１】 （ａ）シリコン基板の上にゲート酸化物
   を形成する工程と、 （ｂ）前記ゲート酸化物の上の各メモリセルのための浮
   動ゲート部材を形成する工程と、 （ｃ）アレイ内の前記メモリセルの行のための制御ゲー
   トとして機能して、誘電体層により前記浮動ゲート部材
   から絶縁されるポリシリコン語線をおのおの含む前記浮
   動ゲート部材の上に複数の細長い、平行な、離隔された
   スタックを形成する工程と、 （ｄ）第１のドーパントを、前記基板の前記スタックを
   分離するスペース内に注入してソース領域とドレイン領
   域を前記基板内に形成する工程と、 （ｅ）前記スタックの側面に側壁絶縁層を形成する工程
   と、 （ｆ）前記スペースの中に金属層を充填する工程と、 （ｇ）前記金属層をパターン化して前記ソース領域と前
   記ドレイン領域へ自己整列させられた接点を形成し、そ
   の際、隣接するメモリセルの間に延びて隣接する共通ソ
   ース領域間を相互接続する工程と、 を備える、メモリセルのアレイを含む電気的にプログラ
   ム可能な読出し専用メモリ装置をシリコン基板に製造す
   る方法。
2. 【請求項２】 基板の表面に溝をエッチングする工程
   と、 前記基板を選択的に酸化して前記溝の内部に、全体とし
   て前記基板表面の下側に配置される分離領域を形成する
   工程と、 前記基板の上にゲートを形成する工程と、 前記ゲート酸化物を第１のポリシリコン層と、ポリシリ
   コン間誘電体と、第２のポリシリコン層とで順次覆う工
   程と、 前記第２のポリシリコンの上に第１の金属層を付着する
   工程と、 前記第１の金属層の上に絶縁層を付着する工程と、 マスキング層をパターン化して細長い、平行な、離隔さ
   れた開口部を形成する工程と、 前記開口部を通って前記基板まで垂直にエッチングする
   ことにより、細長い、平行な、離隔された語線スタック
   を形成する工程と、 前記開口部を通って前記基板内へドーパントを入れてソ
   ース領域とドレイン領域を形成する工程と、 前記語線に沿って絶縁領域を形成する工程と、 前記基板の上に第２の金属層を付着して、その第２の金
   属層で前記開口部を充填する工程と、 前記第２の金属層をパターン化して前記ソース領域と前
   記ドレイン領域へ自己整列させられた接点を形成する工
   程と、 を備える電気的にプログラム可能な読出し専用メモリ装
   置をシリコン基板に製造する方法。