KR101024764B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 활성영역 상에 콘택 형성 시 소스 영역에 형성되는 콘택은 두 개의 게이트 라인 사이의 활성 영역 중앙부에 상기 게이트 라인과 평행한 방향의 라인 형태로 형성하고, 드레인 영역에 형성되는 콘택은 상기 게이트 라인 외곽의 활성 영역 에지부에 홀 형태로 형성하되, 상기 콘택은 SAC 방법을 이용하여 형성한다. 따라서, 콘택의 면적이 증가되고, 이로 인해 콘택 저항이 감소됨으로써, 동일 전압에서 트랜지스터의 전류 흐름을 증가시켜 소자의 특성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 1T 디램의 소스 영역과 드레인 영역의 콘택 저항을 줄이는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래의 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다.
이러한 디램이 고집적화되면서 단위 셀의 크기가 작아지게 되고, 이에 따라 트랜지스터의 크기도 감소되었다. 그러나, 셀의 캐패시터 용량은 변하지 않고 있다.
이때, 단위 셀의 크기가 작아짐에도 불구하고 동일한 캐패시터 용량을 확보하기 위해서는 유전율이 높은 물질을 이용하거나, 캐패시터의 면적을 크게 확보해야 한다. 그러나, 유전율이 높은 물질을 이용할 경우, 캐패시터 용량은 증가되지만 누설 전류도 함께 증가하기 때문에 유전율이 높은 물질을 무작정 사용할 수는 없다. 또한, 캐패시터의 면적을 크게 하는 경우, 단위 셀의 크기가 감소된 상태에서 상기 캐패시터의 면적을 증가시켜야 하므로, 캐패시터의 높이를 높이는 방법을 사용해야 한다. 그러나, 상기 캐패시터의 높이를 높이게 되면 패터닝 및 전극들을 컨포멀(Conformal)하게 증착하는 공정 시 어려움이 발생하게 되어 안정적인 캐패시터 용량을 확보하지 못하게 된다.
또한, 캐패시터의 높이가 높아짐에 따라 후속으로 형성되는 콘택 형성 공정 시 상기 캐패시터의 높이만큼의 콘택 깊이를 형성해야 하는데, 이로 인해 콘택 저항이 증가되고, 콘택 저항이 증가하게 되면서 트랜지스터의 특성이 저하되는 문제가 있다.
또한, 캐패시터의 높이가 높아짐에 따라 칩의 높이로 인해 패키지시에도 많은 문제가 발생하고 있다.
상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에서, 캐패시터의 용량을 확보하기 위해서 캐패시터의 높이를 증가시키는 경우, 상기 캐패시터의 높이만큼의 깊이를 가지는 콘택을 형성하게 된다. 따라서, 콘택 저항이 증가하게 되고, 트랜지스터의 특성이 저하되는 문제점이 있다.
본 발명은 활성영역 상에 콘택 형성 시 소스 영역에 형성되는 콘택은 두 개의 게이트 라인 사이의 활성 영역 중앙부에 상기 게이트 라인과 평행한 방향의 라인 형태로 형성하고, 드레인 영역에 형성되는 콘택은 상기 게이트 라인 외곽의 활성 영역 에지부에 홀 형태로 형성하되, 상기 콘택은 SAC 방법을 이용하여 형성한다. 따라서, 콘택의 면적이 증가되고, 이로 인해 콘택 저항이 감소됨으로써, 동일 전압에서 트랜지스터의 전류 흐름을 증가시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는
활성영역을 정의하는 소자분리영역과,
상기 활성영역을 교차하는 두 개의 게이트 라인과,
상기 두 개의 게이트 라인 사이의 상기 활성영역 중앙부에 라인형태로 형성된 제 1 콘택과,
상기 두 개의 게이트 라인 외곽의 상기 활성영역 에지부 양측에 홀형태로 형성된 제 2 콘택과,
상기 제 1 콘택에 접속되는 라인형태의 공통소스라인과,
상기 제 2 콘택에 접속되는 버퍼 패드와,
상기 버퍼 패드 상부와 접속되는 형성된 제 3 콘택과,
상기 제 3 콘택에 접속되며, 상기 게이트 라인과 수직한 방향으로 상기 활성영역 상에 형성되는 비트라인을 포함하는 것을 특징으로 하고,
상기 제 1 콘택은 소스 영역에 형성되고, 상기 제 2 콘택은 드레인 영역에 형성되는 것과,
상기 공통소스라인 및 상기 버퍼 패드는 동일한 레이어(Layer)에 형성되는 것과,
상기 공통소스라인 및 버퍼 패드의 폭는 각각 상기 제 1 콘택 및 제 2 콘택의 폭보다 큰 것과,
상기 제 3 콘택은 비트라인콘택인 것과,
상기 제 3 콘택은 상기 버퍼 패드 내측에 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은
활성영역 및 게이트 라인이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,
콘택 마스크를 이용한 사진식각 공정으로 상기 제 1 층간 절연막을 식각하여 상기 활성영역을 노출하는 상기 게이트 라인 사이에 상기 게이트 라인과 평행한 라인 형태의 제 1 콘택홀 및 상기 게이트 라인 외곽의 상기 활성영역 에지부 양측에 홀 형태의 제 2 콘택홀을 각각 형성하는 단계와,
상기 제 1 및 제 2 콘택홀을 포함하는 전체 상부에 도전물질을 형성한 후 상기 게이트 라인 상측이 노출될때까지 평탄화하여 각각 분리된 제 1 콘택 및 제 2 콘택을 형성하는 단계와,
상기 제 1 콘택 및 제 2 콘택이 형성된 전체 상부에 상기 제 1 콘택과 접속하는 공통소스라인 및 상기 제 2 콘택과 접속하는 버퍼 패드가 개재된 제 2 층간 절연막을 형성하는 단계와,
상기 제 2 층간 절연막 상부에 상기 버퍼 패드와 접속하는 제 3 콘택이 개재된 제 3 층간 절연막을 형성하는 단계와,
상기 제 3 콘택과 접속하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 제 1 콘택은 소스 영역에 형성되며, 상기 제 2 콘택은 드레인 영역에 형성되는 것과,
상기 콘택 마스크는 상기 활성영역을 노출시키며, 상기 게이트 라인과 평행한 방향으로 상기 게이트 라인 사이를 노출시키는 차광 패턴이 구비된 것과,
상기 차광 패턴은 상기 활성영역 단축방향의 에지부와 인접한 상기 게이트 라인의 일부와 오버랩되도록 형성하는 것과,
상기 제 1 및 제 2 콘택홀은 SAC(Self Aligned Contact) 방법으로 형성하는 것과,
상기 공통소스라인은 상기 버퍼 패드와 동시에 형성하는 것과,
상기 공통소스라인을 형성한 후 상기 버퍼 패드를 형성하는 것과,
상기 비트라인은 상기 활성영역의 장축방향을 따라 상기 활성영역 상에 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 활성영역 상에 형성되는 콘택 형성 시 SAC(Self Aligned Contact) 방법으로 형성하여 콘택 면적을 증가시킴으로써, 콘택 저항이 감소되어 동일 전압에서 트랜지스터의 전류 흐름이 증가되어 소자의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
본 발명은 캐패시터를 형성하지 않는 1-T(one-Transistor)에 관한 것으로, 1-T(one-Transistor)은 벌크(Bulk) 실리콘 내에 홀(Hole)이 차지(Charge)되는 것에 따라서 트랜지스터의 문턱 전압이 다르게 되어 소스와 드레인 간에 전류 흐름 차이를 이용하는 것이며, 전류를 센싱하기 때문에 드레인으로부터 소스로의 전류흐름이 높게되면 센싱 마진이 향상되기 때문에 드레인과 소스 영역의 콘택 저항을 감소시켜 전류의 흐름을 높이고자 한다.
이에 따라 본 발명에서는 드레인과 소스 영역의 콘택 저항을 줄이기 위해 활성 영역 상에 형성되는 콘택의 면적을 증가시키는 발명에 관한 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 것으로, (ⅰ)은 레이아웃을 도시한 것이며, (ⅱ)는 상기 (ⅰ)의 A - A'에 따른 절단면을 도시한 단면도이다. 또한, 도 1b의 (ⅲ)은 콘택 마스크를 도시한 평면도이다.
도 1a를 참조하면, 소자분리영역을 정의하는 활성영역(110)이 구비된 반도체 기판(100) 상부에 게이트 라인(120)을 형성한다.
여기서, 반도체 기판(100)은 벌크 실리콘층, 절연층 및 실리콘층으로 구성된 SOI(Silicon-On-Insulator)기판인 것이 바람직하다.
이때, 게이트 라인(120)은 하나의 활성영역(110)에 두 개의 게이트 라인(120)이 교차되도록 한다.
여기서, 게이트 라인(120)은 게이트 절연층(120a), 게이트 도전층(120b) 및게이트 하드마스크층(120c)의 적층구조로 구성되며, 상기 적층구조 양측에 스페이서(123)가 형성되어 있다.
이때, 두 개의 게이트 라인(120) 사이의 활성영역(110) 중앙부가 소스 영역(117)이 되고, 두 개의 게이트 라인(120) 외곽의 활성영역(110) 양측 에지부가 드레인 영역(118)이 된다.
즉, 드레인 영역(118)은 소스 영역(117)을 중심으로 하여 좌, 우 대칭이 되도록 구비된다.
도 1b를 참조하면, 게이트 라인(120)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(125)을 형성한다.
다음에, 콘택 마스크를 이용한 사진 식각 공정으로 제 1 층간 절연막(125)을 식각하여 반도체 기판(100)의 소스 영역(117) 및 드레인 영역(118)이 노출되는 콘택홀(미도시)을 형성한다.
여기서, 상기 콘택 마스크(상기 도 1b의 (ⅲ), 200)는 활성영역(110)을 노출시키며, 게이트 라인(120)과 평행한 방향으로 게이트 라인(120) 사이를 노출시키는 차광 패턴(210)이 구비되며, 차광 패턴(210)은 활성영역(110) 단축방향의 에지부와 인접한 게이트 라인(120)의 일부와 오버랩되도록 형성하는 것이 바람직하다.
이때, 콘택 마스크(200)에서 제 1 콘택(130)을 노출시키는 영역의 장축 선폭(a) 및 제 2 콘택(135)을 노출시키는 영역의 단축 선폭(b)은 20 ~ 200nm이고, 제 1 콘택(130)을 노출시키는 영역과 인접한 제 2 콘택(135)을 노출시키는 영역 간의 거리(c)는 10 ~ 100nm인 것이 바람직하다.
그 다음, 상기 콘택홀(미도시)을 포함하는 반도체 기판(100) 전체 상부에 도전물질을 형성한 후 게이트 라인(120)을 배리어로 평탄화 식각을 수행하여 각각 분리된 제 1 콘택(130) 및 제 2 콘택(135)을 형성한다.
이때, 제 1 콘택(130) 및 제 2 콘택(135)은 게이트 라인(120) 측벽을 이용한 SAC(Self Aligned Contact)으로 형성되는 것이 바람직하다. 상기와 같이, SAC 방법을 이용한 콘택 형성으로, 제 1 콘택(130) 및 제 2 콘택(135)의 콘택 면적이 증가되는 장점이 있다.
여기서, 제 1 콘택(130)은 소스 영역(117) 상에 형성된 콘택을 의미하고, 제 2 콘택(135)은 드레인 영역(118) 상에 형성된 콘택을 의미한다.
또한, 제 1 콘택(130)은 게이트 라인(120)과 평행한 방향을 따라 라인(Line) 형태로 형성되고, 제 2 콘택(135)은 활성영역(100) 에지부 양측에 홀(Hole) 형태로 형성된다.
그리고, 제 2 콘택(135)과 인접한 게이트 라인 간의 거리(d) 는 10 ~ 100nm 이며, 하나의 활성영역 내에 형성된 두 개의 제 1 콘택(130) 간의 거리(e)는 100 ~ 500nm이고, 활성영역 일측에 형성된 제 2 콘택(135)과 인접한 활성영역 타측에 형성된 제 2 콘택(135)간의 거리(f)는 10 ~ 100nm인 것이 바람직하다.
도 1c를 참조하면, 제 1 콘택(130) 및 제 2 콘택(135)이 형성된 전체 상부에 제 2 층간 절연막(137)을 형성하고, 제 2 층간 절연막을 식각하여 제 1 콘택(130) 및 제 2 콘택(135)을 노출시킨다.
다음에, 제 1 콘택(130) 및 제 2 콘택(135)이 노출된 영역에 금속층을 매립하여 공통소스라인(Common Source Line)(140) 및 버퍼 패드(Buffer Pad)(145)를 형성한다.
이때, 공통소스라인(140)은 게이트 라인(120)과 평행한 방향으로 형성되며, 활성영역(100)을 지나는 두 개의 게이트 라인(120) 사이에 형성되되, 상기 두 개의 게이트 라인(120)의 일측 및 타측과 일부 오버랩(Overlap)되도록 형성한다.
또한, 버퍼 패드(145)는 제 2 콘택(135) 상부에 섬(Island) 형태로 형성된다. 여기서, 공통소스라인(140)은 프로그래밍 시 소스 영역에 그라운드 전압을 인가하는 것이며, 버퍼 패드(145)는 후속 공정 시 비트라인과 제 2 콘택 간의 공정 마진을 향상시키기 위해 형성하는 것이다.
도 1d를 참조하면, 공통소스라인(140) 및 버퍼 패드(145)가 구비된 반도체 기판(100) 상에 제 3 층간 절연막(147)을 형성한 후 버퍼 패드(145)가 노출되도록 식각하여 제 3 콘택홀(미도시)을 형성한다.
다음에, 도전물질로 상기 제 3 콘택홀(미도시)을 매립하여 버퍼 패드(145) 와 접속되는 제 3 콘택(150)을 형성한다.
이때, 제 3 콘택(150)은 버퍼 패드(145) 내측에 형성되도록 하는 것이 바람직하다.
도 1e를 참조하면, 제 3 콘택(150)을 포함하는 제 3 층간 절연막(147) 상부에 제 3 콘택(150)과 접속되는 비트라인(160)을 형성한다.
여기서, 비트라인(160)의 단축 선폭은 제 3 콘택(150)보다 큰 선폭을 가지도록 하는 것이 바람직하다.
이때, 비트라인(160)은 활성영역(100) 상부에 게이트 라인(120)과 수직한 방향 즉, 활성영역(100)의 장축방향과 평행한 방향으로 형성하여 셀 크기를 감소시킬
수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 레이아웃 및 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 110 : 활성영역
117 : 소스 영역 118 : 드레인 영역
120 : 게이트 라인 123 : 스페이서
130 : 제 1 콘택 135 : 제 2 콘택
140 : 공통소스라인 145 : 버퍼 패드
147 : 제 3 층간 절연막 150 : 제 3 콘택
Claims (14)
- 활성영역을 정의하는 소자분리영역;상기 활성영역을 교차하는 두 개의 게이트 라인;상기 두 개의 게이트 라인 사이의 상기 활성영역 중앙부에 라인형태로 형성된 제 1 콘택;상기 두 개의 게이트 라인 외곽의 상기 활성영역 에지부 양측에 홀형태로 형성된 제 2 콘택;상기 제 1 콘택에 접속되며, 상기 제 1 콘택의 선폭보다 큰 선폭을 갖는 라인형태의 공통소스라인;상기 제 2 콘택에 접속되며, 상기 제 2 콘택의 선폭보다 큰 선폭을 갖는 버퍼 패드;상기 버퍼 패드 상부와 접속되는 형성된 제 3 콘택; 및상기 제 3 콘택에 접속되며, 상기 게이트 라인과 수직한 방향으로 상기 활성영역 상에 형성되는 비트라인을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 콘택은 소스 영역에 형성되고, 상기 제 2 콘택은 드레인 영역에 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 공통소스라인 및 상기 버퍼 패드는 동일한 레이어(Layer)에 형성되는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 제 3 콘택은 비트라인콘택인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 3 콘택은 상기 버퍼 패드 내측에 형성되는 것을 특징으로 하는 반도체 소자.
- 활성영역 및 상기 활성영역을 교차하는 두 개의 게이트 라인이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;콘택 마스크를 이용한 사진식각 공정으로 상기 제 1 층간 절연막을 식각하여 상기 활성영역을 노출하는 상기 게이트 라인 사이에 상기 게이트 라인과 평행한 라인 형태의 제 1 콘택홀 및 상기 게이트 라인 외곽의 상기 활성영역 에지부 양측에 홀 형태의 제 2 콘택홀을 각각 형성하는 단계;상기 제 1 및 제 2 콘택홀을 포함하는 전체 상부에 도전물질을 형성한 후 상기 게이트 라인 상측이 노출될때까지 평탄화하여 각각 분리된 제 1 콘택 및 제 2 콘택을 형성하는 단계;상기 제 1 콘택 및 제 2 콘택이 형성된 전체 상부에 상기 제 1 콘택과 접속하는 공통소스라인 및 상기 제 2 콘택과 접속하는 버퍼 패드가 개재된 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 상부에 상기 버퍼 패드와 접속하는 제 3 콘택이 개재된 제 3 층간 절연막을 형성하는 단계; 및상기 제 3 콘택과 접속하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 콘택은 소스 영역에 형성되며, 상기 제 2 콘택은 드레인 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 콘택 마스크는 상기 활성영역을 노출시키며, 상기 게이트 라인과 평행한 방향으로 상기 게이트 라인 사이를 노출시키는 차광 패턴이 구비된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 차광 패턴은 상기 활성영역 단축방향의 에지부와 인접한 상기 게이트 라인의 일부와 오버랩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 콘택홀은 SAC(Self Aligned Contact) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 콘택은 상기 두 개의 게이트 라인 사이에 상기 게이트 라인과 평행한 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 공통소스라인을 형성한 후 상기 버퍼 패드를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 비트라인은 상기 활성영역의 장축방향을 따라 상기 활성영역 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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