KR20010077529A - 비휘발성 메모리소자 및 그의 제조방법 - Google Patents
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Abstract
소자의 집적도를 높이고 공정을 단순화하며 동작 신뢰성을 향상시키기에 알맞은 비휘발성 메모리소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 비휘발성 메모리소자는 일라인 방향으로 정렬되는 제 1, 제 2 액티브영역이 정의된 반도체기판, 상기 각 제 1, 제 2 액티브영역상에 각각 일정패턴으로 적층 형성된 제 1 게이트절연막과 플로팅게이트, 상기 플로팅게이트 상부를 덮으며 상기 제 1, 제 2 액티브영역과 직교하는 일라인 방향으로 적층 형성된 제 2 게이트절연막과 컨트롤게이트라인, 상기 컨트롤게이트라인 일측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 1 불순물영역들, 상기 컨트롤게이트라인 타측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 2 불순물영역들, 상기 각 제 1 불순물영역에 각각 콘택되는 제 1 콘택플러그들, 상기 제 1, 제 2 액티브영역의 상기 제 2 불순물영역들이 서로 연결되도록 상기 컨트롤게이트라인 타측의 반도체기판상에 일라인 방향으로 형성된 공통 도전라인을 포함함을 특징으로 한다.
Description
본 발명은 반도체 메모리소자에 대한 것으로, 특히 칩 사이즈를 줄이고 공통 소오스라인 형성공정을 단순화하기에 알맞은 비휘발성 메모리소자 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 메모리소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리소자에는 데이터의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리소자에는 롬(ROM:Read Only Memory)과 EPROM(Erasable Programmable ROM) 및 EEPROM(Electrically Erasable Programmable ROM)이 있다.
비휘발성 메모리소자 중 롬(ROM)은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리소자이며, EPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다.
여기서 EPROM과 EEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다.
즉, EPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
상기의 비휘발성 메모리소자를 메트릭스 형태로 복수개 배열할 때, 그 집적도를 높이기 위한 방법으로 비휘발성 메모리소자의 소오스를 공통으로 연결하여 사용하는 방법이 있다.
이에 따라서 비휘발성 메모리소자에서 소오스를 공통으로 연결하는 방법이연구 진행중이다.
이하, 첨부 도면을 참조하여 종래 비휘발성 메모리소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 1은 종래 비휘발성 메모리소자의 셀어레이 평면도이고, 도 2a는 도 1의 Ⅰ-Ⅰ선상을 자른 비휘발성 메모리소자의 구조단면도이며, 도 2b는 도 1의 Ⅱ-Ⅱ선상을 자른 비휘발성 메모리소자의 구조단면도이다.
종래 비휘발성 메모리소자는 도 1과 도 2a와 도 2b에 도시한 바와 같이 액티브영역과 필드영역이 정의된 반도체기판(10)의 필드영역에 필드산화막(11)이 형성되어 있고, 액티브영역은 복수개가 일라인 방향으로 나란히 정렬되어 있다.
그리고 일라인 방향으로 정렬된 각 액티브영역에는 일정패턴을 갖고 적층 형성된 터널링산화막(12)과 플로팅게이트(13)가 복수개 구비되어 있다.
그리고 각 액티브영역상의 플로팅게이트(13) 상부를 덮도록 반도체기판(10)상에 액티브영역과 직교하는 일라인 방향으로 인터폴리유전막(14)과 컨트롤게이트라인(15)이 적층 형성되어 있다.
상기에서 컨트롤게이트라인은 차후에 형성될 공통 소오스 이온주입영역에 콘택배선을 형성할 부분이 더 큰 마진을 요구하므로 이 부분에서 바깥으로 굴곡을 갖고 형성되어 있다.
그리고 터널링산화막(12)과 플로팅게이트(13)와 인터폴리유전막(14)과 컨트롤게이트라인(15)의 양측면에 측벽스페이서(19a)가 형성되어 있다. 이때 차후에 공통 소오스 이온주입영역이 형성될 컨트롤게이트라인(15) 내측부분의측벽스페이서(19a)는 일부 제거되어 있다.
그리고 상기의 컨트롤게이트라인(15)이 나란히 두 개씩 한쌍으로 정렬되어 있을 때, 한쌍을 이루는 첫 번째와 두번째 컨트롤게이트라인(15)의 외측 반도체기판(10)내에는 드레인영역이 형성되어 있고, 한쌍을 이루는 첫 번째와 두 번째 컨트롤게이트라인(15) 사이의 반도체기판(10)내에는 공통 소오스 이온주입영역(21)이 일방향으로 형성되어 있다.
도 1에서 도면 부호 22와 23은 각각 드레인 배선과 소오스배선을 나타낸 것으로써, 드레인배선(22)은 동일 액티브영역의 드레인영역들을 연결하도록 액티브영역과 나란한 방향으로 형성되었고, 소오스배선(23)은 각 공통 소오스 이온주입영역(21)을 연결하도록 액티브영역과 나란한 방향으로 형성되어 있다.
상기와 같은 구성을 갖는 종래 비휘발성 메모리소자의 제조방법은 도 3a와 도 4a에 도시한 바와 같이 액티브영역들과 필드영역이 정의된 반도체기판(10)의 필드영역에 필드산화막(11)을 형성한다.
이후에 반도체기판(10)의 각 액티브영역과 나란하게 일라인 방향을 이루도록 제 1 산화막과 제 1 폴리실리콘층을 적층형성한다.
이후에 화학기상 증착법으로 반도체기판(10) 전면에 제 2 산화막과 제 2 폴리실리콘층을 차례로 증착한다. 그리고 제 2 폴리실리콘층상에 감광막을 도포한 후에 액티브영역과 직교하며 일라인 방향을 이루도록 감광막을 패터닝한다. 이후에 패터닝된 감광막을 마스크로 제 2 폴리실리콘층과 제 2 산화막과 제 1 폴리실리콘층과 제 1 산화막을 차례로 이방성 식각한다.
상기와 같은 공정에 의해서 도 3a와 도 4a에서와 같이 반도체기판(30)의 액티브영역의 일영역에 일정모양으로 패턴되는 터널링산화막(12)과 플로팅게이트(13)가 적층되도록 하고, 플로팅게이트(13) 상부를 덮으며 액티브영역과 직교하는 방향으로 인터폴리유전막(14)과 컨트롤게이트라인(15)을 적층형성한다. 이후에 감광막을 제거한다.
다음에 도 3b와 도 4b에서와 같이 반도체기판(10) 전면에 제 1 감광막(16)을 도포한 후에 드레인영역을 형성할 액티브영역의 반도체기판(10)이 드러나도록 노광 및 현상공정으로 제 1 감광막(16)을 선택적으로 패터닝한다.
이후에 패터닝된 제 1 감광막(16)을 마스크로 반도체기판(10)의 드레인영역에 제 1 도전형이온을 주입하여 드레인영역(18)을 형성한다.
그리고 드레인영역과 인접한 플로팅게이트(13) 일측 하부에 틸트 이온주입으로 제 2 도전형이온을 주입하여 할로이온영역(17)을 형성한다. 그리고 제 1 감광막(16)을 제거한다.
다음에 도 3c와 도 4c에 도시한 바와 같이 반도체기판(10) 전면에 절연막(19)을 증착한다.
그리고 도 3d와 도 4d에 도시한 바와 같이 상기 절연막(19)을 이방성 식각해서 터널링산화막(12)과 플로팅게이트(13)와 인터폴리유전막(14)과 컨트롤게이트라인(15)의 양측면에 측벽스페이서(19a)를 형성한다.
다음에 도 3e와 도 4e에 도시한 바와 같이 반도체기판(10) 전면에 제 2 감광막(20)을 도포한 후에 컨트롤게이트라인 사이의 각 액티브영역 및 필드산화막(11)이 드러나도록 노광 및 현상공정으로 제 2 감광막(20)을 선택적으로 패터닝한다.
이후에 패터닝된 제 2 감광막(20)을 마스크로 필드산화막(11) 및 측벽스페이서(19a)를 이방성 식각하여 컨트롤게이트라인(15) 사이의 반도체기판(10)이 드러나도록 한다. 이때 액티브영역의 반도체기판(10)의 표면이 식각되는 문제가 발생한다.
이와 같이 차후에 공통 소오스 이온주입영역을 형성하기 위해서 제 2 감광막(20)과 측벽스페이서(19a)를 마스크로 필드산화막(11)을 식각하는 공정은 셀프 얼라인 소오스(Self-Align Source:SAS) 건식각 공정이라고 한다.
이후에 컨트롤게이트라인(15)사이에 드러난 반도체기판(10)에 제 1 도전형 이온주입 공정을 진행하여서 컨트롤게이트라인(15) 사이의 반도체기판(10)내에 일방향으로 공통 소오스 이온주입영역(21)을 형성한다.
상기와 같은 종래 비휘발성 메모리소자 및 그의 제조방법은 다음과 같은 문제가 있다.
첫째, 공통 소오스 이온주입영역을 형성하기 위해 필드산화막을 제거할 때 즉, 셀프 얼라인 소오스 건식각 공정을 진행할 때 드러난 소오스영역의 반도체기판이 손실되어 차후에 소자의 동작 신뢰성이 저하되는 문제가 있다.
둘째, 셀프 얼라인 소오스 건식각 공정 진행후에 손실된 반도체기판에 이온주입공정을 진행하면 소오스영역의 농도를 조절하기가 용이하지 않다.
셋째, 셀프 얼라인 소오스 건식각 공정시에 액티브영역의 측벽스페이서가 손실되고 이에 따라서 컨트롤게이트라인 및 인터폴리유전막에 데미지가 발생될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소자의 집적도를 높이고 공통 소오스라인 형성공정을 단순화하며 동작 신뢰성을 향상시키기에 알맞은 비휘발성 메모리소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 비휘발성 메모리소자의 셀어레이 평면도
도 2a는 도 1의 Ⅰ-Ⅰ선상을 자른 비휘발성 메모리소자의 구조단면도
도 2b는 도 1의 Ⅱ-Ⅱ선상을 자른 비휘발성 메모리소자의 구조단면도
도 3a 내지 도 3f는 도 1의 Ⅰ-Ⅰ선상을 자른 종래 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4f는 도 1의 Ⅱ-Ⅱ선상을 자른 종래 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도
도 5는 본 발명 비휘발성 메모리소자의 셀어레이 평면도
도 6a는 도 5의 Ⅲ-Ⅲ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도
도 6b는 도 5의 Ⅳ-Ⅳ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도
도 6c는 도 5의 Ⅴ-Ⅴ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도
도 7a 내지 도 7i는 도 5의 Ⅲ-Ⅲ 선상을 자른 본 발명 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도
도 8a 내지 도 8i는 도 5의 Ⅳ-Ⅳ 선상을 자른 본 발명 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
30 : 반도체기판 31 : 필드산화막
32 : 터널링산화막 33 : 플로팅게이트
34 : 인터폴리유전막 35 : 컨트롤게이트라인
36 : 캡절연막 37 : 제 1 감광막
38 : 할로이온주입영역 39 : 저농도 드레인영역
40 : 제 2 감광막 41 : 저농도 소오스영역
42 : 절연막 42a : 측벽스페이서
43 : 버퍼질화막 44 : 제 1 층간절연막
45 : 제 3 감광막 46a : 고농도 드레인영역
46b : 고농도 소오스영역 47 : 텅스텐막
47a : 텅스텐 플러그 48 : 제 2 층간절연막
49a,49b : 콘택플러그 50a : 드레인배선
50b : 소오스배선
상기와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자는 일라인 방향으로 정렬되는 제 1, 제 2 액티브영역이 정의된 반도체기판, 상기 각 제 1, 제 2 액티브영역상에 각각 일정패턴으로 적층 형성된 제 1 게이트절연막과 플로팅게이트, 상기 플로팅게이트 상부를 덮으며 상기 제 1, 제 2 액티브영역과 직교하는 일라인 방향으로 적층 형성된 제 2 게이트절연막과 컨트롤게이트라인, 상기 컨트롤게이트라인 일측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 1 불순물영역들, 상기 컨트롤게이트라인 타측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 2 불순물영역들, 상기 각 제 1 불순물영역에 각각 콘택되는 제 1 콘택플러그들, 상기 제 1, 제 2 액티브영역의 상기 제 2 불순물영역들이 서로 연결되도록 상기 컨트롤게이트라인 타측의 반도체기판상에 일라인 방향으로 형성된 공통 도전라인을 포함함을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 비휘발성 메모리소자의 제조방법은 반도체기판에 일라인 방향으로 정렬되도록 제 1, 제 2 액티브영역을 정의하는 공정, 상기 제 1, 제 2 액티브영역상에 각각 일정패턴을 갖는 제 1 게이트절연막과 플로팅게이트를 적층 형성하고, 일련의 공정으로 상기 제 1, 제 2 액티브영역의 상기 플로팅게이트 상부를 덮으며 상기 제 1, 제 2 액티브영역과 직교하는 일라인 방향으로 제 2 게이트절연막과 컨트롤게이트라인을 적층 형성하는 공정, 상기 컨트롤게이트라인 일측의 상기 제 1, 제 2 액티브영역에 제 1 불순물영역들을 형성하는 공정, 상기 컨트롤게이트라인 타측의 상기 제 1, 제 2 액티브영역에 제 2 불순물영역들을 형성하는 공정, 상기 제 1, 제 2 불순물영역을 포함한 상기 반도체 기판 전면에 버퍼절연막을 형성하는 공정, 상기 제 1 불순물영역들에 각각 제 1 콘택홀들을 갖으며 상기 제 1, 제 2 액티브영역의 상기 제 2 불순물영역들이 서로 연결되어 드러나는 라인형의 콘택홀을 갖도록 상기 반도체기판상에 제 1 층간절연막을 형성하는 공정, 상기 제 1 콘택홀들과 상기 라인형의 콘택홀에 의해 드러난 상기 제 1, 제 2 불순물영역들에 이온주입을 실시하여 제 3 불순물영역을 형성하는 공정, 상기 제 1 콘택홀들과 상기 라인형의 콘택홀상의 상기 버퍼절연막을 제거하는 공정, 상기 제 1 콘택홀들에 각각 제 1 콘택플러그들을 형성함과 동시에 상기 라인형의 콘택홀에 공통 도전라인을 형성하는 공정을 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명 비휘발성 메모리소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 5는 본 발명 비휘발성 메모리소자의 셀어레이 평면도이다.
그리고 도 6a는 도 5의 Ⅲ-Ⅲ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도이고, 도 6b는 도 5의 Ⅳ-Ⅳ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도이며, 도 6c는 도 5의 Ⅴ-Ⅴ 선상을 자른 본 발명 비휘발성 메모리소자의 구조단면도이다.
먼저, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리소자는 도 5와 도 6a와 도 6b와 도 6c에 도시한 바와 같이 액티브영역과 필드영역이 정의된 반도체기판(30)의 필드영역에 필드산화막(31)이 형성되어 있고, 액티브영역은 복수개가 일라인 방향으로 나란히 정렬되어 있다.
그리고 일라인 방향으로 정렬된 각 액티브영역에는 일정패턴을 갖고 적층 형성된 터널링산화막(32)과 플로팅게이트(33)가 복수개 구비되어 있다.
그리고 각 액티브영역상에 일정 패턴을 갖고 형성된 복수개의 플로팅게이트(33)및 필드산화막(31)상에 액티브영역과 직교하는 일라인 방향으로 적층된 인터폴리유전막(34)과 컨트롤게이트라인(35)과 캡절연막(36)이 복수개 구비되어 있다.
그리고 터널링산화막(32)과 플로팅게이트(33)와 인터폴리유전막(34)과 컨트롤게이트라인(35)과 캡절연막(36)의 양측면에 측벽스페이서(42a)가 형성되어 있고, 캡절연막(36)상에 버퍼질화막(43)이 50~500Å의 두께로 증착되어 있다.
그리고 상기 컨트롤게이트라인(35)은 두 개씩 한쌍을 이루도록 복수개 형성되어 있다. 이때 한쌍을 이루도록 정렬된 컨트롤게이트라인(35)에 대하여 설명하면 다음과 같다.
먼저, 한쌍을 이루는 컨트롤게이트라인(35) 외측 액티브영역들에는 드레인영역들이 형성되어 있고, 한쌍을 이루는 컨트롤게이트라인(35) 사이의 액티브영역들에는 소오스영역들이 형성되어 있다.
이때 각 드레인영역들은 측벽스페이서(42a) 하부 및 한쌍을 이루는 컨트롤게이트라인(35) 외측의 반도체기판(30) 표면내에 형성된 저농도 드레인영역(39)과, 상기 저농도 드레인영역(39)보다 깊게 터널링산화막(32) 일측하부의 반도체기판(30)까지 확산된 고농도 드레인영역(46a)을 포함한다.
그리고 저농도 드레인영역(39)의 양측 반도체기판에 저농도 할로이온영역(38)이 형성되어 있다.
그리고 각 소오스영역들은 한쌍을 이루는 컨트롤게이트라인(35) 사이의 반도체기판(30) 표면내에 형성된 저농도 소오스영역(41)과, 상기 저농도 소오스영역(41)보다 깊게 터널링산화막(32) 일측 하부의 반도체기판(30)까지 확산된 고농도 소오스영역(46b)을 포함한다.
그리고 상기 각 저농도 드레인영역(39)에 제 1 콘택홀들을 갖으며, 각각의 한쌍을 이루는 컨트롤게이트라인 사이의 액티브영역(소오스영역) 및 필드산화막(31)상부가 드러나도록 각각의 한쌍을 이루는 컨트롤게이트라인 사이에 액티브영역과 직교하는 방향으로 라인형의 콘택홀들을 갖고 제 1 층간절연막(44)이 형성되어 있다.
이때 제 1 콘택홀들과 라인형의 콘택홀들은 측벽스페이서(42a)와 버퍼질화막(43)을 이용한 셀프 얼라인 콘택(Self-align Contact)공정에 의해서 형성된 것이다.
그리고 제 1 층간절연막(44)의 각 제 1 콘택홀들과 라인형의 콘택홀들을 매립하는 텅스텐플러그(47a)들이 있다.
이때 각각의 한쌍을 이루는 컨트롤게이트라인 사이의 각 저농도 소오스영역(41)을 연결하도록 반도체기판(30)상에(소오스영역 및 필드산화막(31)상에) 형성된 텅스텐플러그(47a)를 공통 소오스 라인이라고 한다.
그리고 첫 번째 액티브영역에서 각 저농도 드레인영역(39)상부의 텅스텐플러그(47a)들에는 각각 제 2 콘택홀들이 형성되고, 두 번째 액티브영역에서 한쌍을 이루는 컨트롤게이트라인(35) 사이의 공통 소오스라인의 일영역에는 제 3 콘택홀이 형성되는 제 2 층간절연막(48)이 상기 전면에 형성되어 있다.
그리고 각 액티브영역의 제 2 콘택홀들에는 각각 콘택플러그(49a)가 형성되어 있고, 제 3 콘택홀에는 콘택플러그(49b)가 형성되어 있다.
그리고 동일 액티브 영역상의 제 2 콘택홀들내의 각 콘택플러그(49a) 및 제 2 층간절연막(48)상에는 액티브영역과 나란한 방향으로 각 액티브영역 상부에 드레인배선(50a)들이 형성되어 있다.
그리고 각 제 3 콘택홀의 콘택플러그(49b) 및 제 2 층간절연막(48)상에는 액티브영역과 나란한 방향으로 각 액티브영역 상부에 소오스배선(50b)들이 형성되어 있다.
이때 드레인배선(50a)과 소오스배선(50b)은 서로다른 액티브영역상부에 형성된다.
상기에 설명한 본 발명 비휘발성 메모리소자는 두 개의 액티브영역과, 각 액티브영역상에 일정 패턴으로 적층 형성되는 터널링산화막(32)과 플로팅게이트(33)와, 상기 각 액티브영역의 플로팅게이트(33)를 덮으며 액티브영역에 직교하면서 적층형성된 하나의 인터폴리유전막(34)과 컨트롤게이트라인(35)과, 상기 컨트롤게이트라인(35) 일측의 각 액티브영역에 형성된 드레인영역들과, 상기 컨트롤게이트라인(35) 타측의 각 액티브영역들에 각각 형성된 소오스영역들과, 각 액티브영역의 소오스영역들을 하나로 연결하기 위해 상기 컨트롤게이트라인(35) 타측의 반도체기판(30)상에 일라인 방향으로 배열되고 각 드레인영역들에 형성되는 텅스텐플러그(47a)들을 단위 구성요소로 한다.
이때 소오스영역들을 일라인 방향으로 연결하는 텅스텐플러그(47a)는 공통 소오스 라인이라고 한다.
다음에 첨부 도면과 함께 상기와 같은 구성을 갖는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리소자의 제조방법에 대하여 설명한다.
도 7a 내지 도 7i는 도 5의 Ⅲ-Ⅲ 선상을 자른 본 발명 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도이고, 도 8a 내지 도 8i는 도 5의 Ⅳ-Ⅳ 선상을 자른 본 발명 비휘발성 메모리소자의 제조방법을 나타낸 공정단면도이다.
본 발명 비휘발성 메모리소자의 제조방법은 도 7a와 도 8a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 반도체기판(30)의 필드영역에 필드산화막(31)을 형성한다. 이때 액티브영역은 일라인 방향으로 복수개의 액티브영역이 정렬되도록 정의 되었다.
이후에 도면에는 도시되지 않았지만 반도체기판(30) 전면에 열산화공정이나 화학기상 증착법으로 제 1 산화막을 형성하고, 제 1 산화막 상에 제 1 폴리실리콘층을 증착한다. 그리고 제 1 폴리실리콘층상에 감광막을 도포한 후에 액티브영역과나란하게 일라인 방향을 이루도록 감광막을 패터닝한다. 다음에 패터닝된 감광막을 마스크로 제 1 폴리실리콘층과 제 1 산화막을 차례로 이방성 식각해서 제 1 폴리실리콘층과 제 1 산화막층을 일라인 방향으로 적층시킨다. 이후에 감광막을 제거한다.
이후의 설명도 도면에는 도시되어 있지 않은 것으로 화학기상 증착법으로 반도체기판(30) 전면에 제 2 산화막과 제 2 폴리실리콘층과 산화막(또는 질화막)을 차례로 증착한다. 그리고 제 2 폴리실리콘층상에 감광막을 도포한 후에 액티브영역과 직교하며 일라인 방향을 이루도록 감광막을 패터닝한다. 이후에 패터닝된 감광막을 마스크로 산화막과 제 2 폴리실리콘층과 제 2 산화막과 제 1 폴리실리콘층과 제 1 산화막을 차례로 이방성 식각한다.
상기와 같은 공정에 의해서 도 7a와 도 8a에서와 같이 반도체기판(30)의 액티브영역의 일영역에 일정모양으로 패턴되는 터널링산화막(32)과 플로팅게이트(33)가 복수개 적층되도록 하고, 적층형성된 플로팅게이트(33) 상부를 덮고 적층되도록 액티브영역과 직교하는 방향으로 인터폴리유전막(34)과 컨트롤게이트라인(35)과 캡절연막(36)을 복수개 적층형성한다. 이후에 감광막을 제거한다.
상기에서 컨트롤게이트라인(35)은 두 개씩 한쌍을 이룬다. 즉, 차후에 한쌍을 이루는 두 개의 컨트롤게이트라인(35)이 소오스를 공유한다.
다음에 도 7b와 도 8b에서와 같이 반도체기판(30) 전면에 제 1 감광막(37)을 도포한 후에 드레인영역을 형성할 액티브영역의 반도체기판(30)이 드러나도록 노광 및 현상공정으로 제 1 감광막(37)을 선택적으로 패터닝한다.
이후에 패터닝된 제 1 감광막(37)을 마스크로 반도체기판(30)의 드레인영역에 저농도 제 1 도전형이온을 주입하여 저농도 드레인영역(39)을 형성한다. 이후에 드레인영역과 인접한 플로팅게이트(33) 일측 하부에 틸트 이온주입으로 제 2 도전형이온을 주입하여 할로이온영역(38)을 형성한다. 그리고 제 1 감광막(37)을 제거한다.
이때 제 1 도전형 이온은 인(Phosphorus) 이온을 사용하고, 제 2 도전형 이온은 보론(Boron) 이온을 사용하며, 각각 1E12~1E14의 농도를 갖도록 주입한다. 그리고 제 2 도전형 이온은 30~60 deg의 경사각을 갖고 주입한다.
그리고 도 7c와 도 8c에 도시한 바와 같이 반도체기판(30) 전면에 제 2 감광막(40)을 도포한 후에 소오스영역을 형성할 액티브영역의 반도체기판(30)이 드러나도록 노광 및 현상공정으로 제 2 감광막(40)을 선택적으로 패터닝한다.
이후에 패터닝된 제 2 감광막(40)을 마스크로 반도체기판(30)의 소오스영역에 저농도 제 1 도전형이온을 주입하여 저농도 소오스영역(41)을 형성한다. 그리고 제 2 감광막(40)을 제거한다.
이때 제 1 도전형 이온으로는 인(Phosphorus) 이온을 사용하고, 1E12~1E15의 농도를 갖도록 주입한다.
다음에 도 7d와 도 8d에 도시한 바와 같이 반도체기판(30) 전면에 화학기상증착법으로 산화막이나 질화막으로 형성된 절연막(42)을 증착한다. 이때 절연막(42)은 1000~3000Å의 두께를 갖도록 증착한다.
그리고 도 7e와 도 8e에 도시한 바와 같이 절연막(42)을 이방성 식각해서 터널링산화막(32)과 플로팅게이트(33)와 인터폴리유전막(34)과 컨트롤게이트라인(35)과 캡절연막(36)의 양측면에 측벽스페이서(42a)를 형성한다.
이후에 저농도 소오스/드레인영역(41,39)과 측벽스페이서(42a)와 캡절연막(36)을 포함한 반도체기판(30) 전면에 얇은 두께를 갖도록 버퍼질화막(43)을 증착한다. 이때 버퍼질화막(43)은 50~500Å의 두께를 갖도록 증착한다.
그리고 도 7f와 도 8f에 도시한 바와 같이 버퍼질화막(43) 전면에 제 1 층간절연막(Inter Layer Dielectric)(44)을 5000~10000Å의 두께를 갖도록 증착한다.
이후에 화학적 기계적 연마공정이나 에치백공정으로 제 1 층간절연막(44)을 평탄화한다.
다음에 제 1 층간절연막(44) 상에 제 3 감광막(45)을 도포한 후에 액티브영역의 소오스영역과 드레인영역이 오픈되도록 노광 및 현상공정으로 제 3 감광막(45)을 선택적으로 패터닝한다.
이후에 패터닝된 제 3 감광막(45)을 마스크로 제 1 층간절연막(44)을 이방성 식각해서 드레인영역과 소오스영역에 각각 제 1 콘택홀과 라인형의 콘택홀을 형성한다.
이때 라인형의 콘택홀은 컨트롤게이트라인 두 개가 한쌍을 이루는 한쌍의 컨트롤게이트라인(35) 사이의 저농도 소오스영역(41) 및 필드산화막(31)이 드러나도록 제 1 층간절연막(44)을 제거하여 형성한다.
이후에 패터닝된 제 3 감광막(45)과 제 1 층간절연막(44)을 마스크로 드러난저농도 소오스/드레인영역(41,39)에 고농도 제 1 도전형이온을 주입해서 고농도 드레인영역(46a)과 고농도 소오스영역(46b)을 형성한다.
이때 고농도 제 1 도전형 이온으로는 아세닉(Arsenic)이온(As+)을사용하고, 주입농도는 1E14~5E15범위가 되도록 하며, 30~60 deg 범위의 경사각을 갖고 주입한다. 이후에 제 3 감광막(45)을 제거한다.
상기에서 제 3 감광막(45)을 이용해서 드레인영역과 소오스영역에 제 1 콘택홀 및 라인형의 콘택홀을 형성할 때 버퍼질화막(43)이 식각 스톱층 역할을 하고, 이와 같은 공정을 셀프 얼라인 콘택(Self-Align Contact) 공정이라 한다.
그리고 상기와 같이 버퍼질화막(43)을 식각 스톱층으로 사용하여 콘택공정을 진행하므로 반도체기판(30)의 손상을 방지한다.
상기에서 버퍼질화막(43)은 드레인영역과 소오스영역에 각각 제 1 콘택홀과 라인형의 콘택홀을 형성한 후에 제거할 수도 있고, 고농도 드레인영역(46a)과 고농도 소오스영역(46b)을 형성한 후에 제거할 수도 있다.
다음에 도 7g와 도 8g에 도시한 바와 같이 제 1 콘택홀 및 라인형의 콘택홀을 포함한 반도체기판(30) 전면에 텅스텐막(47)을 증착한다. 이때 텅스텐막(47)은 5000~10000Å의 두께를 갖도록 증착한다.
이후에 도 7h와 도 8h에 도시한 바와 같이 텅스텐막(47)을 화학적 기계적 연마공정이나 에치백공정으로 제 1 층간절연막(44)이 드러날때까지 제거하여 드레인영역의 제 1 콘택홀 및 소오스영역의 라인형의 콘택홀에 텅스텐 플러그(47a)를 각각 형성한다.
상기에서 드레인영역의 텅스텐 플러그(47a)는 각각 격리되도록 형성하고, 소오스영역의 텅스텐플러그(47a)는 각각 한쌍을 이루는 컨트롤게이트라인 사이의 각 액티브영역의 소오스영역을 하나로 연결시키기 위해서 각각의 한쌍을 이루는 컨트롤게이트라인 사이에 일라인 방향으로 형성되어 있다.
이것을 공통 소오스 라인(Common Source Line) 이라고 한다.
이후에 도 7i에 도시한 바와 같이 각 텅스텐플러그(47a)와 제 1 층간절연막(44)상에 제 2 층간절연막(48)을 증착하고, 제 2 층간절연막(48)을 이방성 식각하여 액티브영역의 드레인영역들에 콘택된 텅스텐플러그(47a)에 제 2 콘택홀들을 형성함과 동시에, 액티브영역의 소오스영역에 일라인방향으로 형성된 각 텅스텐플러그(47a)(즉, 공통소오스라인)상에 제 3 콘택홀을 형성한다.
이때 제 2 콘택홀들과 제 3 콘택홀은 서로 다른 액티브영역 상부에 형성한다.
이후에 제 2 콘택홀들과 제 3 콘택홀에 각각 콘택플러그(49a,49b)들을 형성한 후에 동일 액티브영역의 드레인영역에 형성된 콘택플러그(49a)들이 연결되도록 액티브영역과 나란한 방향을 이루도록 액티브영역상부의 제 2 층간절연막(48)상에 드레인배선(50a)들을 형성한다.
드레인배선(50a)들을 형성함과 동시에, 소오스영역의 콘택플러그(49b)의 일영역에 접하며 액티브영역과 나란한 방향을 이루도록 액티브영역 상부의 제 2 층간절연막(48)상에 소오스배선(50b)들을 형성한다.
이때 드레인배선(50a)들과 소오스배선(50b)들은 서로 다른 액티브영역상에 형성한다.
상기와 같은 본 발명 비휘발성 메모리소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 공통 소오스라인을 형성하기 위해서 셀프 얼라인 콘택공정을 이용하므로 동일 디자인 룰(Design Rule)을 적용할 때 비휘발성 메모리소자의 단위 셀 사이즈를 종래보다 약 70%정도 작게하여 소자의 집적도를 향상시킬 수 있다.
둘째, 셀프 얼라인 콘택공정시 버퍼질화막을 식각 스톱층으로 사용하여 반도체기판이 손상되는 것을 방지할 수 있고, 이에 따라서 누설전류의 발생을 억제하여 소자의 동작 신뢰성을 향상시킬 수 있다.
셋째, 화학적 기계적 연마공정이나 에치백공정으로 공통 소오스 라인인 텅스텐 플러그를 반도체기판상에 일라인 방향을 이루도록 형성하므로, 종래와 같이 소오스영역사이의 필드산화막을 식각하는 셀프얼라인 소오스 건식각 공정을 하지 않아도 되므로 공정을 단순화 시킬 수 있다.
Claims (18)
- 일라인 방향으로 정렬되는 제 1, 제 2 액티브영역이 정의된 반도체기판,상기 각 제 1, 제 2 액티브영역상에 각각 일정패턴으로 적층 형성된 제 1 게이트절연막과 플로팅게이트,상기 플로팅게이트 상부를 덮으며 상기 제 1, 제 2 액티브영역과 직교하는 일라인 방향으로 적층 형성된 제 2 게이트절연막과 컨트롤게이트라인,상기 컨트롤게이트라인 일측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 1 불순물영역들,상기 컨트롤게이트라인 타측의 상기 각 제 1, 제 2 액티브영역에 각각 형성된 제 2 불순물영역들,상기 각 제 1 불순물영역에 각각 콘택되는 제 1 콘택플러그들,상기 제 1, 제 2 액티브영역의 상기 제 2 불순물영역들이 서로 연결되도록 상기 컨트롤게이트라인 타측의 반도체기판상에 일라인 방향으로 형성된 공통 도전라인을 포함함을 특징으로 하는 비휘발성 메모리소자.
- 제 1 항에 있어서,상기 공통 도전라인은 상기 각 제 1, 제 2 액티브영역의 제 2 불순물영역 및 그 사이의 필드산화막 상에 일라인 방향으로 형성됨을 특징으로 하는 비휘발성 메모리소자.
- 제 1 항에 있어서,상기 각 제 1 콘택플러그들상에 각각 콘택되는 제 2 콘택플러그들과,상기 공통 도전라인의 일영역에 콘택되는 제 3 콘택플러그와,상기 각 제 2 콘택플러그들에 각각 일라인 방향으로 연결되도록 배열된 제 1 배선들과,상기 제 3 콘택플러그의 일영역에 콘택되며 일라인 방향으로 배열된 제 2 배선을 더 포함함을 특징으로 하는 비휘발성 메모리소자.
- 제 1 항에 있어서, 상기 제 1 불순물영역은 드레인영역이고, 상기 제 2 불순물영역은 소오스영역인 것을 특징으로 하는 비휘발성 메모리소자.
- 제 1 항에 있어서, 상기 컨트롤게이트라인은 상기 각 제 1, 제 2 액티브영역의 제 2 불순물영역들을 공유하도록 일라인 방향으로 하나 더 구비됨을 특징으로 하는 비휘발성 메모리소자.
- 일라인 방향으로 정렬되는 복수개의 액티브영역들이 정의된 반도체기판,상기 액티브영역들 각각에 일정패턴을 갖고 적층 형성된 복수개의 제 1 게이트절연막들과 플로팅게이트들,상기 각 액티브영역들의 상기 플로팅게이트들 상부를 덮고 적층 형성되며 상기 액티브영역들과 직교하도록 일라인 방향으로 두 개씩 한쌍을 이루도록 형성된 복수개의 제 2 게이트절연막들과 컨트롤게이트라인들,상기 한쌍을 이루는 컨트롤게이트라인들 외측의 상기 액티브영역들에 형성된 제 1 불순물영역들,상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 각 액티브영역들에 형성된 제 2 불순물영역들,상기 제 1 불순물영역들에 각각 콘택되는 제 1 콘택플러그들,상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 제 2 불순물영역들이 서로연결되도록 상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 반도체기판상에 일라인 방향으로 형성된 복수개의 공통 도전라인들을 포함함을 특징으로 하는 비휘발성 메모리소자.
- 제 6 항에 있어서,상기 각 공통 도전라인들은 상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 제 2 불순물영역 및 필드산화막 상에 일라인 방향으로 형성됨을 특징으로 하는 비휘발성 메모리소자.
- 제 6 항에 있어서,상기 제 1 콘택플러그들에 각각 콘택되는 복수개의 제 2 콘택플러그들,상기 각 공통 도전라인들의 일영역에 각각 콘택되는 복수개의 제 3 콘택플러그들,상기 동일 액티브영역상의 상기 제 2 콘택플러그들이 연결되도록 일라인 방향으로 배열된 제 1 배선들과,상기 제 3 콘택플러그들이 연결되도록 일라인 방향으로 배열된 제 2 배선들을 더 포함함을 특징으로 하는 비휘발성 메모리소자.
- 반도체기판에 일라인 방향으로 정렬되도록 제 1, 제 2 액티브영역을 정의하는 공정,상기 제 1, 제 2 액티브영역상에 각각 일정패턴을 갖는 제 1 게이트절연막과 플로팅게이트를 적층 형성하고, 일련의 공정으로 상기 제 1, 제 2 액티브영역의 상기 플로팅게이트 상부를 덮으며 상기 제 1, 제 2 액티브영역과 직교하는 일라인 방향으로 제 2 게이트절연막과 컨트롤게이트라인을 적층 형성하는 공정,상기 컨트롤게이트라인 일측의 상기 제 1, 제 2 액티브영역에 제 1 불순물영역들을 형성하는 공정,상기 컨트롤게이트라인 타측의 상기 제 1, 제 2 액티브영역에 제 2 불순물영역들을 형성하는 공정,상기 제 1, 제 2 불순물영역을 포함한 상기 반도체 기판 전면에 버퍼절연막을 형성하는 공정,상기 제 1 불순물영역들에 각각 제 1 콘택홀들을 갖으며 상기 제 1, 제 2 액티브영역의 상기 제 2 불순물영역들이 서로 연결되어 드러나는 라인형의 콘택홀을갖도록 상기 반도체기판상에 제 1 층간절연막을 형성하는 공정,상기 제 1 콘택홀들과 상기 라인형의 콘택홀에 의해 드러난 상기 제 1, 제 2 불순물영역들에 이온주입을 실시하여 제 3 불순물영역을 형성하는 공정,상기 제 1 콘택홀들과 상기 라인형의 콘택홀상의 상기 버퍼절연막을 제거하는 공정,상기 제 1 콘택홀들에 각각 제 1 콘택플러그들을 형성함과 동시에 상기 라인형의 콘택홀에 공통 도전라인을 형성하는 공정을 포함함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 9 항에 있어서, 상기 버퍼절연막은 질화막으로 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 9 항에 있어서, 상기 버퍼절연막은 50~500Å 범위의 두께를 갖도록 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 9 항에 있어서, 상기 제 1 콘택플러그들과 상기 공통 도전라인은상기 제 1 콘택홀들 및 상기 라인형의 콘택홀을 구비한 상기 제 1 층간절연막상에 텅스텐막을 증착하는 공정,상기 텅스텐막을 에치백 또는 화학적 기계적 연마하는 공정을 통하여 진행함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 9 항에 있어서, 상기 제 1 콘택플러그들상에 각각 제 2 콘택홀들을 갖고 상기 공통 도전라인의 일영역상에 제 3 콘택홀을 갖도록 제 2 층간절연막을 형성하는 공정,상기 제 2 콘택홀들에 제 2 콘택플러그들과 상기 제 3 콘택홀에 제 3 콘택플러그들을 동시에 형성하는 공정,상기 각 제 2 콘택플러그들에 각각 연결되도록 상기 각 제 2 콘택플러그들 및 상기 제 2 층간절연막상에 각각 일라인 방향을 이루도록 제 1 배선들을 형성함과 동시에, 상기 제 3 콘택플러그와 접하며 상기 제 2 층간절연막상에 일라인 방향으로 제 2 배선을 형성하는 공정을 더 포함함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 9 항에 있어서, 상기 버퍼절연막의 제거는 상기 제 1 콘택홀들과 상기 라인형의 콘택홀을 형성한 후에 진행하는 것을 포함함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 반도체기판에 일라인 방향으로 정렬되는 복수개의 액티브영역들을 정의하는 공정,상기 액티브영역들 상에 각각 일정패턴을 갖는 복수개의 제 1 게이트절연막들과 플로팅게이트들을 적층형성하고, 일련의 공정으로 상기 플로팅게이트들 상부를 덮으며 상기 액티브영역들과 직교하도록 일라인 방향으로 두 개씩 한쌍을 이루는 복수개의 제 2 게이트절연막과 컨트롤게이트라인들을 적층 형성하는 공정,상기 한쌍을 이루는 컨트롤게이트라인들 외측의 상기 액티브영역들에 각각 제 1 불순물영역들을 형성하는 공정,상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 액티브영역들에 각각 제 2 불순물영역들을 형성하는 공정,상기 제 1, 제 2 불순물영역을 포함한 상기 반도체기판 전면에 버퍼절연막을 형성하는 공정,상기 각 제 1 불순물영역들에 제 1 콘택홀들을 갖고 상기 한쌍을 이루는 컨트롤게이트라인 사이의 상기 제 2 불순물영역들이 서로 연결되어 드러나는 라인형의 콘택홀들을 갖도록 상기 반도체기판상에 제 1 층간절연막을 형성하는 공정,상기 제 1 콘택홀들과 상기 라인형의 콘택홀들에 의해 드러난 상기 제 1, 제 2 불순물영역들에 이온을 주입하여 제 3 불순물영역을 형성하는 공정,상기 제 1 콘택홀들과 상기 라인형의 콘택홀들상의 상기 버퍼절연막을 제거하는 공정,상기 제 1 콘택홀들에 각각 제 1 콘택플러그들을 형성함과 동시에 상기 한쌍을 이루는 컨트롤게이트라인 사이의 각 라인형의 콘택홀들에 공통 도전라인을 형성하는 공정을 포함함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 15 항에 있어서, 상기 버퍼절연막은 질화막을 50~500Å의 두께를 갖도록형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 15 항에 있어서, 상기 제 1 콘택플러그들과 상기 공통 도전라인들은상기 제 1 콘택홀들 및 상기 라인형의 콘택홀들을 구비한 상기 제 1 층간절연막상에 텅스텐막을 증착하는 공정,상기 텅스텐막을 에치백 또는 화학적 기계적 연마하는 공정을 통하여 진행함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 15 항에 있어서, 상기 제 1 콘택플러그들상에 각각 제 2 콘택홀들을 갖고 상기 각 공통 도전라인들의 일영역상에 제 3 콘택홀들을 갖도록 제 2 층간절연막을 형성하는 공정,상기 제 2 콘택홀들에 제 2 콘택플러그들과 상기 제 3 콘택홀들에 제 3 콘택플러그들을 동시에 형성하는 공정,동일한 액티브영역상에 형성된 상기 각 제 2 콘택플러그들이 연결되도록 상기 각 제 2 콘택플러그들 및 상기 제 2 층간절연막상에 일라인 방향을 이루도록 복수개의 제 1 배선들을 형성함과 동시에, 상기 각 제 3 콘택플러그들에 각각 접하며 상기 제 2 층간절연막상에 일라인 방향으로 복수개의 제 2 배선들을 형성하는 공정을 더 포함함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
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