KR20210044954A - 반도체 소자 - Google Patents

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최재복
정현옥
박제민
안용석
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삼성전자주식회사
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Abstract

본 발명은 예리한 모서리들을 갖는 활성 패턴을 포함하는 반도체 소자에 관한 것이다. 반도체 소자는 활성 패턴을 갖는 기판, 상기 기판 상에 제공되고 셀 회로를 갖는 셀 영역, 그리고 상기 기판 상에 제공되고 주변 회로를 갖는 코어 영역을 포함한다. 평면적으로 볼 때, 상기 코어 영역 상의 상기 활성 패턴은 모서리들을 포함한다. 상기 모서리들 각각은, 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하이다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 모서리 라운딩이 없거나 줄어든 활성 패턴을 포함하는 반도체 소자에 관한 것이다.
활성 패턴을 형성하기 위한 기판 패터닝 공정시 활성 패턴의 모서리가 라운딩되는 것이 일반적이다. 모서리 라운딩은 인접 모서리들 간의 접촉을 야기할 수 있다. 아울러, 모서리 라운딩에 의해 활성 패턴의 크기가 커질 수 있다. 이러한 모서리 라운딩을 없애거나 줄일 수 있는 개선된 기판 패터닝 방법의 필요성이 대두될 수 있다.
본 발명의 목적은 라운딩이 없거나 줄어든 모서리들을 갖는 활성 패턴을 포함하는 반도체 소자를 제공함에 있다.
본 발명의 다른 목적으로 전기적 특성이 향상된 활성 패턴을 포함하는 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 집적도가 향상된 활성 패턴을 을 포함하는 반도체 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 마스크들을 교차하여 형성된 마스크 패턴을 이용하여 구현된 각진 모서리들을 갖는 활성 패턴을 포함하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 활성 패턴을 갖는 기판; 상기 기판 상에 제공되고, 셀 회로를 갖는 셀 영역; 그리고 상기 기판 상에 제공되고, 주변 회로를 갖는 코어 영역을 포함할 수 있다. 평면적으로 볼 때, 상기 코어 영역 상의 상기 활성 패턴은 모서리들을 포함할 수 있다. 상기 모서리들 각각은, 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 셀 영역과 주변 영역을 포함하는 기판: 그리고 상기 셀 영역 및 상기 주변 영역 각각 상에 제공된 활성 패턴을 포함할 수 있다. 상기 주변 영역은 복수개의 영역들로 구분될 수 있고, 평면적으로 볼 때 상기 복수개의 영역들 각각 상의 상기 활성 패턴은 복수개의 각진 모서리들을 포함할 수 있다. 상기 모서리들 각각은 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 메모리 회로가 제공된 셀 영역과 주변 회로가 제공된 주변 영역을 포함하는 반도체 기판: 상기 셀 영역 상에 제공되고 서로 동일한 형상을 갖는 복수개의 셀 활성 패턴들, 상기 셀 활성 패턴들은 규칙적으로 배열되고; 그리고 상기 주변 영역 상에 제공된 복수개의 주변 활성 패턴들을 포함하고, 평면적으로 볼 때 상기 주변 활성 패턴들 각각은 각진 모서리들을 가질 수 있다. 상기 모서리들 각각은 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하일 수 있다.
본 발명에 의하면, 마스크들의 교차된 부분을 마스크 패턴으로 형성하므로써, 각진 모서리들을 갖는 활성 패턴을 구현할 수 있다. 이처럼, 활성 패턴의 모서리 라운딩이 방지되거나 감소되므로써, 모서리 라운딩에 따른 활성 패턴의 면적 증가 및 인접 모서리들 간의 접촉을 방지할 수 있다.
이에 따라, 활성 패턴의 크기를 줄일 수 있고, 활성 패턴들 간의 전기적 쇼트를 줄일 수 있다. 결과적으로, 반도체 소자의 집적도 및 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다.
도 1e는 도 1b의 S1 영역을 확대 도시한 것이다.
도 1f는 도 1d의 S2 영역을 확대 도시한 것이다.
도 1h는 도 1g의 S3 영역을 확대 도시한 것이다.
도 1i는 도 1h의 일부를 확대 도시한 것이다.
도 1j는 도 1h의 일부를 확대 도시한 것이다.
도 1k는 비교예에 따른 활성 패턴을 도시한 평면도이다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다.
도 2d는 본 발명의 실시예들에 따른 반도체 소자를 도시한 블록도이다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다.
도 3b 내지 11b는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 것으로, 각각 도 3a 내지 11a의 A1-A2, B1-B2, 및 C1-C2 선들을 절개한 단면도들이다.
도 12a 내지 도 12d는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 단면도들이다.
도 12e는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도이다.
도 13a는 본 발명의 실시예들에 따른 기판의 활성 패턴을 포함하는 반도체 소자를 도시한 평면도이다.
도 13b는 본 발명의 실시예들에 따른 기판의 활성 패턴을 포함하는 반도체 소자를 도시한 것으로, 도 13a의 I1-I2, I3-I4, 및 I5-I6 선들을 절개한 단면도이다.
이하, 본 발명에 따른 모서리 라운딩이 없거나 감소된 활성 패턴을 구현할 수 있는 기판 패터닝 방법 및 그 활성 패턴을 포함하는 반도체 소자를 첨부한 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1i는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다. 도 1e는 도 1b의 S1 영역을 확대 도시한 것이다. 도 1f는 도 1d의 S2 영역을 확대 도시한 것이다. 도 1h는 도 1g의 S3 영역을 확대 도시한 것이다. 도 1k는 비교예에 따른 활성 패턴을 도시한 평면도이다. 도 1f는 도 1d의 S2 영역을 확대 도시한 것이다. 도 1h는 도 1g의 S3 영역을 확대 도시한 것이다. 도 1i는 도 1h의 일부를 확대 도시한 것이다.
도 1a를 참조하면, 기판(10) 상에 제1 마스크(12)를 형성할 수 있다. 기판(10)은 실리콘과 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 다른 예로, 기판(10) 대신에 도전막이나 절연막 혹은 이의 조합과 같은 식각 대상막이 제공될 수 있다. 제1 마스크(12)는 복수개의 사각 형상들을 가질 수 있고, 제1 마스크(12)는 복수개의 개구들(12h)을 포함할 수 있다. 제1 마스크(12)의 형상은 제1 방향(D1)을 따라 연장된 사각형, 제1 방향(D1)과 교차하는(가령, 직교하는) 제2 방향(D2)을 따라 연장된 사각형, 그리고 정사각형 혹은 이와 유사한 형상이 조합된 것일 수 있다. 개구들(12h)은 제2 방향(D2)을 따라 배열될 수 있고, 개구들(12h) 각각은 제1 방향(D1)을 따라 연장될 수 있다. 개구들(12h) 각각의 폭은 제1 방향(D1)을 따라 동일하거나 거의 일정할 수 있다. 개구들(12h)은 기판(10)을 노출할 수 있다.
도 1b를 참조하면, 기판(10) 상에 제2 마스크(16)를 형성할 수 있다. 제2 마스크(16)의 형상은 제2 방향(D2)을 따라 연장된 사각형, 제2 방향(D2)을 따라 연장된 사다리 형상, 그리고 제1 방향(D1)을 따라 연장된 사각형이 조합된 것일 수 있다. 제2 마스크(16)는 복수개의 개구들(16h)을 포함할 수 있다. 개구들(16h)은 제2 방향(D2)을 따라 배열될 수 있고, 개구들(16h) 각각은 제1 방향(D1)을 따라 연장될 수 있다. 개구들(16h) 중 어느 하나 혹은 그 이상은 그 양단이 확장된 형상을 가질 수 있다. 가령, 개구들(16h) 중 몇몇은 그 폭이 제1 방향(D1)을 따라 동일하거나 거의 일정할 수 있다. 개구들(16h) 중 다른 몇몇은 그 폭이 제1 방향(D1)을 따라 동일하거나 거의 일정하고, 그 양단에서 확장될 수 있다.
도 1c를 참조하면, 제2 마스크(16)는 제1 마스크(12) 상에 형성될 수 있다. 제2 마스크(16)는 제1 마스크(12)의 일부를 덮고 다른 일부를 노출하는 형상을 가질 수 있다. 평면적으로 볼 때, 제2 마스크(16)의 개구들(16h)은 제1 마스크(12)의 개구들(12h)과 중첩하지 않을 수 있다. 개구들(16h)은 기판(10) 및 제1 마스크(12) 중 적어도 어느 하나를 노출할 수 있다. 제2 마스크(16)는 제1 마스크(12)와는 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 마스크(16)를 식각 마스크로 이용하는 식각 공정으로 제1 마스크(12)를 패터닝할 수 있다. 제1 마스크(12)의 패터닝 이후, 제2 마스크(16)를 제거할 수 있다.
도 1d를 참조하면, 상기 공정들에 의해 최종적으로 다양한 형상을 갖는 마스크 패턴(12p)을 형성할 수 있다. 예컨대, 마스크 패턴(12p)은 직사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12a), 아령 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12b), 빗(comb) 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12c), 그리고 정사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12d)을 포함할 수 있다.
실시예들에 따르면, 마스크 패턴(12p)은 라운드된 모서리들을 포함하지 않을 수 있다. 도 1e를 도 1c와 같이 참조하면, 제2 마스크(16)를 이용하는 식각 공정으로 제1 마스크(12)를 패터닝할 수 있다. 이 경우, 제1 및 제2 마스크들(12,16)이 겹쳐진 중첩부(15)가 잔류하여 도 1d에 도시된 마스크 패턴(12p)을 구성할 수 있다. 중첩부(15)에선 제1 마스크(12)와 제2 마스크(16)가 가령 90도 혹은 이와 유사한 교차각(θ1)으로 만날 수 있으므로, 도 1f에 도시된 바와 같이 중첩부(15)에 상당하는 마스크 패턴(12p)에선 라운드 형상이 발생할 여지가 없거나 그 가능성이 현저히 줄어들 수 있다. 가령, 마스크 패턴(12p)은 90도 혹은 이와 유사한 모서리 각도(θ2)를 가질 수 있다. 이처럼, 제1 마스크(12)와 제2 마스크(16)가 겹쳐진 중첩부(15)가 최종적인 마스크 패턴(12p)을 구성할 수 있다. 이러한 원리에 따라 마스크 패턴(12p)의 서브 패턴들(12a, 12b, 12c, 12d) 각각은 각진 모서리들(sharp corners)을 포함할 수 있다.
도 1g를 참조하면, 도 1d의 마스크 패턴(12p)을 식각 마스크로 이용하는 식각 공정으로 기판(10)을 패터닝할 수 있다. 상기 식각 공정에 의해 기판(10) 상에 활성 패턴(11)이 형성될 수 있다. 활성 패턴(11)은 다양한 형상들을 가질 수 있다. 가령, 활성 패턴(11)은 직사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11a), 아령 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11b), 빗(comb) 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11c), 그리고 정사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11d)을 포함할 수 있다.
도 1f를 참조하여 이미 언급한 바와 같이 마스크 패턴(12p)이 각진 모서리들(sharp corners)을 가질 수 있으므로, 도 1h에 도시된 바와 같이 활성 패턴(11) 역시 각진(sharp) 모서리부(E)를 가질 수 있다. 도 1a 내지 도 1d를 참조하여 전술한 것처럼, 제1 마스크(12)를 형성하고 제1 마스크(12)와 부분적으로 겹쳐지는 제2 마스크(16)를 이용하여 제1 마스크(12)를 패터닝하면 각진 모서리들(sharp corners)을 갖는 마스크 패턴(12p)을 형성할 수 있다.
도 1i를 참조하면, 활성 패턴(11)의 어느 하나의 모서리(11e)는 90도 혹은 이와 유사한 모서리 각도(θ3)를 가질 수 있다. 이를테면, 모서리(11e)는 예리한 팁(110)을 가질 수 있다. 모서리(11e)는 0 혹은 거의 0인 도 1j를 참조하여 후술하는 라운딩 지수를 가질 수 있다. 이러한 설명은 활성 패턴(11)의 다른 모서리들에 대해서도 마찬가지로 적용될 수 있다.
도 1j를 참조하면, 활성 패턴(11)의 모서리(11e)는 미세하게 라운딩될 수 있다. 모서리(11e)의 라운딩 정도는 라운딩 지수(RI: rounding index)로 나타낼 수 있다. 라운딩 지수(RI)는 라운딩된 팁(110r)과 가상의 팁(110i) 사이의 거리, 가령 최단 거리를 나타낼 수 있다. 가상의 팁(110i)의 위치는 모서리(11e)가 라운딩되지 않았을 경우의 그 팁이 존재할 지점을 나타낼 수 있다. 예컨대, 가상의 팁(110i)은 도 1i의 팁(110)에 상당할 수 있다. 라운딩 지수(RI)는 약 15 nm 이하일 수 있다. 가령, 라운딩 지수(RI)는 약 5 nm 내지 15 nm일 수 있다.
이처럼, 본 발명의 실시예들에 따르면, 활성 패턴(11)의 모서리(11e)는 도 1i에서 볼 수 있듯이 예리한 팁(110)을 갖거나, 혹은 도 1j에서처럼 라운딩된 팁(110r)을 가질 수 있다. 모서리(11e)가 라운딩된 팁(110r)을 가지더라도 라운딩 지수(RI)는 약 15 nm 이하, 즉 라운딩 정도가 감소되어 있으므로, 도 1k를 참조하여 후술한 바와 같은 모서리 라운딩에 따른 문제점들이 해소될 수 있다.
본 발명의 실시예와 다르게, 1회의 패터닝 공정으로 도 1d의 마스크 패턴(12p)과 유사한 마스크 패턴을 형성한 경우, 그 유사한 마스크 패턴은 모서리들이 라운드될 수 있다. 라운딩 정도는 도 1j에서의 라운딩 정도보다는 더 클 수 있다. 라운드된 모서리들을 갖는 마스크 패턴으로 기판을 식각하면, 도 1k에 도시된 바와 같이 라운드된 모서리부(Er)를 갖는 활성 패턴(11r)이 형성될 수 있다.
이러한 비교예의 활성 패턴(11r)에선 그 모서리들의 라운딩에 의해 그 모서리부(Er)가 확장될 수 있고, 활성 패턴(11r)은 본 실시예의 활성 패턴(11)의 길이(도 1h의 L1)에 비해 상대적으로 큰 길이(L2)를 가질 수 있다. 활성 패턴(11r)의 길이 증가는 활성 패턴(11r)의 면적 증가를 유발할 수 있어, 반도체 소자의 집적도 향상에 방해 요인으로 작용할 수 있다. 게다가, 활성 패턴(11r)의 모서리들의 확장으로 인해 그 활성 패턴(11r)의 인접하는 모서리들이 혹은 인접하는 활성 패턴들(11r)의 모서리들이 직접적으로 접촉할 수 있어 반도체 소자의 전기적 특성이 떨어질 수 있다.
이에 반해, 본 실시예에서는 비교예의 활성 패턴(11r)의 길이 증가 및/또는 모서리들 간의 접촉을 방지할 수 있다. 그 결과, 각진 모서리들(sharp corners)을 갖는 활성 패턴(11)을 포함하는 반도체 소자는 집적도 향상 및 전기적 특성의 개선을 얻을 수 있다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다.
도 2a를 참조하면, 제2 마스크(16)의 개구들(16h) 각각은 제1 방향(D1)을 따라 그 폭이 동일하거나 혹은 거의 일정할 수 있다. 제2 마스크(16)를 이용하여 형성된 도 2b의 마스크 패턴(12p)에서의 빗 모양의 서브 패턴(12c)의 형상은 도 1d의 빗 모양의 서브 패턴(12c)과 다를 수 있다. 마찬가지로, 도 2b의 마스크 패턴(12p)을 이용하여 형성된 도 2c의 활성 패턴(11)에서의 빗 모양의 활성 패턴(11c)의 형상은 도 1g의 빗 모양의 활성 패턴(11c)의 형상과 다를 수 있다. 이외에는 도 1a 내지 1j를 참조하여 설명한 바가 동일하거나 유사하게 본 실시에에 적용될 수 있다.
도 2d는 본 발명의 실시예들에 따른 반도체 소자를 도시한 블록도이다.
도 2d를 참조하면, 반도체 소자는 하나 혹은 그 이상의 셀 영역(1), 코어 영역들(2, 3, 4, 5), 그리고 주변 영역(6)을 포함할 수 있다. 반도체 소자는 일례로 메모리 소자일 수 있다. 셀 영역(1)에는 메모리 집적회로와 같은 셀 회로가 배치될 수 있다. 코어 영역들(2, 3, 4, 5)과 주변 영역(6)은 셀 영역(1)과 전기적으로 연결될 수 있고, 셀 영역(1)에 배치된 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있다.
코어 영역들(2, 3, 4, 5)은 셀 영역(1)의 주위를 에워싸는 제1 코어 영역(2), 제2 코어 영역(3), 제3 코어 영역(4), 그리고 제4 코어 영역(5)을 포함할 수 있다. 제1 내지 제4 코어 영역들(2-5)에는 센스 앰프(S/A) 회로, 서브-워드라인 드라이버(SWD) 회로, 센스 앰프 구동용 전원 및 접지 드라이버 회로들이 배치될 수 있다. 일례로, 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 센스 앰프(S/A) 회로들이 서로 마주보는 제1 및 제3 코어 영역들(2, 4)에는 배치될 수 있고, 서브-워드라인 드라이버(SWD) 회로들은 서로 마주보는 제2 및 제4 코어 영역들(3, 5)에 배치될 수 있다. 센스 앰프 구동용 전원 및 접지 드라이버 회로들은 제2 및 제4 코어 영역들(3, 5) 혹은 주변 영역(6)에 배치될 수 있다.
도 1d 또는 도 2b에 도시된 마스크 패턴(12p)은 도 2d에 도시된 반도체 소자의 코어 영역들(2, 3, 4, 5) 및/또는 주변 영역(6) 상의 활성 패턴을 형성하는데 사용될 수 있다. 가령, 코어 영역들(2, 3, 4, 5) 각각 상에 도 2c에 도시된 바와 동일하거나 유사한 활성 패턴(11)이 형성될 수 있다. 유사하게, 주변 영역(6) 상에 도 2c에 도시된 바와 동일하거나 유사한 활성 패턴(11)이 형성될 수 있다. 코어 영역들(2, 3, 4, 5) 각각의 활성 패턴(11)은 주변 영역(6)의 활성 패턴(11)에 비해 조밀할 수 있다.
마스크 패턴(12p)을 형성하기 위해선 제1 마스크(12)를 형성하기 위한 패터닝 공정과 제2 마스크(16)를 형성하기 위한 패터닝 공정이 필요할 수 있다. 이러한 패터닝 공정들은 셀 영역(1)에서의 패터닝 공정과 함께 수행될 수 있다. 그러므로, 마스크 패턴(12p)을 형성하기 위해 별개의 패터닝 공정을 새로이 도입할 필요가 전혀 없다. 그 결과, 본 실시예들에 따르면, 코어 영역들(2, 3, 4, 5) 및/또는 주변 영역(6)의 활성 패턴 형성은 셀 영역(1)에 활성 패턴을 형성하는 공정과 호환성있게 적용할 수 있다. 이에 대해선 아래에서 후술한다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도들이다. 도 3b 내지 11b는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 것으로, 각각 도 3a 내지 11a의 A1-A2, B1-B2, 및 C1-C2 선들을 절개한 단면도들이다.
도 3a 및 3b를 참조하면, 기판(10) 상에 제1 마스크(12)를 형성할 수 있다. 기판(10)은 실리콘, 게르마늄, 혹은 실리콘-게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 기판(10) 대신에 도전막이나 절연막 혹은 이의 조합과 같은 식각 대상막이 제공될 수 있고, 혹은 기판(10) 상에 이러한 식각 대상막이 형성되어 있을 수 있다.
기판(10)은 셀 영역(CELL)과 코어 영역(CORE)으로 구분 가능할 수 있다. 코어 영역(CORE)은 편의상 제1 영역(CORE1), 제2 영역(CORE2), 및 제3 영역(CORE3)으로 구분하기로 한다. 제1, 제2, 및 제3 영역들(CORE1, CORE2, CORE3)은 셀 영역(CELL)의 일측에 배치되거나 혹은 셀 영역(CELL)의 복수개의 일측들에 배치될 수 있다. 가령, 셀 영역(CELL)은 도 2d의 셀 영역(1)에 상당할 수 있고, 코어 영역(CORE)은 도 2d의 코어 영역들(2, 3, 4, 5) 중에서 적어도 어느 하나에 상당할 수 있다.
본 명세서에선, 설명 및 도시의 편의상 제1, 제2, 및 제3 영역들(CORE1, CORE2, CORE3)은 제1 방향(D1)을 따라 일렬 배치된 것으로 가정하지만, 본 발명이 이에 한정되는 것은 전혀 아니다. 가령, 제1 내지 제3 영역들(CORE1-CORE3) 중 어느 하나는 도 2d의 제1 코어 영역(2) 혹은 제3 코어 영역(4)에 해당할 수 있고, 다른 하나는 제2 코어 영역(3) 혹은 제4 코어 영역(5)에 해당할 수 있다.
본 발명을 한정하려는 의도는 전혀 아닌 단지 일례로서, 제1, 제2, 및 제3 영역들(CORE1, CORE2, CORE3) 중 어느 하나에는 센스 앰프가 배치될 수 있고, 다른 어느 하나에는 서브-워드라인 드라이버가 배치될 수 있고, 또 다른 하나는 센스 앰프를 구동하기 위한 전원 드라이버 및 접지 드라이버가 배치될 수 있다.
제1 마스크(12)는 셀 영역(CELL) 및 코어 영역(CORE) 상에 형성될 수 있다. 일례로, 제1 마스크(12)는 셀 영역(CELL) 상에서 제3 방향(D3)을 따라 연장된 복수개의 라인들로 구성된 형상을 가질 수 있고, 코어 영역(CORE) 상에선 기판(10)을 전체적으로 덮는 플레이트 형상을 가질 수 있다. 셀 영역(CELL) 상에서 제1 마스크(12)로 구성된 라인들 사이에서 기판(10)이 노출될 수 있다. 제1 마스크(12)는 산화막, 질화막, 비정질 탄소막(amorphous carbon layer), 혹은 이의 조합을 원자층 증착(ALD), 화학기상증착(CVD), 스핀 코팅 등으로 형성할 수 있다.
도 4a 및 4b를 참조하면, 기판(10) 상에 제1 포토레지스트 패턴(14)을 형성할 수 있다. 제1 포토레지스트 패턴(14)은 셀 영역(CELL) 및 코어 영역(CORE) 상에 형성될 수 있다. 일례로, 제1 포토레지스트 패턴(14)은 셀 영역(CELL) 상에서 제1 마스크(12)의 일부들을 노출하는 일체화된 형상일 수 있고, 코어 영역(CORE) 상에선 제1 마스크(12)의 일부들을 노출하는 분리된 형상을 가질 수 있다.
셀 영역(CELL) 상의 제1 포토레지스트 패턴(14)은 복수개의 제1 개구들(14h1)을 포함할 수 있다. 제1 개구들(14h1)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 이격 배열될 수 있다. 제1 개구들(14h1) 각각은 제1 마스크(12)의 일부를 노출하는 사각형, 원형, 타원형, 다각형, 혹은 여러 댜양한 형상들을 가질 수 있다.
코어 영역(CORE) 상의 제1 포토레지스트 패턴(14)은 복수개의 제2 개구들(14h2)을 포함할 수 있다. 제2 개구들(14h2)은 제2 방향(D2)을 따라 이격 배열될 수 있고, 제2 개구들(14h2) 각각은 제1 방향(D1)을 따라 연장되어 제1 마스크(12)의 일부를 노출할 수 있다. 제2 개구들(14h2) 각각은 제1 방향(D1)을 따라 동일하거나 거의 일정한 폭을 가질 수 있다.
도 5a 및 5b를 참조하면, 제1 포토레지스트 패턴(14)을 식각 마스크로 이용하는 식각 공정으로 제1 마스크(12)를 패터닝할 수 있고, 이후에 제1 포토레지스트 패턴(14)을 제거할 수 있다. 상기 식각 공정은 건식 식각 공정이나 반응성 이온 식각 공정을 포함할 수 있다. 제1 포토레지스트 패턴(14)은 애싱 공정이나 스트립 공정을 이용하여 기판(10)으로부터 제거할 수 있다.
패터닝된 제1 마스크(12)는 셀 영역(CELL) 상에선 일부가 끊어진 복수개의 라인들로 구성된 형상을 가질 수 있다. 가령, 어느 하나의 패터닝된 제1 마스크(12)는 하나 혹은 그 이상의 제1 개구들(12h1)을 가질 수 있다. 제1 개구들(12h1)을 통해 기판(10)이 노출될 수 있다. 제1 개구들(12h1)은 제3 방향(D3)을 따라 연장된 라인 형상의 패터닝된 제1 마스크(12)를 복수개로 분리하는 커팅 영역들일 수 있다. 이에 따라, 셀 영역(CELL) 상의 제1 마스크(12)는 제1 개구들(12h1)에 의해 컷팅된 불연속적인 형상을 가질 수 있다.
패터닝된 제1 마스크(12)는 코어 영역(CORE) 상에선 제1 포토레지스트 패턴(14)과 동일하거나 유사한 형상을 가질 수 있다. 예컨대, 패터닝된 제1 마스크(12)는 기판(10)의 일부들을 노출하는 분리된 형상을 가질 수 있다. 패터닝된 제1 마스크(12)는 복수개의 제2 개구들(12h2)을 포함할 수 있다. 제2 개구들(12h2)은 제2 방향(D2)을 따라 이격 배열될 수 있고, 제2 개구들(12h2) 각각은 제1 방향(D1)을 따라 연장되어 기판(10)의 일부를 노출할 수 있다. 제2 개구들(12h2) 각각은 제1 방향(D1)을 따라 동일하거나 거의 일정한 폭을 가질 수 있다. 도 1a를 참조하여 전술한 제1 마스크(12)에 대한 설명은 패터닝된 제1 마스크(12)에 동일하거나 유사하게 적용할 수 있다.
도 6a 및 6b를 참조하면, 기판(10) 상에 제2 마스크(16)를 형성할 수 있고, 제2 마스크(16) 상에 제2 포토레지스트 패턴(18)을 형성할 수 있다. 제2 마스크(16)는 셀 영역(CELL) 및 코어 영역(CORE)을 전면적으로 덮는 플레이트 형상을 가질 수 있다. 제2 마스크(16)는 산화막, 질화막, 비정질 탄소막(amorphous carbon layer), 혹은 이의 조합을 원자층 증착(ALD), 화학기상증착(CVD), 스핀 코팅 등으로 형성할 수 있다. 제2 마스크(16)는 패터닝된 제1 마스크(12)와 식각 선택비를 가질 수 있다.
제2 포토레지스트 패턴(18)은 셀 영역(CELL) 및 코어 영역(CORE) 상에 형성될 수 있다. 일례로, 제2 포토레지스트 패턴(18)은 셀 영역(CELL) 상에서 제2 마스크(16)의 일부들을 노출하는 일체화된 형상일 수 있고, 코어 영역(CORE) 상에선 제2 마스크(16)의 일부들을 노출하는 분리된 형상을 가질 수 있다.
셀 영역(CELL) 상의 제2 포토레지스트 패턴(18)은 복수개의 제1 개구들(18h1)을 포함할 수 있다. 제1 개구들(18h1)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 이격 배열될 수 있다. 제1 개구들(18h1) 각각은 제2 마스크(16)의 일부를 노출하는 사각형, 원형, 타원형, 다각형, 혹은 여러 댜양한 형상들을 가질 수 있다. 제2 포토레지스트 패턴(18)의 제1 개구들(18h1)은 패터닝된 제1 마스크(12)의 제1 개구들(12h1)과는 제1 방향(D1) 혹은 제2 방향(D2)을 따라 엇갈리게 배치될 수 있다. 예컨대, 평면적으로 볼 때, 포토레지스트 패턴(18)의 제1 개구들(18h1)은 패터닝된 제1 마스크(12)의 제1 개구들(12h1)과는 중첩하지 않을 수 있다.
코어 영역(CORE) 상의 제2 포토레지스트 패턴(18)은 복수개의 제2 개구들(18h2)을 포함할 수 있다. 제2 개구들(18h2)은 제2 방향(D2)을 따라 이격 배열될 수 있고, 제2 개구들(18h2) 각각은 제1 방향(D1)을 따라 연장되어 제2 마스크(16)의 일부를 노출할 수 있다. 제2 개구들(18h2) 중 몇몇은 그 폭이 제1 방향(D1)을 따라 동일하거나 거의 일정할 수 있다. 제2 개구들(18h2) 중 다른 몇몇은 그 폭이 제1 방향(D1)을 따라 동일하거나 거의 일정하고, 그 양단에서 확장될 수 있다.
도 7a 및 7b를 참조하면, 제2 포토레지스트 패턴(18)을 식각 마스크로 이용하는 식각 공정으로 제2 마스크(16)를 패터닝할 수 있고, 이후에 제2 포토레지스트 패턴(18)을 제거할 수 있다. 상기 식각 공정은 건식 식각 공정이나 반응성 이온 식각 공정을 포함할 수 있다. 제2 포토레지스트 패턴(18)은 애싱 공정이나 스트립 공정으로 기판(10)으로부터 제거할 수 있다.
패터닝된 제2 마스크(16)는 셀 영역(CELL) 상에선 복수개의 제1 개구들(16h1)을 갖는 가령 플레이트 형상을 가질 수 있다. 제1 개구들(16h1)을 통해 패터닝된 제1 마스크(12)가 노출될 수 있다.
제1 개구들(16h1)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 이격 배열될 수 있다. 제1 개구들(16h1)은 각각은 패터닝된 제1 마스크(12)의 일부를 노출하는 사각형, 원형, 타원형, 다각형, 혹은 여러 댜양한 형상들을 가질 수 있다. 패터닝된 제2 마스크(16)의 제1 개구들(16h1)은 패터닝된 제1 마스크(12)의 제1 개구들(12h1)과는 제1 방향(D1) 혹은 제2 방향(D2)을 따라 엇갈리게 배열될 수 있다. 예컨대, 평면적으로 볼 때, 패터닝된 제2 마스크(16)의 제1 개구들(16h1)은 패터닝된 제1 마스크(12)의 제1 개구들(도 5a의 12h1)과는 중첩하지 않을 수 있다.
패터닝된 제2 마스크(16)는 코어 영역(CORE) 상에선 제2 포토레지스트 패턴(18)과 동일하거나 유사한 형상을 가질 수 있다. 예컨대, 패터닝된 제2 마스크(16)는 패터닝된 제1 마스크(12)의 일부들을 노출하는 분리된 형상을 가질 수 있다. 패터닝된 제2 마스크(16)는 복수개의 제2 개구들(16h2)을 포함할 수 있다. 제2 개구들(16h2)은 제2 방향(D2)을 따라 이격 배열될 수 있고, 제2 개구들(16h2) 각각은 제1 방향(D1)을 따라 연장되어 패터닝된 제1 마스크(12)의 일부를 노출할 수 있다. 제2 개구들(16h2) 중 몇몇은 제1 방향(D1)을 따라 동일하거나 거의 일정한 폭을 가질 수 있다. 제2 개구들(16h2) 중 다른 몇몇은 그 폭이 제1 방향(D1)을 따라 동일하거나 거의 일정하고, 그 양단에서 확장될 수 있다. 도 1b를 참조하여 전술한 제2 마스크(16)에 대한 설명은 패터닝된 제2 마스크(16)에 동일하거나 유사하게 적용할 수 있다.
다른 실시예들에 있어서, 도 6a 및 6b에서 설명한 패터닝된 제1 마스크(12)가 형성된 기판(10) 상에 제2 마스크(16)와 제2 포토레지스트 패턴(18)를 형성하는 것 대신에, 도 8a 및 8b에 도시된 것처럼 패터닝된 제1 마스크(12)가 형성된 기판(10) 상에 제2 포토레지스트 패턴(18)을 형성할 수 있다. 제2 포토레지스트 패턴(18)은 셀 영역(CELL) 상에서 패터닝된 제1 마스크(12)의 일부들을 노출하는 복수개의 제1 개구들(18h1)을 포함하는 일체화된 형상을 가질 수 있다. 포토레지스트 패턴(18)은 코어 영역(CORE) 상에선 제1 마스크(12)의 일부들을 노출하는 복수개의 제2 개구들(18h2)을 포함하는 분리된 형상을 가질 수 있다. 이외의 제2 포토레지스트 패턴(18)에 대한 설명은 도 6a 및 6b에서 설명한 바와 동일하거나 유사할 수 있다.
도 9a 및 9b를 참조하면, 도 7a 및 7b에 도시된 패터닝된 제2 마스크(16)를 식각 마스크로 이용하는 식각 공정으로 패터닝된 제1 마스크(12)를 패터닝하고, 패터닝된 제2 마스크(16)를 제거할 수 있다. 다른 예로, 도 8a 및 8b에 도시된 제2 포토레지스트 패턴(18)을 식각 마스크로 하는 식각 공정으로 패터닝된 제1 마스크(12)를 패터닝할 수 있다. 이처럼 제1 마스크(12)에 대한 2회 패터닝에 의해 기판(10) 상에 마스크 패턴(12p)이 형성될 수 있다.
셀 영역(CELL) 상의 마스크 패턴(12p)은 아일랜드 형상을 가질 수 있다. 예를 들어, 도 7a 및 7b에서 설명한 패터닝된 제2 마스크(16)의 제1 개구(16h1)에 노출된 패터닝된 제1 마스크(12)가 제거될 수 있다. 셀 영역(CELL) 상에서, 제1 마스크(12)는 도 4a 및 4b에서 설명한 제1 포토레지스트 패턴(14)의 제1 개구(14h1)에 노출된 부분이 제거되므로써 도 5a 및 5b에 도시된 것처럼 불연속적 형상을 가질 수 있다. 게다가, 패터닝된 제1 마스크(12)는 도 7a 및 7b에서 설명한 패터닝된 제2 마스크(16)의 제1 개구(16h1)에 의해 노출된 부분이 제거될 수 있다. 이에 따라, 셀 영역(CELL) 상의 제1 마스크(12)는 아일랜드 형상의 마스크 패턴(12p)으로 변경될 수 있다.
코어 영역(CORE) 상의 마스크 패턴(12p)은 여러 다양한 형상을 가질 수 있다. 가령, 도 1d를 참조하여 이미 설명한 바와 같이, 마스크 패턴(12p)은 직사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12a), 아령 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12b), 빗(comb) 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12c), 그리고 정사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 서브 패턴(12d)을 포함할 수 있다.
코어 영역(CORE) 상의 마스크 패턴(12p)은 도 1e를 참조하여 전술한 바와 같이 제1 마스크(12)와 제2 마스크(16)가 겹쳐진 중첩부(15)로 구성되기 때문에 라운드된 모서리를 포함하지 않을 수 있다. 예컨대, 마스크 패턴(12p)의 서브 패턴들(12a-12d) 각각은 각진 모서리들(sharp corners)을 포함할 수 있다.
도 10a 및 10b를 참조하면, 마스크 패턴(12p)을 식각 마스크로 이용하는 식각 공정으로 기판(10)을 패터닝하여 활성 패턴들(11)을 정의하는 트렌치(13)를 형성할 수 있다. 셀 영역(CELL) 상의 활성 패턴(11)은 제3 방향(D3)을 따라 연장되고 규칙적으로 배열된 아일랜드 형상을 가질 수 있다. 다른 예로, 셀 영역(CELL) 상의 활성 패턴(11)은 제1, 제2, 및 제3 방향(D1, D2, D3) 중 어느 하나를 따라 불연속적으로 혹은 연속적으로 연장된 형상을 가질 수 있다.
코어 영역(CORE) 상의 활성 패턴(11)은 도 1g를 참조하여 전술한 바와 같이 직사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11a), 아령 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11b), 빗(comb) 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11c), 그리고 정사각형 혹은 이와 유사한 형상을 갖는 적어도 하나의 활성 패턴(11d)을 포함할 수 있다. 이러한 활성 패턴들(11a, 11b, 11c, 11d)은 제1 방향(D1) 및/또는 제2 방향(D2)으로 이격 배열될 수 있다.
코어 영역(CORE)의 제1, 제2, 및 제3 영역들(CORE1, CORE2, CORE3) 중 어느 하나 혹은 그 이상은 활성 패턴들(11a, 11b, 11c, 11d) 중 어느 하나 혹은 그 이상을 포함할 수 있다. 또는, 코어 영역(CORE)의 제1, 제2, 및 제3 영역들(CORE1, CORE2, CORE3) 중 어느 하나 혹은 그 이상은 활성 패턴들(11a, 11b, 11c, 11d) 중 둘 혹은 그 이상을 포함할 수 있고, 그 둘 혹은 그 이상의 활성 패턴들은 동일한 형상 혹은 서로 다른 형상들을 가질 수 있다.
일례로, 코어 영역(CORE)의 제1 영역(CORE1)에서 직사각형의 활성 패턴(11a) 및/또는 정사각형의 활성 패턴(11d)이 주로 형성될 수 있다. 코어 영역(CORE)의 제2 영역(CORE2)에선 아령 형상의 활성 패턴(11b)이 주로 형성될 수 있다. 코어 영역(CORE)의 제3 영역(CORE3)에선 빗 모양의 활성 패턴(11c) 및/또는 정사각형의 활성 패턴(11d)이 주로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것이 아니다.
도 11a 및 11b를 참조하면, 트렌치(13)를 절연물로 채워 소자분리막(17)을 형성할 수 있다. 이로써, 활성 패턴들(11)을 가로지르는 워드라인들, 워드라인들과 교차하는 비트 라인들, 워드라인들 및 비트 라인들에 전기적으로 연결되는 다양한 도전 패턴들, 각종 절연막들을 형성하여 기판(10) 상에 반도체 소자를 구현할 수 있다. 기판(10) 상에 구현할 수 있는 반도체 소자는 그 종류를 불문한다. 가령, 반도체 소자는 메모리 소자, 로직 소자, 및 이의 조합을 포함할 수 있다. 이에 대해선 도 13a 및 13b를 참조하여 후술한다.
도 1e를 참조하여 이미 언급한 바와 같이 제1 마스크(12)와 제2 마스크(16) 사이의 중첩부(15)를 이용하여 각진 모서리들(sharp corners)을 갖는 마스크 패턴(12p) 혹은 활성 패턴(11)을 형성하는 것 이외에, 임계치수(CD)의 한계를 더 축소시킨 마스크 패턴(12p) 혹은 활성 패턴(11)을 형성할 수 있다. 이에 대해선 도 12a 내지 12e를 참조하여 후술한다.
도 12a 내지 도 12d는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 단면도들이다. 도 12e는 본 발명의 실시예들에 따른 기판 패터닝 방법을 도시한 평면도이다.
도 12a를 참조하면, 기판(10) 상에 제1 마스크(12)를 형성하고, 제1 마스크(12) 상에 제1 포토레지스트 패턴(14)을 형성할 수 있다. 기판(10) 대신에 식각 대상막이 제공될 수 있고, 혹은 기판(10) 상에 식각 대상막이 형성되어 있을 수 있다. 제1 포토레지스트 패턴(14)을 식각 마스크로 이용하는 식각 공정으로 제1 마스크(12)를 패터닝할 수 있다.
도 12b를 참조하면, 상기 식각 공정으로 기판(10) 상에 패터닝된 제1 마스크(12)가 형성될 수 있다. 패터닝된 제1 마스크(12)는 제1 폭(W1)을 가질 수 있다. 기판(10) 상에 패터닝된 제1 마스크(12)를 덮는 제2 마스크(16)를 형성할 수 있고, 제2 마스크(16) 상에 제2 포토레지스트 패턴(18)을 형성할 수 있다. 제2 포토레지스트(18)는 패터닝된 제1 마스크(12)의 일부를 덮는 형상을 가질 수 있다.
도 12c를 참조하면, 제2 포토레지스트 패턴(18)을 식각 마스크로 이용하는 식각 공정으로 제2 마스크(16)를 패터닝할 수 있다. 패터닝된 제2 마스크(16)는 패터닝된 제1 마스크(12)의 일부를 덮고 다른 일부를 노출할 수 있다. 패터닝된 제2 마스크(16)를 식각 마스크를 이용하는 식각 공정으로 패터닝된 제1 마스크(12)를 패터닝할 수 있다.
도 12d를 참조하면, 상기 식각 공정으로 2번 패터닝된 제1 마스크(12), 즉 마스크 패턴(12p)을 형성할 수 있다. 마스크 패턴(12p)은 패터닝된 제1 마스크(12)의 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 가령, 마스크 패턴(12p)은 최소 치수의 한계를 넘는 제2 폭(W2)을 가질 수 있다.
일례로, 도 12e를 참조하면, 제1 마스크(12)의 제1 폭(W1)이 구현할 수 있는 최소 치수라 하더라도, 제1 마스크(12)와 제2 마스크(16)가 겹쳐진 부분이 마스크 패턴(12p)으로 형성될 수 있다. 이에 따라, 마스크 패턴(12p)은 패터닝에 의해 구현할 수 있는 최소 한계를 넘는 제2 폭(W2)을 가질 수 있다.
도 12d를 다시 참조하면, 마스크 패턴(12p)을 식각 마스크로 이용하는 식각 공정으로 기판(10)을 패터닝할 수 있다. 이러한 패터닝으로 기판(10) 상에 제2 폭(W2)을 갖는 활성 패턴(11)이 형성될 수 있다. 도 12a 내지 12e를 참조하여 설명한 패터닝 방법은 활성 패턴(11) 뿐만 아니라 모든 패턴을 형성하는데 전술한 바와 동일하거나 유사하게 적용할 수 있다.
도 13a는 본 발명의 실시예들에 따른 기판의 활성 패턴을 포함하는 반도체 소자를 도시한 평면도이다. 도 13b는 본 발명의 실시예들에 따른 기판의 활성 패턴을 포함하는 반도체 소자를 도시한 것으로, 도 13a의 I1-I2, I3-I4, 및 I5-I6 선들을 절개한 단면도이다.
도 13a 및 13b를 참조하면, 반도체 소자(1000)가 제공될 수 있다. 반도체 소자(1000)는 가령 디램(DRAM)과 같은 메모리 소자일 수 있다. 소자분리막(17)에 의해 정의된 활성 패턴들(11)을 갖는 기판(10)의 셀 영역(CELL) 상에 워드라인들(WL)이 제공될 수 있고, 기판(10)의 코어 영역(CORE) 상에 주변 워드라인들(WLp)이 제공될 수 있다. 워드라인들(WL)은 제2 방향(D2)으로 이격 배열될 수 있고, 제1 방향(D1)을 따라 연장될 수 있다. 워드라인들(WL)은 기판(10) 내에 매립된 형태를 가질 수 있다. 워드라인들(WL) 아래에는 게이트 절연막들(307)이 제공될 수 있다.
한 쌍의 워드라인들(WL) 사이의 활성 패턴(11) 내에 제1 도핑 영역(312a)이 배치될 수 있고, 그 활성 패턴(11)의 양 가장자리들 내에 한 쌍의 제2 도핑 영역들(312b)이 배치될 수 있다. 제1 및 제2 도핑 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 제1 도핑 영역(312a)은 공통 드레인 영역에 해당될 수 있고 제2 도핑 영역들(312b)은 소오스 영역들에 해당될 수 있다. 워드라인들(WL) 및 이에 인접한 제1 및 제2 도핑 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다.
워드라인 캐핑 패턴들(310)이 대응하는 워드라인들(WL) 상에 배치될 수 있다. 워드라인 캐핑 패턴(310)은 워드라인(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있다. 기판(301) 상에는 층간 절연막(305)이 배치될 수 있다. 층간 절연막(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다.
비트라인들(BL)이 층간 절연막(305) 상에 배치될 수 있다. 비트라인들(BL)은 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 비트라인들(BL)은 제1 방향(D1)을 따라 이격 배열될 수 있고, 제2 방향(D2)을 따라 연장될 수 있다. 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴들(337)이 배치될 수 있다. 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
인접하는 워드라인들(WL) 사이에 기판(10) 내로 일부 매립된 비트라인 콘택들(DC)이 제공될 수 있다. 비트라인 콘택(DC)은 제1 도핑 영역(312a)과 비트라인(BL)을 전기적으로 연결시킬 수 있다. 하부 매립 절연막(341)이 비트라인 콘택(DC)의 측면에 배치될 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인(BL)과 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 비트라인 스페이서(SP)는 에어 갭(AG)에 의해 서로 이격된 제1 서브 스페이서(321)와 제2 서브 스페이서(325)를 포함할 수 있다. 제1 서브 스페이서(321)는 비트라인(BL)의 측벽과 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 제2 서브 스페이서(325)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제1 서브 스페이서(321)과 제2 서브 스페이서(325)는 동일한 물질, 가령 실리콘 질화막을 포함할 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치될 수 있다. 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(309), 제1 및 제2 서브 스페이서들(321, 325), 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)에 의해 콘포말하게 덮일 수 있다. 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치될 수 있다.
랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 랜딩 패드(LP)의 상부는 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 스토리지 노드 콘택(BC)의 중심으로부터 쉬프트될 수 있다. 제1 캐핑 패턴(358a)과 제2 캐핑 패턴(360a)이 이웃하는 랜딩 패드들(LP) 사이에 제공될 수 있다. 제1 및 제2 캐핑 패턴들(358a, 360a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 제1 캐핑 패턴(358a)의 다공성은 제2 캐핑 패턴(360a)의 다공성보다 클 수 있다.
제1 및 제2 서브 스페이서들(321, 325) 사이의 에어 갭(AG)은 랜딩 패드들(LP) 사이로 연장될 수 있다. 에어 갭(AG)에 의해 제1 캐핑 패턴(358a)과, 비트라인 캐핑 패턴(337), 그리고 랜딩 패드(LP)가 일부 노출될 수 있다.
랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 하부 전극(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극(BE)은 원기둥 형태이거나 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 이웃하는 하부 전극들(BE)의 상부 측벽들은 지지 패턴(374a)으로 연결될 수 있다. 지지 패턴(374a)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다.
하부 전극들(BE) 사이에서 제1 및 제2 캐핑 패턴들(358a, 360a)은 식각 저지막(370)으로 덮일 수 있다. 식각 저지막(370)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 하부 전극들(BE)의 표면과 지지 패턴(374a)의 표면은 유전막(DL)으로 덮일 수 있다. 유전막(DL)은 상부 전극(TE)으로 덮일 수 있다. 상부 전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극(BE), 유전막(DL) 및 상부 전극(TE)은 캐패시터(CAP)를 구성할 수 있다.
기판(10)의 코어 영역(CORE) 상에서, 주변 워드라인(WLp)은 게이트 절연막(411), 제1 전극(413), 제2 전극(415), 그리고 제1 및 제2 전극들(413,415)을 감싸는 스페이서(417)를 포함할 수 있다. 예를 들어, 제1 전극(413)은 폴리실리콘을 포함할 수 있고, 제2 전극(415)은 텅스텐을 포함할 수 있다. 코어 영역(CORE)의 기판(10)을 층간 절연막(421)이 덮을 수 있다. 층간 절연막(421)을 관통하여 기판(10)과 전기적으로 연결된 콘택 플러그들(431), 그리고 콘택 플러그들(431)과 전기적으로 접속되고 층간 절연막(421) 상에 제공된 배선들(435)이 제공될 수 있다.
추가 층간 절연막(441)이 층간 절연막(421) 상에 더 제공될 수 있다. 도시하지 않았지만, 추가 층간 절연막(441)을 관통하는 추가 콘택 플러그들, 추가 층간 절연막(441) 상에 배치되어 추가 콘택 플러그들과 전기적으로 접속하는 추가 배선들이 더 제공될 수 있다.
본 실시예들에 따르면, 코어 영역(CORE) 상의 활성 패턴들(11)은 모서리 라운딩이 없거나 혹은 감소된 각진 모서리들(sharp corners)을 가질 수 있다. 그러므로, 모서리 라운딩에 따른 활성 패턴들(11)의 크기 증가와 인접 모서리들 간의 접촉을 방지할 수 있다. 결과적으로, 활성 패턴들(11)의 집적도 향상과 반도체 소자(1000)의 전기적 특성을 개선시킬 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 활성 패턴을 갖는 기판;
    상기 기판 상에 제공되고, 셀 회로를 갖는 셀 영역; 그리고
    상기 기판 상에 제공되고, 주변 회로를 갖는 코어 영역을 포함하고,
    평면적으로 볼 때, 상기 코어 영역 상의 상기 활성 패턴은 모서리들을 포함하고,
    상기 모서리들 각각은, 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하인 반도체 소자.
  2. 제1항에 있어서,
    상기 모서리들 각각의 상기 라운딩 지수는 5 nm 내지 15 nm 범위에 있는 반도체 소자.
  3. 제1항에 있어서,
    상기 모서리들 각각의 상기 라운딩 지수는 0인 반도체 소자.
  4. 제1항에 있어서,
    상기 코어 영역은:
    상기 셀 영역의 적어도 일측들에 제공된 적어도 하나의 제1 코어 영역; 그리고
    상기 셀 영역의 적어도 다른 일측에 제공된 적어도 하나의 제2 코어 영역을 포함하고,
    상기 제1 및 제2 코어 영역들 중 적어도 어느 하나의 상기 활성 패턴은 상기 라운딩 지수가 15 nm 이하인 복수개의 모서리들을 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 코어 영역들 어느 하나는 센스 앰프 회로를 포함하고, 그리고
    상기 제1 및 제2 코어 영역들 다른 하나는 서브-워드라인 드라이버 회로를 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 모서리들 각각은 90도의 모서리 각도를 가지는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 상에 제공되고, 주변 회로를 갖는 주변 영역을 더 포함하고,
    상기 코어 영역 상의 상기 활성 패턴은 상기 주변 영역 상의 상기 활성 패턴이 비해 상대적으로 더 조밀한 반도체 소자.
  8. 제1항에 있어서,
    상기 코어 영역은:
    상기 셀 영역의 서로 마주보는 양측에 제공된 서로 동일한 제1 주변 회로를 갖는 제1 코어 영역들; 그리고
    상기 셀 영역의 서로 마주보는 다른 양측에 제공된 서로 동일한 제2 주변 회로를 갖는 제2 코어 영역들을 포함하고,
    상기 제1 및 제2 코어 영역들 중 적어도 어느 하나의 상기 활성 패턴은
    상기 라운딩 지수가 0인 복수개의 모서리들을 갖거나 혹은
    상기 라운딩 지수가 15 nm 이하인 라운딩된 복수개의 모서리들을 갖는 반도체 소자.
  9. 제8항에 있어서,
    상기 셀 회로는 메모리 회로를 포함하고,
    상기 제1 주변 회로는 센스 앰프 회로를 포함하고, 그리고
    상기 제2 주변 회로는 서브-워드라인 드라이버 회로를 포함하는 반도체 소자.
  10. 셀 영역과 코어 영역을 포함하는 기판: 그리고
    상기 셀 영역 및 상기 코어 영역 각각 상에 제공된 활성 패턴을 포함하고,
    상기 코어 영역은 복수개의 영역들로 구분되고,
    평면적으로 볼 때, 상기 복수개의 영역들 각각 상의 상기 활성 패턴은 복수개의 각진 모서리들을 포함하고,
    상기 모서리들 각각은 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하인 반도체 소자.
  11. 제10항에 있어서,
    상기 코어 영역 상의 상기 활성 패턴은:
    사각형 형상을 갖는 제1 활성 패턴;
    아령 형상을 갖는 제2 활성 패턴; 그리고
    빗 형상을 갖는 제3 활성 패턴을:
    포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 내지 제3 활성 패턴들 중 어느 하나 혹은 그 이상은 복수개로 제공되는 반도체 소자.
  13. 제11항에 있어서,
    상기 복수개의 영역들 각각은 상기 제1 내지 제3 활성 패턴들 중 어느 하나 혹은 그 이상을 포함하는 반도체 소자.
  14. 제11항에 있어서,
    상기 복수개의 영역들 적어도 어느 하나는 상기 제1 내지 제3 활성 패턴들 중 둘 이상을 포함하고,
    상기 둘 이상의 활성 패턴들은 서로 동일한 형상을 갖거나 혹은 서로 다른 형상들을 갖는 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 내지 제3 활성 패턴들 중 이웃하는 패턴들은 제1 방향으로 이격되고, 그리고 상기 제1 방향과 교차하는 제2 방향으로 이격된 반도체 소자.
  16. 제15항에 있어서,
    상기 셀 영역 상의 상기 활성 패턴은 복수개의 셀 활성 패턴들을 포함하고,
    상기 셀 활성 패턴들은 각각은 불연속적 혹은 연속적으로 연장된 반도체 소자.
  17. 제16항에 있어서,
    상기 셀 활성 패턴들 각각은 상기 제1 및 제2 방향들과 교차하는 제3 방향을 따라 연장된 아일랜드 형상을 갖는 반도체 소자.
  18. 메모리 회로가 제공된 셀 영역과 주변 회로가 제공된 코어 영역을 포함하는 반도체 기판:
    상기 셀 영역 상에 제공되고 서로 동일한 형상을 갖는 복수개의 셀 활성 패턴들, 상기 셀 활성 패턴들은 규칙적으로 배열되고; 그리고
    상기 코어 영역 상에 제공된 복수개의 주변 활성 패턴들을 포함하고,
    상기 주변 활성 패턴들 각각은 평면적으로 볼 때 각진 모서리들을 가지며,
    상기 모서리들 각각은 상기 모서리가 라운딩되지 않을 때의 모서리 팁과 상기 모서리가 라운딩되었을 때의 모서리 팁 사이의 거리인 라운딩 지수가 15 nm 이하인 반도체 소자.
  19. 제18항에 있어서,
    상기 셀 활성 패턴들은 서로 동일한 아일랜드 형상을 가지며,
    상기 주변 활성 패턴들은 상기 아일랜드 형상과 다른 형상을 가지는 반도체 소자.
  20. 제18항에 있어서,
    상기 주변 활성 패턴들은:
    복수개의 사각형 형상을 갖는 제1 주변 활성 패턴들;
    복수개의 아령 형상을 갖는 제2 주변 활성 패턴들; 그리고
    복수개의 빗 형상을 갖는 제3 주변 활성 패턴들을 포함하고,
    상기 제1 내지 제3 주변 활성 패턴들은 제1 방향 혹은 상기 제1 방향과 직교하는 제2 방향을 따라 배열되고,
    상기 셀 활성 패턴들 각각은 상기 제1 및 제2 방향과 교차하는 제3 방향을 따라 연장된 아일랜드 형상을 갖는 반도체 소자.
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