KR101110437B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 리세스 내의 하부에 형성된 게이트 전극 물질(TiN)을 두껍게 형성하여 워크 펑션(work function)이 높은 상태를 유지하고, 리세스 내의 게이트 전극(W)의 상부를 하부보다 더 넓게 형성함으로써 게이트 전극의 저항을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게이트 전극의 두께를 조절하여 소자의 특성을 향상시키는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확히 할 수 있다.
전술한 바와 같이, 매립 워드 라인 구조는 소스/드레인 정션(Junction)과 워드 라인이 오버랩된 영역이 존재하고 이러한 오버랩된 영역에서 GIDL(Gate Induced Drain Leakage)이 발생한다. 상기 GIDL이 크게 되면 저장된 전하가 방전되어 메모리 리텐션(retention) 특성이 열화되는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 리세스 내의 하부에 형성된 게이트 전극 물질(TiN)을 두껍게 형성하여 워크 펑션(work function)이 높은 상태를 유지하고, 리세스 내의 게이트 전극(W)의 상부를 하부보다 더 넓게 형성함으로써 게이트 전극의 저항을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 리세스를 형성하는 단계, 상기 리세스를 포함한 전면에 제 1 게이트 전극 물질 및 하드마스크층을 형성하는 단계, 상기 하드마스크층 및 상기 제 1 게이트 전극 물질을 식각하여 상기 리세스의 내측 하부에 상기 제 1 게이트 전극 패턴을 형성하는 단계, 상기 리세스를 포함한 전면에 제 2 게이트 전극 물질을 형성하는 단계 및 상기 제 2 게이트 전극 물질을 에치백(Etchback)하여 상기 제 2 게이트 전극 물질을 분리하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 하드마스크층은 폴리실리콘층, 산화막, 감광막, 탄소층 및 이들의 조합 중 선택된 어느 하나를 이용하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질과 텅스텐(W)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 텅스텐(W)층은 리세스 내의 하부보다 상부에 더 넓게 증착되는 것을 특징으로 한다.
바람직하게는, 상기 리세스 내의 하부의 상기 제 1 및 제 2 게이트 전극 물질의 두께는 상기 리세스 내의 상부의 상기 제 2 게이트 전극 물질의 두께보다 두껍게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극 물질을 분리하는 단계는 에치백(Etchback) 공정을 이용하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 리세스를 형성하는 단계, 상기 리세스를 포함한 전면에 제 1 게이트 전극 물질을 형성하는 단계, 상기 제 1 게이트 전극 물질을 식각하여 상기 리세스의 내측 하부에 상기 제 1 게이트 전극 패턴을 형성하는 단계, 상기 리세스 내에 제 2 게이트 전극 물질을 형성하는 단계 및 상기 제 2 게이트 전극 물질을 식각하여 상기 리세스 간의 상기 제 2 게이트 전극 물질을 분리하는 단계를 포함한다.
바람직하게는, 상기 제 1 및 제 2 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택된 어느 하나의 물질과 텅스텐(W)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극 물질을 분리하는 단계는 에치백(Etchback) 공정을 이용하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 형성된 리세스, 상기 리세스의 내측 하부에 형성된 제 1 게이트 전극 물질, 상기 리세스 내에 매립된 제 2 게이트 전극 물질 및 상기 제 2 게이트 전극 물질이 분리되어 형성된 게이트 전극을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 제 1 및 제 2 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택된 어느 하나의 물질과 텅스텐(W)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 텅스텐(W)은 리세스 내의 하부보다 상부에 더 넓게 증착된 것을 특징으로 한다.
본 발명은 리세스 내의 하부에 형성된 게이트 전극 물질(TiN)을 두껍게 형성하여 워크 펑션(work function)이 높은 상태를 유지하고, 리세스 내의 게이트 전극(W)의 상부를 하부보다 더 넓게 형성함으로써 게이트 전극의 저항을 줄일 수 있는 장점을 가진다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(200)상에 감광막을 형성한 후, 트렌치(Trench) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 반도체 기판(200)을 식각하여 트렌치(미도시)를 형성한다. 상기 트렌치에 패드 질화막(215) 및 절연막(미도시)을 매립하여 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음에는, 상기 활성 영역(210) 및 소자분리막(220)을 포함한 전면에 감광막을 형성한 후, 리세스(Recess) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 활성 영역(210) 및 소자분리막(220)을 식각하여 리세스(225)를 형성한다.
다음에는, 리세스(225)를 포함한 전면에 게이트 절연막(230) 및 하드마스크층 질화막 패턴(240)을 형성한 후, 상기 리세스(225) 및 상기 하드마스층 질화막 패턴(240)을 포함한 전면에 제 1 게이트 전극 물질(250)을 형성한다. 이때, 제 1 게이트 전극 물질(250)은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제 1 게이트 전극 물질(250)을 포함한 전면에 상기 하드마스크층으로 이용하는 폴리실리콘층(260)을 형성한다. 이때, 하드마스크층은 폴리실리콘층(Polysilicon), 산화막(Oxide), 감광막(Photo resist), 탄소막(Carbon) 및 이들의 조합 중 선택된 어느 하나의 층으로 형성 가능하다.
도 1c를 참조하면, 폴리실리콘층(260) 및 제 1 게이트 전극 물질(250)을 에치백(Etchback)하여 일부를 제거한 후, 상기 폴리실리콘층(260)을 완전히 제거하여 리세스(225) 내의 하부의 일부 영역에만 제 1 게이트 전극 패턴(255)이 남는다. 여기서, 리세스(225) 내의 하부의 일부 영역에만 제 1 게이트 전극 패턴(255)이 남아있기 때문에 후속 공정 시 추가로 게이트 전극 물질(나이트라이드 티타늄층 및 텅스텐층)을 증착하게 되면 게이트 전극의 하부가 상부보다 두껍게 형성되어 워크 펑션(work function) 값을 크게 유지할 수 있다.
도 1d를 참조하면, 상기 리세스(225)에 제 2 게이트 전극 물질(270, 280)을 증착한다. 이때, 제 2 게이트 전극 물질(270, 280)은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질과 텅스텐(W)으로 형성하는 것이 바람직하다.
여기서, 게이트 전극 물질(텅스텐)의 상부(A 영역)는 하부(B 영역)보다 더 넓게 형성되어 게이트 전극의 저항을 줄일 수 있다.
도 1e를 참조하면, 상기 제 2 게이트 전극 물질(270, 280)을 에치백(Etchback)하여 게이트 전극이 서로 분리되는 매립 게이트(Buried Gate, 290)를 완성한다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(300)상에 감광막을 형성한 후, 트렌치(Trench) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 반도체 기판(300)을 식각하여 트렌치(미도시)를 형성한다. 상기 트렌치에 패드 질화막(315) 및 절연막(미도시)을 매립하여 활성 영역(310)을 정의하는 소자분리막(320)을 형성한다.
다음에는, 상기 활성 영역(310) 및 소자분리막(320)을 포함한 전면에 감광막을 형성한 후, 리세스(Recess) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 활성 영역(310) 및 소자분리막(320)을 식각하여 리세스(325)를 형성한다.
다음에는, 리세스(325)를 포함한 전면에 게이트 절연막(330) 및 하드마스크층 질화막 패턴(340)을 형성한 후, 상기 하드마스층 질화막 패턴(340)을 포함한 전면에 제 1 게이트 전극 물질(350, 360)을 형성한다. 이때, 제 1 게이트 전극 물질(350, 360)은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질과 텅스텐(W)으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 하드마스크층 질화막 패턴(340)이 노출될 때까지 제 1 게이트 전극 물질(350, 360)을 에치백(Etchback, 370)하여 제 1 게이트 전극 패턴(355, 365)을 형성한다. 후속 공정 시 게이트 전극 물질(나이트라이드 티타늄층 및 텅스텐층)을 추가 증착하게 되면 게이트 전극(나이트라이드 티타늄층)의 하부는 상기 게이트 전극의 상부에 비해 두텁게 형성되어 워크 펑션(work function)이 큰 상태를 유지하는 장점이 있다.
도 2c를 참조하면, 제 1 게이트 전극 패턴(355, 365)을 포함한 전면에 제 2 게이트 전극 물질(380, 390)을 형성한다. 이때, 제 2 게이트 전극 물질(380, 390)은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질과 텅스텐(W)으로 형성하는 것이 바람직하다.
여기서, 제 2 게이트 전극 물질(텅스텐층, 390)의 상부(A 영역)는 다른 제 1 게이트 전극 물질(텅스텐층, 365)의 하부(B 영역)보다 더 넓게 형성함으로써 게이트 전극의 저항을 줄일 수 있다.
도 2d를 참조하면, 제 2 게이트 전극 물질(380, 390)을 에치백(Etchback, 400)하여 제 2 게이트 전극 패턴(385, 395)으로 형성된 매립 게이트(Buried Gate, 410)를 완성한다.
전술한 바와 같이, 본 발명은 리세스 내의 하부에 형성된 게이트 전극 물질(TiN)을 두껍게 형성하여 워크 펑션(work function)이 높은 상태를 유지하고, 리세스 내의 게이트 전극(W)의 상부를 하부보다 더 넓게 형성함으로써 게이트 전극의 저항을 줄일 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 반도체 기판상에 리세스를 형성하는 단계;
상기 리세스를 포함한 전면에 제 1 게이트 전극 물질 및 하드마스크층을 형성하는 단계;
상기 하드마스크층 및 상기 제 1 게이트 전극 물질을 식각하여 상기 리세스의 내측 하부에 상기 제 1 게이트 전극 패턴을 형성하는 단계;
상기 리세스를 포함한 전면에 제 2 게이트 전극 물질을 형성하는 단계; 및
상기 제 2 게이트 전극 물질을 식각하여 상기 제 2 게이트 전극 물질을 분리하는 단계
를 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 하드마스크층은 폴리실리콘층, 산화막, 감광막, 탄소층 및 이들의 조합 중 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택 어느 하나의 물질과 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 텅스텐(W)층은 리세스 내의 하부보다 상부에 더 넓게 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 리세스 내의 하부의 상기 제 1 및 제 2 게이트 전극 물질의 두께는 상기 리세스 내의 상부의 상기 제 2 게이트 전극 물질의 두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 게이트 전극 물질을 분리하는 단계는 에치백(Etchback) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판상에 리세스를 형성하는 단계;
상기 리세스를 포함한 전면에 제 1 게이트 전극 물질을 형성하는 단계;
상기 제 1 게이트 전극 물질을 식각하여 상기 리세스의 내측 하부에 상기 제 1 게이트 전극 패턴을 형성하는 단계;
상기 리세스 내에 제 2 게이트 전극 물질을 형성하는 단계; 및
상기 제 2 게이트 전극 물질을 식각하여 상기 리세스 간의 상기 제 2 게이트 전극 물질을 분리하는 단계
를 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 1 및 제 2 게이트 전극 물질은 TiN, TaN, Ti, Ta, Mo, Al 및 이들의 조합 중 선택된 어느 하나의 물질과 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 2 게이트 전극 물질을 분리하는 단계는 에치백(Etchback) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 삭제
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