KR20110132752A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판에 매립 게이트를 형성한 후, 매립 게이트를 포함한 전면에 제 1 산화막, 질화막 및 제 2 산화막을 증착한 다음에 POM(Peri Open Mask) 마스크를 이용하여 제 2 산화막, 질화막 및 제 1 산화막을 식각한 후 복수의 습식 딥 아웃(wet dip out) 공정을 이용하여 상부와 하부 패턴 간의 둔턱 또는 단차 발생을 방지함으로써 후속 공정 시 폴리머를 증착한 후에 페리 영역의 게이트와 폴리머의 브릿지(Bridge) 불량을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 고집적 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 워드라인 구조의 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확하게 할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 셀(Cell) 영역(1000a)과 페리(Peri) 영역(1000b)이 구비된 반도체 기판(100) 상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다.
다음에는, 반도체 기판(100)을 포함한 전면에 감광막(미도시)을 형성한 후, 매립 게이트(Buried gate) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(100)을 식각하여 매립 게이트 영역(미도시)을 형성한다.
이후, 매립 게이트 영역에 도전층 및 매립 게이트용 절연막을 순차적으로 적층하여 매립 게이트(130)를 형성한다.
다음에는, 매립 게이트(130)를 포함한 전면에 산화막(140, Oxide) 및 질화막(150, Nitride)을 순차적으로 형성한다.
도 1c 및 도 1d를 참조하면, 질화막(150) 상에 감광막(미도시)을 형성한 후, POM(Peri Open Mask) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(160)을 형성한다. 감광막 패턴(160)을 식각 마스크로 반도체 기판(100)이 노출될 때까지 질화막(150) 및 산화막(140)을 식각하여 질화막 패턴(155) 및 산화막 패턴(145)을 형성한다. 이때, 질화막 패턴(155) 및 산화막 패턴(145)을 형성할 때 반도체 기판(100)이 노출되지 않을 수도 있다.
도 1e를 참조하면, 감광막 패턴(160)을 제거한 후, 습식 딥 아웃(wet dip out) 공정을 이용하여 산화막 패턴(145) 및 질화막 패턴(155)의 일부를 제거한다. 이때, 산화막(140) 및 질화막(150)의 식각 비율의 차이 때문에 두 물질 간에 단차가 발생한다. 특히, 질화막 패턴(155) 하부의 산화막 패턴(145)이 더 많이 식각되어 후속 공정 시 질화막 패턴(155)의 하부에 폴리머(Polymer)층이 형성된다. 이러한 폴리머층은 후속 공정 중 형성되는 페리 영역(1000b)의 게이트와 브릿지(Bridge)를 유발하는 문제가 있다.
도 1f를 참조하면, 습식 딥 아웃 공정 후, 산화막 패턴(145) 및 질화막 패턴(155)을 포함한 전면에 폴리머(170)층을 형성한다.
다음에는, 폴리머(170)층을 식각하여 페리 영역(1000b)에 형성된 폴리머 패턴(175)을 형성한다. 이때, 폴리머 패턴(175)은 에치백(etchback) 공정을 이용하여 형성한다.
전술한 바와 같이, 습식 딥 아웃(wet dip out) 공정을 이용하여 산화막 패턴(145) 및 질화막 패턴(155)의 일부를 제거할 때 산화막(140) 및 질화막(150)의 식각 비율(etch rate)의 차이 때문에 두 물질 간에 단차가 발생한다. 이러한 단차는 게이트와 폴리머 레지듀(residue)의 브릿지(Bridge) 불량을 발생시키는 원인이다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판에 매립 게이트를 형성한 후, 매립 게이트를 포함한 전면에 제 1 산화막, 질화막 및 제 2 산화막을 증착한 다음에 POM(Peri Open Mask) 마스크를 이용하여 제 2 산화막, 질화막 및 제 1 산화막을 식각한 후 복수의 습식 딥 아웃(wet dip out) 공정을 이용하여 상부와 하부 패턴 간의 둔턱 또는 단차 발생을 방지함으로써 후속 공정 시 폴리머를 증착한 후에 페리 영역의 게이트와 폴리머의 브릿지(Bridge) 불량을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판상에 제 1 산화막, 질화막 및 제 2 산화막을 형성하는 단계, POM(Peri Open Mask) 마스크를 식각 마스크로 상기 제 2 산화막, 질화막 및 제 1 산화막을 식각하여 제 1 패턴을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 제 1 패턴에 제 1 및 제 2 딥 아웃 공정을 실시하는 단계, 제 1 패턴을 포함한 전면에 폴리머층을 형성하는 단계 및 상기 폴리머층을 식각하여 상기 페리 영역에 폴리머 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 질화막은 300ű20Å 두께로 증착되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 산화막은 200ű20Å 두께로 증착되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 딥 아웃 공정은 습식(wet) 딥 아웃 공정을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 폴리머 패턴을 형성하는 단계는 상기 폴리머층을 에치백(etchback)하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 패턴을 형성하는 단계에서 상기 제 2 산화막 및 상기 질화막은 완전히 제거하고, 상기 제 1 산화막은 완전히 제거하거나 일부만 제거되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 딥 아웃 공정을 실시하는 단계에서 상기 질화막을 300ű20Å의 타겟(target) 만큼 제거하는 것을 특징으로 한다.
본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판에 매립 게이트를 형성한 후, 매립 게이트를 포함한 전면에 제 1 산화막, 질화막 및 제 2 산화막을 증착한 다음에 POM(Peri Open Mask) 마스크를 이용하여 제 2 산화막, 질화막 및 제 1 산화막을 식각한 후 복수의 습식 딥 아웃(wet dip out) 공정을 이용하여 상부와 하부 패턴 간의 둔턱 또는 단차 발생을 방지함으로써 후속 공정 시 폴리머를 증착한 후에 페리 영역의 게이트와 폴리머의 브릿지(Bridge) 불량을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2c를 참조하면, 셀(Cell) 영역(2000a)과 페리(Peri) 영역(2000b)이 구비된 반도체 기판(200) 상에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다. 이때, 소자분리막(220)은 STI(Shallow Trench Isolation) 공법을 이용하여 형성가능하다.
다음에는, 반도체 기판(200)을 포함한 전면에 감광막(미도시)을 형성한 후, 매립 게이트(Buried Gate) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(200)을 식각하여 매립 게이트 영역(미도시)을 형성한다.
이후, 매립 게이트 영역에 도전층(225) 및 매립 게이트용 절연막(226)을 순차적으로 적층하여 매립 게이트(230)를 형성한다. 이때, 도전층(225)은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다. 또한, 매립 게이트용 절연막(226)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음에는, 매립 게이트(230)를 포함한 전면에 제 1 산화막(240), 질화막(250) 및 제 2 산화막(260)을 순차적으로 형성한다. 이때, 질화막(250)은 실링(sealing) 질화막이며, 300ű20Å 두께로 증착되는 것이 바람직하다. 또한, 제 2 산화막(260)은 200ű20Å 두께로 증착하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 제 2 산화막(260) 상에 감광막(미도시)을 형성한 후, POM(Peri Open Mask) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(270)을 형성한다. 이때, POM 마스크는 페리 영역(2000b)을 노출하는 마스크이다.
다음에는, 감광막 패턴(270)을 식각 마스크로 반도체 기판(200)이 노출될 때까지 제 2 산화막(260), 질화막(250) 및 제 1 산화막(240)을 식각하여 제 2 산화막 패턴(265), 질화막 패턴(255) 및 제 1 산화막 패턴(245)을 형성한다. 이때, 도 2e에 도시한 바와 같이, 제 2 산화막 패턴(265), 질화막 패턴(255) 및 제 1 산화막 패턴(245)을 형성 시 반도체 기판(200)이 노출되지 않을 수도 있다.
도 2f를 참조하면, 감광막 패턴(270)을 제거한 후, 제 1 습식 딥 아웃(wet dip out) 공정을 이용하여 제 2 산화막 패턴(265), 질화막 패턴(255) 및 제 1 산화막 패턴(245)의 일부를 제거한다. 특히, 질화막 패턴(255)과 산화막 패턴(265, 245)의 식각 비율(Etch rate)의 차이를 이용하되, 질화막 패턴(255)이 더 많이 제거되는 습식 용액을 이용하여 질화막 패턴(255)을 일부 제거한다.
도 2g를 참조하면, 제 2 습식 딥 아웃(wet dip out) 공정을 이용하여 제 2 산화막 패턴(265), 질화막 패턴(255) 및 제 1 산화막 패턴(245)의 일부를 제거한다. 특히, 질화막 패턴(255)과 산화막 패턴(265, 245)의 식각 비율의 차이를 이용하되, 산화막 패턴(265, 245)이 더 많이 제거되는 습식 용액을 이용하여 산화막 패턴(265, 245)을 일부 제거하여 산화막 패턴(265, 245)과 질화막 패턴(255) 간의 둔턱이나 단차를 방지한다.
즉, 제 2 습식 딥 아웃(wet dip out) 공정을 이용하여 제 2 산화막 패턴(265)은 완전히 제거하고, 제 1 산화막 패턴(245)은 일부를 제거한다. 이러한 제 2 및 제 1 습식 딥 아웃을 이용하여 상부 또는 하부 패턴 간의 둔턱이나 단차 발생을 방지함으로써 후속 공정 시 폴리머 증착 후 페리 영역의 게이트와 폴리머 간의 브릿지(Bridge) 불량을 방지할 수 있다.
도 2h를 참조하면, 제 2 습식 딥 아웃 공정 후, 노출된 질화막 패턴(255)을 포함한 전면에 폴리머(280)층을 형성한다.
도 2i를 참조하면, 질화막 패턴(255)이 노출될 때까지 폴리머(280)층을 식각하여 페리 영역(2000b)에 형성된 폴리머 패턴(285)을 형성한다. 이때, 폴리머 패턴(285)은 에치백(etchback) 공정을 이용하여 형성하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판에 매립 게이트를 형성한 후, 매립 게이트를 포함한 전면에 제 1 산화막, 질화막 및 제 2 산화막을 증착한 다음에 POM(Peri Open Mask) 마스크를 이용하여 제 2 산화막, 질화막 및 제 1 산화막을 식각한 후 복수의 습식 딥 아웃(wet dip out) 공정을 이용하여 상부와 하부 패턴 간의 둔턱 또는 단차 발생을 방지함으로써 후속 공정 시 폴리머를 증착한 후에 페리 영역의 게이트와 폴리머 간의 브릿지(Bridge) 불량을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 셀 영역과 페리 영역이 구비된 반도체 기판상에 제 1 산화막, 질화막 및 제 2 산화막을 형성하는 단계;
POM(Peri Open Mask) 마스크를 식각 마스크로 상기 제 2 산화막, 질화막 및 제 1 산화막을 식각하여 제 1 패턴을 형성하는 단계;
상기 반도체 기판이 노출될 때까지 상기 제 1 패턴에 제 1 및 제 2 딥 아웃 공정을 실시하는 단계;
상기 제 1 패턴을 포함한 전면에 폴리머층을 형성하는 단계; 및
상기 폴리머층을 식각하여 상기 페리 영역에 폴리머 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 질화막은 300ű20Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 산화막은 200ű20Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 딥 아웃 공정은 습식(wet) 딥 아웃 공정을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 폴리머 패턴을 형성하는 단계는 상기 폴리머층을 에치백(etchback)하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 패턴을 형성하는 단계에서 상기 제 2 산화막 및 상기 질화막은 완전히 제거하고, 상기 제 1 산화막은 완전히 제거하거나 일부만 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 딥 아웃 공정을 실시하는 단계에서 상기 질화막을 300ű20Å의 타겟(target) 만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020100052263A KR20110132752A (ko) | 2010-06-03 | 2010-06-03 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
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ID=45500624
Family Applications (1)
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2010
- 2010-06-03 KR KR1020100052263A patent/KR20110132752A/ko not_active Application Discontinuation
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