KR101095722B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판을 식각하여 트랜치를 형성한 후, 상기 트랜치 내에 게이트 전극을 매립한 다음에 에치백(Etchback)하여 매립 게이트(buried gate)를 형성한 후, 상기 트랜치를 포함한 전면에 절연막을 형성한다. 이후, 상기 절연막을 포함한 전면에 이온 주입 공정을 실시하되, 반도체 기판의 상부의 절연막에 이온 주입되는 도우즈(Dose) 량이 트랜치 내의 측벽의 절연막에 이온 주입되는 도우즈(Dose) 량보다 많음으로써 후속 공정 중 콘택 형성을 위한 식각 공정 시, 절연막의 식각 비율의 차이를 이용하여 상기 매립 게이트와 콘택 간의 쇼트를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 고집적 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 매립 워드라인 구조의 공정 마진(Margin) 개선 및 소자의 신뢰성을 높일 수 있는 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트 랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인 또는 콘택과의 전기적인 격리를 보다 명확하게 할 수 있다.
전술한 바와 같이, 매립 워드 라인(매립 게이트) 형성 후, 게이트 전극의 보호를 위하여 캡핑 절연막을 형성하나 후속 공정 중 콘택을 형성하기 위하여 식각 시 미스 얼라인(Mis-align) 또는 과도 식각(Overetch)에 의하여 상기 캡핑 절연막이 많이 식각되어 상기 매립 워드 라인(매립 게이트)와 콘택 간의 쇼트(Short) 불량이 발생하는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판을 식각하여 트랜치를 형성한 후, 상기 트랜치 내에 게이트 전극을 매립한 다음에 에치백(Etchback)하여 매립 게이트(buried gate)를 형성한 후, 상기 트랜치를 포함한 전면에 절연막을 형성한다. 이후, 상기 절연막을 포함한 전면에 이온 주입 공정을 실시하되, 반도체 기판의 상부의 절연막에 이온 주입되는 도우즈(Dose) 량이 트랜치 내의 측벽의 절연막에 이온 주입되는 도우즈(Dose) 량보다 많음으로써 후속 공정 중 콘택 형성을 위한 식각 공정 시, 절연막의 식각 비율의 차이를 이용하여 상기 매립 게이트와 콘택 간의 쇼트를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 기판상에 트랜치를 형성하는 단계, 상기 트랜치 내에 게이트 전극을 매립하여 매립 게이트를 형성하는 단계, 상기 매립 게이트를 포함한 전면에 제 1 절연막을 증착하는 단계, 상기 제 1 절연막을 포함한 전면에 이온 주입을 실시하는 단계, 이온 주입된 상기 제 1 절연막을 포함한 전면에 제 2 절연막을 형성하는 단계 및 콘택 마스크를 이용한 상기 제 2 절연막, 상기 제 1 절연막 및 상기 반도체 기판을 식각하여 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 절연막은 캡핑 산화막(Capping Oxide)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판과 상기 제 1 절연막 사이에 하드마스크층을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하드마스크층은 산화막(Oxide) 또는 질화막(Nitride) 인 것을 특징으로 한다.
바람직하게는, 상기 게이트 전극은 TIN 또는 TIN/W으로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 트랜치를 형성한 후, 게이트 산화막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 이온 주입 시, 상기 반도체 기판의 상부의 상기 제 1 절연막에 이온 주입되는 도우즈(dose) 량이 상기 트랜치 내의 측벽의 상기 제 1 절연막에 이온 주입되는 도우즈(dose) 량보다 더 많은 것을 특징으로 한다.
바람직하게는, 상기 이온 주입 시, 이온 소스(source)는 아르곤(Ar) 또는 질소(N2)를 이용하는 것을 특징으로 한다.
본 발명은 반도체 기판을 식각하여 트랜치를 형성한 후, 상기 트랜치 내에 게이트 전극을 매립한 다음에 에치백(Etchback)하여 매립 게이트(buried gate)를 형성한 후, 상기 트랜치를 포함한 전면에 절연막을 형성한다. 이후, 상기 절연막을 포함한 전면에 이온 주입 공정을 실시하되, 반도체 기판의 상부의 절연막에 이온 주입되는 도우즈(Dose) 량이 트랜치 내의 측벽의 절연막에 이온 주입되는 도우즈(Dose) 량보다 많음으로써 후속 공정 중 콘택 형성을 위한 식각 공정 시, 절연막의 식각 비율의 차이를 이용하여 상기 매립 게이트와 콘택 간의 쇼트를 방지할 수 있는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 하드마스크층(미도시)을 형성한다. 이때, 하드마스크층은 산화막(Oxide) 또는 질화막(Nitride)이 바람직하다.
다음에는, 상기 하드마스크층 상에 감광막을 형성한 후, 트랜치 형성용 마스크를 이용한 노광 및 현상 공정으로 상기 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 하여 상기 하드마스크층을 식각하여 하드마스크층 패턴(110)을 형성한다.
도 1b를 참조하면, 하드마스크층 패턴(110)을 식각 마스크로 하부의 반도체 기판(100)을 식각하여 트랜치(120)를 형성한다. 이때, 트랜치는 후속 공정 시 매립 게이트(buried gate)를 형성하기 위한 영역이 바람직하다.
도 1c를 참조하면, 트랜치(120)를 포함한 전면에 게이트 산화(gate oxidation) 공정 실시한 후, 에치백(Etchback)하여 트랜치(120) 내에만 형성된 게 이트 산화막(130)을 형성한다.
다음에는, 게이트 산화막(130)을 포함한 전면에 게이트 전극을 증착한다. 이때, 게이트 전극은 TIN 또는 TIN/W 층으로 형성하는 것이 바람직하다. 이후, 게이트 전극층을 에치백(Etchback)하여 상기 트랜치(120) 내에 매립된 매립 게이트(buried gate, 140)를 형성한다.
다음에는, 매립 게이트(140)를 포함한 전면에 제 1 캡핑 절연막(150)을 증착한다. 이때, 제 1 캡핑 절연막(150)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음에는, 제 1 캡핑 절연막(150)을 포함한 전면에 이온 주입(Ion Implantation, 160) 공정을 실시한다. 이때, 이온 주입(160) 공정은 아르곤(Ar) 또는 질소(N2)를 이온 주입하는 것을 특징으로 한다.
여기서, 이온 주입(160) 공정 시, 반도체 기판(100)의 상부(A 영역)은 이온 주입되는 도우즈(Dose) 양이 많으나, 트랜치(120) 내의 측벽(B 영역)은 이온 주입되는 도우즈(Dose) 양이 적다. 이러한 이온 주입되는 도우즈(Dose) 양의 차이는 후속 공정 중 콘택 형성 시에 식각되는 비율에 차이를 발생시킨다. 즉, 반도체 기판(100)의 상부(A 영역)은 이온 주입에 의한 이온들과 본딩 결합이 약해짐으로 해서 식각 공정 시 많이 식각되는 특징이 있지만, 트랜치(120) 내의 측벽(B 영역)은 상기 반도체 기판(100)의 상부(A 영역)보다 이온 주입되는 도우즈(Dose) 양이 적기 때문에 이온들과의 본딩 결합이 강하여 덜 식각된다. 따라서, 콘택 형성 시, 미스 얼라인(Mis-align) 등과 같은 식각 불량이 발생할 때, 매립 게이트와 콘택과의 쇼트 불량을 방지할 수 있다.
도 1d 및 도 1e를 참조하면, 이온 주입 공정(160) 후, 제 1 캡핑 절연막(150)을 포함한 전면에 제 2 캡핑 절연막(170) 및 층간 절연막(180)을 형성한다.
이후, 층간 절연막(180) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 층간 절연막(180)을 식각한 후, 도전 물질을 매립하여 콘택(190)을 형성한다.
전술한 바와 같이, 본 발명은 반도체 기판을 식각하여 트랜치를 형성한 후, 상기 트랜치 내에 게이트 전극을 매립한 다음에 에치백(Etchback)하여 매립 게이트(buried gate)를 형성한 후, 상기 트랜치를 포함한 전면에 절연막을 형성한다. 이후, 상기 절연막을 포함한 전면에 이온 주입 공정을 실시하되, 반도체 기판의 상부의 절연막에 이온 주입되는 도우즈(Dose) 량이 트랜치 내의 측벽의 절연막에 이온 주입되는 도우즈(Dose) 량보다 많음으로써 후속 공정 중 콘택 형성을 위한 식각 공정 시, 절연막의 식각 비율의 차이를 이용하여 상기 매립 게이트와 콘택 간의 쇼트를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1e는 본 발명의 따른 반도체 소자의 제조 방법을 도시한 단면도들.
Claims (8)
- 반도체 기판상에 트랜치를 형성하는 단계;상기 트랜치 내에 게이트 전극을 매립하여 매립 게이트를 형성하는 단계;상기 매립 게이트를 포함한 전면에 제 1 절연막을 증착하는 단계;상기 제 1 절연막을 포함한 전면에 이온 주입을 실시하는 단계;이온 주입된 상기 제 1 절연막을 포함한 전면에 제 2 절연막을 형성하는 단계; 및콘택 마스크를 이용한 상기 제 2 절연막, 상기 제 1 절연막 및 상기 반도체 기판을 식각하여 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 절연막은 캡핑 산화막(Capping Oxide)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판과 상기 제 1 절연막 사이에 하드마스크층을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 하드마스크층은 산화막(Oxide) 또는 질화막(Nitride) 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 TIN 또는 TIN과 W의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트랜치를 형성한 후, 게이트 산화막을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 시, 상기 반도체 기판의 상부의 상기 제 1 절연막에 이온 주입되는 도우즈(dose) 량이 상기 트랜치 내의 측벽의 상기 제 1 절연막에 이온 주입되는 도우즈(dose) 량보다 더 많은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 시, 이온 소스(source)는 아르곤(Ar) 또는 질소(N2)를 이용 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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