KR101160014B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비트라인과 저장전극 콘택플러그 사이에 형성되는 스페이서의 두께를 두껍게 함으로써, 비트라인 높이 및 저항을 유지하면서 저장전극 콘택플러그와의 캐패시턴스를 감소시키는 것을 목적으로 하는 기술이다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 반도체 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계와, 단축 방향으로 인접한 두 활성영역을 포함하는 저장전극 콘택 플러그 영역을 노출하는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계와, 저장전극 콘택 플러그 물질을 둘로 분리하여 저장전극 콘택 플러그 및 제 1 비트라인 영역을 형성하는 단계와, 제 1 비트라인 영역에 의해 노출된 상기 저장전극 콘택플러그를 식각하여 저부 측면이 볼록한 형태의 제 2 비트라인 영역을 형성하는 단계와, 상기 제 1 비트라인 영역 및 저장전극 콘택플러그의 식각된 부분을 포함하는 상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 상기 제 1 비트라인 영역 및상기 제 2 비트라인 영역에 비트라인 물질을 매립하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하며 저장전극과 비트라인을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이러한 매립형 게이트 구조에서는 비트라인 콘택(bit line contact)과 저장전극 콘택(starage node contact)을 라인 타입(line type)으로 형성하기 위하여 아이솔레이션 게이트(isolation gate)를 사용하였다. 그러나 이 경우 칩 면적 중에서 셀 면적이 아이솔레이션 게이트 구조보다 커지게 되고, 기존 트렌치 타입 소자분리막보다 누설전류가 증가하는 단점이 있다.
그리고 트렌치 타입 소자분리막을 사용하는 매립형 게이트 구조에서는, 비트라인 콘택을 패터닝할 때 홀 타입(hole type)으로 콘택홀을 패터닝하고 건식식각을 사용해야 한다는 단점이 있다. 콘택홀 패턴은 선폭(CD; Critical Dimension)이 작아질 경우 마스크 상에서 정의가 되지 않는(not define) 문제가 발생할 수 있고, 후속되는 식각 공정에서 활성영역에 콘택홀을 식각할 때 활성영역이 오픈되지 않는 문제가 발생할 수 있다.
이러한 문제를 극복하기 위해 인접한 두 활성영역의 저장전극 콘택플러그를 합쳐서 크게 형성하고, 후속으로 진행되는 비트라인 형성 공정 시 비트라인으로 이들을 분리하여 각각의 저장전극 콘택플러그를 형성하는 방법이 제안되었다. 그러나, 이러한 방법은 저장전극 콘택플러그와 비트라인 사이에 형성되는 스페이서의 두께가 얇아서 비트라인 캐패시턴스를 증가시키고, 이로 인해 센싱 마진이 감소되는 문제를 야기시킨다. 또한, 이러한 문제를 방지하기 위해 비트라인의 높이를 낮추게 되면 비트라인 저항이 증가하는 문제가 발생하게 된다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 비트라인과 저장전극 콘택플러그 사이에 형성되는 스페이서의 두께를 두껍게 함으로써, 비트라인 높이 및 저항을 유지하면서 저장전극 콘택플러그와의 캐패시턴스를 감소시키는 것을 목적으로 한다.
상기 목적을 달성하기 위한 반도체 소자의 제조 방법은 반도체 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계와, 단축방향으로 인접한 두 활성영역을 포함하는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계와, 저장전극 콘택 플러그 물질을 둘로 분리하여 저장전극 콘택 플러그 및 제 1 비트라인 영역을 형성하는 단계와, 제 1 비트라인 영역에 의해 노출된 상기 저장전극 콘택플러그 물질을 식각하여 저부 측면이 볼록한 형태의 제 2 비트라인 영역을 형성하는 단계와, 저장전극 콘택플러그의 식각된 부분을 포함하는 제 1 비트라인 영역 및 제 2 비트라인 영역 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 제 1 비트라인 영역 및 제 2 비트라인 영역에 비트라인 물질을 매립하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 저부 측면이 볼록한 형태의 제 2 비트라인 영역을 형성하는 단계는 상기 제 1 비트라인 영역에 의해 노출된 저장전극 콘택플러그에 경사 이온주입을 진행하여 상기 저장전극 콘택플러그와 상이한 식각 선택비를 갖는 부분을 형성하는 단계와, 클리닝 공정을 진행하여 상기 저장전극 콘택플러그에서 상기 저장전극 콘택플러그와 상이한 식각 선택비를 갖는 부분을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 경사 이온주입은 산소(Oxygen)을 사용하여 진행하는 것을 특징으로 한다. 또한, 상기 저장전극 콘택플러그는 n 타입 폴리실리콘으로 형성하며, 상기 경사 이온주입은 상기 저장전극 콘택플러그와 반대 타입인 p 타입 이온을 사용하여 진행한다.
또한, 제 1 비트라인 영역 및 제 2 비트라인 영역 측벽에 스페이서를 형성하는 단계는 제 1 비트라인 영역 및 제 2 비트라인 영역 내에 스페이서 물질을 매립하는 단계와, 스페이서 물질을 식각하여 제 1 비트라인 영역 및 제 2 비트라인 영역 측면 및 하부면에 스페이서 물질을 남기는 단계를 더 포함한다. 여기서, 스페이서 물질은 산화막, 질화막 또는 이들의 조합으로 형성한다.
그리고, 저장전극 콘택 플러그 물질을 매립하는 단계는 저장전극 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계와, CMP 또는 에치백 공정으로 상기 저장전극 콘택홀 내에만 폴리실리콘층을 남기는 단계를 포함하는 것을 특징으로 한다. 비트라인을 형성하는 단계는 비트라인 영역에 비트라인 도전층을 매립하는 단계와, 에치백을 진행하여 상기 스페이서가 형성된 제 1 비트라인 영역 및 제 2 비트라인 영역 저부에만 비트라인 도전층을 남기는 단계와, 비트라인 도전층 상부에 비트라인 하드마스크를 형성하는 단계를 더 포함하는 것을 특징으로 한다. 비트라인 도전층을 매립하는 단계에서, 비트라인 도전층은 텅스텐으로 형성하며, 비트라인 하드마스크를 형성하는 단계에서, 비트라인 하드마스크는 질화막으로 형성하는 것을 특징으로 한다. 또한, 비트라인 도전층을 매립하는 단계 이전에, 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자는 반도체 기판에 다수의 활성영역을 정의하는 소자분리막과, 인접한 두 활성영역을 포함하는 저장전극 콘택 영역을 노출하는 저장전극 콘택홀과, 저장전극 콘택홀에 매립된 저장전극 콘택 플러그 물질과, 활성영역의 비트라인 콘택 영역을 노출하며, 상기 저장전극 콘택 플러그 물질을 둘로 분리하며, 저부 측면이 볼록한 형태의 비트라인 영역과, 저부 측면이 볼록한 형태의 비트라인 영역 측벽에 형성된 스페이서와, 비트라인 영역에 매립되어 형성된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 저장전극 콘택 플러그 물질은 폴리실리콘으로 형성하며, 스페이서는 비트라인 영역 저부 측면에 형성된 스페이서의 선폭이 상기 비트라인 영역 상부 측면에 형성된 스페이서의 선폭보다 큰 것을 특징으로 한다.
또한, 비트라인은 비트라인 영역의 측면 및 하부면과 접하는 배리어 메탈층과, 배리어 메탈층과 접하는 비트라인 도전층을 더 포함하며, 배리어 메탈층은 티타늄 및 티타늄 질화막으로 형성한다. 여기서, 비트라인 도전층은 텅스텐으로 형성하며, 스페이서는 질화막, 산화막 또는 이들의 조합으로 형성되는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 비트라인과 저장전극 콘택플러그 사이의 스페이서를 기존에 비해 두껍게 형성함으로써, 동일한 비트라인 높이 및 저항을 확보하면서 저장전극 콘택플러그와의 캐패시턴스를 감소시킬 수 있는 효과를 제공한다.
도 1 내지 도 9는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명에 따르는 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다. 도 2 내지 도 9에서 (a)는 도 1에서 Y - Y'를 따른 단면도이고, (b)는 도 1에서 X - X'를 따른 단면도이다.
먼저 도 1을 참조하면 반도체 기판에 활성영역(100)과, 활성영역(100)을 정의하는 소자분리막(110)이 형성된다. 그리고 각 활성영역(100)마다 두 개의 워드라인(120)이 교차하여 형성된다. 이 때 워드라인(120)은 반도체 기판의 하부에 매립된 매립형 워드라인으로 형성된다. 또한, 단축 방향(도 1의 Y - Y' 방향)으로 인접한 두 활성영역의 상에 두 활성영역을 포함하는 크기의 저장전극 콘택플러그(145)가 형성되며, 저장전극 콘택플러그(145)를 둘로 분리하는 비트라인(160)이 형성된다. 이 비트라인(160)은 워드라인(120)과 수직으로 교차하여 형성된다. 여기서 도시되지는 않았으나, 비트라인(160)과 이를 통하여 분리된 저장전극 콘택플러그(145) 사이에 스페이서(미도시)가 형성되는데, 이 스페이서(미도시)는 저장전극 콘택플러그(145) 저부의 측면이 일부 식각되고, 식각된 부분에 스페이서 물질이 매립됨에 따라 종래 기술에 비해 두껍게 형성된다.
이 과정을 더 구체적으로 살펴보면, 먼저 도 2에 도시된 바와 같이 반도체 기판 상부에 소자분리영역을 정의하는 하드마스크 패턴(미도시)을 형성한다. 이 하드마스크 패턴(미도시)을 마스크로 트렌치를 형성한 후, 트렌치 내에 산화막(107)을 형성한다. 그 다음, 트렌치에 소자분리용 산화막을 매립하여 활성영역(100)을 정의하는 소자분리막(110)을 형성한다. 이때, 활성영역(100) 표면에 하드마스크 패턴(미도시)가 잔류하고 이 하드마스크 패턴(미도시)와 소자분리막(110)의 표면 높이가 일치하게 된다.
다음으로, 활성영역(100)과 소자분리막(110)을 포함하는 반도체 기판 내에 워드라인(120)을 형성한다. 여기서, 워드라인(120)은 반도체 기판에 매립된 매립형 게이트로 형성되며, 먼저 매립형 게이트를 형성하기 위한 소정 깊이의 트렌치를 형성한다. 그리고 트렌치 표면을 산화시켜 게이트 산화막(112)을 형성하고, 게이트 산화막(112)이 형성된 트렌치에 게이트 전극 물질(114)을 매립한다. 게이트 전극 물질(114)은 TiN과 텅스텐(W)을 포함하는 것이 바람직하다. 그리고 트렌치 내에서 게이트 전극 물질(114)의 상부에는 게이트 전극 물질(114)을 보호하기 위한 질화막과 같은 재질의 캡핑막(116; Capping film)을 형성한다.
이후, 하드마스크 패턴(미도시)을 제거하고 하드마스크패턴(미도시)이 제거되어 형성된 공간에 랜딩 플러그(130)를 형성한다. 랜딩 플러그(130)는 반도체 기판의 접합영역(소스/드레인)과 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 전기적으로 연결하는 구성으로, 도전층으로 형성되며 폴리실리콘으로 형성되는 것이 가장 바람직하다.
그리고 랜딩 플러그(130)와 워드라인(120) 및 소자분리막(110)의 상부에 워드라인(120) 및 랜딩 플러그(130)를 보호하는 씰링 질화막(132; sealing nitride)을 형성한다. 이어서, 씰링 질화막(132) 상부에 층간절연막(140; ILD - Inter Layer Dielectric)을 형성한다. 그리고 층간절연막(140)의 일부를 식각하여 저장전극 콘택 플러그가 형성될 저장전극 콘택홀(142)을 형성하면서 랜딩 플러그(130)를 노출시킨다. 이 때 도 2의 (b) 및 도 1의 평면도에 도시된 바와 같이, 인접한 두 활성영역(100)의 저장전극 영역을 포함하는 저장전극 콘택홀(142)을 형성한다.
그 다음, 도 3을 참조하면 랜딩 플러그(130)를 노출시키는 저장전극 콘택홀(142)을 도전 물질로 매립하여 저장전극 콘택 플러그(145)를 형성한다. 저장전극 콘택 플러그(145)는 폴리실리콘으로 형성하는 것이 가장 바람직하다. 즉 저장전극 콘택홀(142)을 포함하는 반도체 기판의 전면에 폴리실리콘층을 증착한 뒤, 층간절연막(140)이 노출될 때까지 CMP 또는 에치백을 진행하는 것이 바람직하다.
다음으로 도 4에 도시된 바와 같이, 저장전극 콘택 플러그(145)가 형성된 층간절연막(140) 상부에 비트라인 영역을 정의하는 하드마스크 패턴(155)을 형성하며, 이 때 하드마스크 패턴(155)은 질화막인 것이 바람직하다. 그리고 하드마스크 패턴(155)을 마스크로 층간 절연막(140) 및 저장전극 콘택 플러그(145)를 식각하여 비트라인 영역 부분의 랜딩 플러그(130) 표면 및 소자분리막(110) 표면 일부를 노출시키는 제 1 비트라인 영역(150a)을 형성한다.
이 때 비트라인을 형성하기 위한 비트라인 영역(150a)을 형성하는 것은, 비트라인을 다마신(Damascene) 공정으로 형성하기 위한 목적도 있다. 그러나 더 중요한 것은 제 1 비트라인 영역(150a)을 형성함으로써 두 인접한 활성영역(100)에 걸쳐 형성저장전극 콘택 플러그(145)45)를 각 활성영역(100)에 별도로 연결되도록 분리시키는 작용을 한다. 도 1의 평면도에 도시된 바와 같저장전극 콘택 플러그(145)45)가 다수의 활성영역(100)마다 형성된 것처럼, 비트라인 또한 다수의 활성영역(100)과 교차하면서 형성되기 때문에, 비트라인을 형성하기 위한 제 1 비트라인 영역(150a)을 형성함과 동시에 두 활성영역(100)에 걸쳐 형성저장전극 콘택 플러그(그(145)가 분리된다.
다음으로, 도 5를 참조하면 두 인접한 활성영역(100)에 걸쳐 형성된 저장전극 콘택 플러그(145)를 분리시키는 제 1 비트라인 영역(150a)만 오픈시키는 마스크 패턴(149)을 형성한다. 이어서, 오픈된 제 1 비트라인 영역(150a) 내에 대해 경사 이온주입(Tilted Implantation)을 진행한다. 경사 이온주입으로 제 1 비트라인 영역(150a)에 의해 노출된 저장전극 콘택 플러그(145) 저부 측면의 물성을 인위적으로 변형시킨다. 이때, 경사이온 주입은 산소(Oxygen) 또는 저장전극 콘택플러그의 폴리실리콘층와 반대의 도펀트(Dopant)를 사용함으로써 이온주입된 부분이 저장전극 콘택플러그와 식각 선택비 차이가 나도록 한다. 일반적으로 저장전극 콘택플러그는 N형 이온이 도핑된 폴리실리콘층을 사용하므로, 저장전극 콘택플러그와 반대의 P형 이온이 도핑된 폴리실리콘층을 사용하는 것이 바람직하다. 예컨대, P형 이온은 B11 또는 BF2를 사용한다.
또한, 경사 이온주입 시 경사 정도를 조절하여 저장전극 콘택플러그(145) 측벽에만 이온이 주입되고, 비트라인 영역 하부에 노출된 랜딩플러그(130) 표면에는 이온이 주입되지 않도록 한다. 즉, 저장전극 콘택플러그(145) 측면만 물성이 변하게 된다. 그 다음, 클리닝(Cleaning) 공정을 진행하여 저장전극 콘택플러그(145) 중 물성이 변한 부분을 제거한다. 즉, A(도 5의 (b)참조.)와 같이 제 1 비트라인 영역(150a) 측면의 저장전극 콘택플러그(145)의 일부가 식각되어 저부가 볼록한 형태의 제 2 비트라인 영역(150b)이 형성된다. 이때, 랜딩플러그(130)는 이온이 주입되지 않았기 때문에 클리닝 공정에 의해 제거되지 않는다. 따라서, 랜딩플러그 콘택(130)의 면적은 감소되지 않아 콘택저항은 이전과 동일한 수준으로 확보할 수 있다.
다음으로 도 6에 도시된 바와 같이 마스크 패턴(149)을 제거한 후 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b)에 비트라인 스페이서 물질(152)을 매립한다. 비트라인 스페이서 물질(152)은 유전율이 낮은 물질인 질화막 또는 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 도 7을 참조하면 스페이서 물질(152)을 식각하여 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b)의 측면 및 바닥면에 스페이서(152a)를 형성한다. 이때, 저부가 볼록한 형태로 형성된 제 2 비트라인 영역(150b)은 볼록한 부분이 모두 스페이서(152a)가 되도록 한다. 즉, 제 2 비트라인 영역(150b)에서 상부에 비해 하부에 두꺼운 두께의 스페이서(152a)가 형성된다. 이어서, 도 7에서 제 1 비트라인 영역(150a)만을 비트라인 콘택 마스크(미도시)로 오픈하여 제 1 비트라인 영역(150a) 바닥면의 스페이서(152a)를 제거하여, 랜딩 플러그(130)를 노출시킨다.
그리고 도 8을 참조하면, 스페이서(152a)가 형성된 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b) 하부면 및 측면에 비트라인 배리어 메탈층(미도시)을 먼저 형성하는데, 이 때 배리어 메탈층(미도시)은 Ti/TiN 또는 실리사이드(TixSix)물질로 형성되는 것이 바람직하고, Ti/TiN 층을 형성한 후 열 공정으로 이를 실리사이드화시킨 후, Ti/TiN을 제거하여 실리사이드만을 잔류시키는 것이 가장 바람직하다. 그 다음, 배리어 메탈층(미도시)이 형성된 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b)에 비트라인 도전물질(156)을 매립한다. 비트라인 도전물질(156)은 텅스텐(W)을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 에치-백(Etch-Back) 공정을 진행하여 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b) 저부에만 비트라인 도전물질(156)을 남겨지도록 한다. 이때, 비트라인 도전물질(156)과 저장전극 콘택플러그(145) 사이에 종래에 비해 두꺼운 두께의 스페이서(152a)가 존재한다.
다음으로, 도 9를 참조하면 비트라인 도전물질(156) 상부에 비트라인 하드마스크(157)를 형성한다. 이 비트라인 하드마스크(157)를 형성하는 공정은 질화막을 전면에 증착한 뒤 CMP 또는 에치백 공정으로 제 1 비트라인 영역(150a) 및 제 2 비트라인 영역(150b) 내부에만 비트라인 하드마스크(157)가 잔류되도록 하여 비트라인(160)을 형성한다.
상술한 바와 같이, 비트라인(160)과 저장전극 콘택플러그(145) 사이에 종래에 비해 두꺼운 두께의 스페이서(152a)를 형성(도 9의 A' 참조.)함으로써, 비트라인(160)과 저장전극 콘택플러그(145) 사이의 캐패시턴스를 감소시킬 수 있다. 또한, 비트라인(160)의 두께를 낮춰서 비트라인 캐패시턴스를 감소시키지 않아도 되므로, 비트라인(160)의 높이 및 저항을 확보할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 활성영역 110 : 소자분리막
112 : 게이트 산화막 114 : 게이트 전극 물질
120 : 워드라인 130 : 랜딩 플러그
132 : 씰링 질화막 140 : 층간절연막
142 : 저장전극 콘택홀 145 : 저장전극 콘택플러그
149 : 마스크 패턴 150a : 제 1 비트라인 영역
150b : 제 2 비트라인 영역 152 : 스페이서 물질
152a : 스페이서 155 : 하드마스크 패턴
156 : 비트라인 도전물질 157 : 비트라인 하드마스크
160 : 비트라인

Claims (18)

  1. 반도체 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    단축 방향으로 인접한 두 활성영역을 포함하는 저장전극 콘택홀을 형성하는 단계;
    상기 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계;
    상기 저장전극 콘택 플러그 물질을 둘로 분리하여 저장전극 콘택 플러그 및 제 1 비트라인 영역을 형성하는 단계; 및
    상기 제 1 비트라인 영역에 의해 노출된 상기 저장전극 콘택플러그를 식각하여 저부 측면이 볼록한 형태의 제 2 비트라인 영역을 형성하는 단계;
    상기 제 1 비트라인 영역 및 상기 저장전극 콘택플러그의 식각된 부분을 포함하는 상기 제 2 비트라인 영역 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역에 비트라인 물질을 매립하여 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 저부 측면이 볼록한 형태의 제 2 비트라인 영역을 형성하는 단계는
    상기 제 1 비트라인 영역에 의해 노출된 저장전극 콘택플러그에 경사 이온주입을 진행하여 상기 저장전극 콘택플러그와 상이한 식각 선택비를 갖는 부분을 형성하는 단계; 및
    클리닝 공정을 진행하여 상기 저장전극 콘택플러그와 상이한 식각 선택비를 갖는 부분을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 2에 있어서,
    상기 경사 이온주입은 산소(Oxygen)를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 2에 있어서,
    상기 저장전극 콘택플러그는 n 타입 폴리실리콘으로 형성하며, 상기 경사 이온주입은 상기 저장전극 콘택플러그와 반대 타입인 p 타입 이온을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역 측벽에 스페이서를 형성하는 단계는
    상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역 내에 스페이서 물질을 매립하는 단계; 및
    상기 스페이서 물질을 식각하여 상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역 측면 및 하부면에 스페이서 물질을 남기는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 스페이서 물질은 산화막, 질화막 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 저장전극 콘택 플러그 물질을 매립하는 단계는
    상기 저장전극 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계; 및
    CMP 또는 에치백 공정으로 상기 저장전극 콘택홀 내에만 폴리실리콘층을 남기는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 스페이서가 형성된 상기 제 1 비트라인 영역 및 상기 제 2 비트라인 영역에 비트라인 도전층을 매립하는 단계;
    에치백을 진행하여 상기 제 1 비트라인 영역 및 제 2 비트라인 영역 저부에만 비트라인 도전층을 남기는 단계; 및
    상기 비트라인 도전층 상부에 비트라인 하드마스크를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 비트라인 도전층을 매립하는 단계에서,
    상기 비트라인 도전층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 비트라인 하드마스크를 형성하는 단계에서,
    상기 비트라인 하드마스크는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 8에 있어서,
    상기 비트라인 도전층을 매립하는 단계 이전에,
    배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 반도체 기판에 형성되며 다수의 활성영역을 정의하는 소자분리막;
    단축방향으로 인접한 두 활성영역을 포함하는 저장전극 콘택홀;
    상기 저장전극 콘택홀에 매립된 저장전극 콘택 플러그 물질;
    상기 저장전극 콘택 플러그 물질을 둘로 분리하며, 저부 측면이 볼록한 형태의 비트라인 영역;
    상기 저부 측면이 볼록한 형태의 비트라인 영역 측벽에 형성된 스페이서; 및
    상기 비트라인 영역에 매립된 비트라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 청구항 12에 있어서,
    상기 스페이서는 비트라인 영역 저부 측면에 형성된 스페이서의 선폭이 상기 비트라인 영역 상부 측면에 형성된 스페이서의 선폭보다 큰 것을 특징으로 하는 반도체 소자.
  15. 청구항 12에 있어서,
    상기 비트라인은,
    상기 비트라인 영역의 측면 및 하부면과 접하는 배리어 메탈층; 및
    상기 배리어 메탈층과 접하는 비트라인 도전층
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 배리어 메탈층은 티타늄 및 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 12에 있어서,
    상기 비트라인 도전층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 12에 있어서,
    상기 스페이서는 질화막, 산화막 또는 이들의 조합으로 형성된 것을 특징으로 하는 반도체 소자.
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