KR20130141935A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 claims description 9
- 229910019001 CoSi Inorganic materials 0.000 claims description 7
- 230000009977 dual effect Effects 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
본 발명은 제 1 필라와 제 2 필라 사이(활성영역 사이)의 매립 비트라인 상부에 매립 비트라인과 평행하도록 반도체층(body wordline) 구조를 구비함으로써 이웃한 워드라인에 의한 노이즈(noise)를 제거하여 트랜지스터 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
수직형 트랜지스터를 반도체 기억 장치에 포함된 단위셀 내 셀 트랜지스터로 적용하면, 단위셀의 크기를 4F2로 줄일 수 있다. 여기서, F는 디자인 규칙 상 패턴 사이의 최소 거리이다. 수직형 트랜지스터가 셀 트랜지스터로 사용되면 수직형 트랜지스터의 상부에는 캐패시터가 연결되고, 수직형 트랜지스터의 하부에 연결되는 비트 라인은 반도체 기판에 매몰된다. 이때, 셀 트랜지스터의 게이트와 연결되는 워드 라인은 비트 라인의 상부에 수직형 기둥을 감싸는 형태로 형성된다.
이러한 수직형 트랜지스터는 구조적으로 매몰된 비트 라인과 워드 라인 사이에 전기적으로 단락(short)되기 쉽다. 넓고 두꺼운 반도체 기판에 바디가 형성되었던 기존의 트랜지스터와 달리, 수직형 트랜지스터는 채널 영역을 포함한 트랜지스터의 바디가 매우 작은 크기의 기둥에 한정될 뿐만 아니라 트랜지스터의 채널 영역이 짧아져 펀치스루(punch-through) 및 플로팅 바디 효과(floating body effect) 등의 단채널 효과가 발생하는 단점이 있다. 이러한 단점을 극복하기 위해, 고농도 이온 영역을 형성하기 위한 이온주입 공정을 수행하지만, 이온주입 공정으로 인해 주입된 불순물은 실제 동작시 전계 증가를 유발하고 문턱 전압을 상승시켜 셀 트랜지스터로서의 동작 안정성이 떨어질 수 있다. 아울러, 고농도 이온 영역을 형성하더라도 수직형 트랜지스터의 채널 영역 하부에 이온주입을 통해 형성한 비트 라인과 채널 영역 측벽에 형성되는 워드 라인의 전기적 단락을 방지하기는 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 제 1 필라와 제 2 필라 사이(활성영역 사이)의 매립 비트라인 상부에 매립 비트라인과 평행하도록 반도체층(body wordline) 구조를 구비함으로써 이웃한 워드라인에 의한 노이즈(noise)를 제거하여 트랜지스터 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판 상부에 위치하는 제 1 필라 및 제 2 필라, 상기 제 1 필라 및 제 2 필라의 중심부를 교차하는 매립 비트라인, 상기 매립 비트라인 상부에 상기 매립 비트라인과 평행하게 구비된 반도체층, 상기 반도체층과 서로 수직하도록 상기 제 1 필라 및 상기 제 2 필라 사이에 연장되는 워드라인, 상기 제 1 필라 및 제 2 필라 사이에서 상기 워드라인보다 하부에 위치하고, 상기 제 1 필라 및 제 2 필라와 연결되는 게이트 및 상기 워드라인과 상기 게이트를 상하로 연결하는 콘택을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 매립 비트라인은 실리콘코발트(CoSi2) 및 티타늄질화막(TiN)의 이중 구조로 구비된 것을 특징으로 한다.
바람직하게는, 상기 매립 비트라인은 상기 제 1 필라 및 상기 제 2 필라 사이 하부에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 패드(pad) 형상인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 티타늄질화막(TiN)이 매립된 구조인 것을 특징으로 한다.
바람직하게는, 상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립된 구조인 것을 특징으로 한다.
바람직하게는, 상기 콘택은 홀 구조에 티타늄질화막(TiN)이 매립된 구조인 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판 상부에 제 1 필라 및 제 2 필라를 형성하는 단계, 상기 제 1 필라 및 제 2 필라의 중심부를 교차하는 매립 비트라인을 형성하는 단계, 상기 매립 비트라인 상부에 상기 매립 비트라인과 평행한 반도체층을 형성하는 단계, 상기 제 1 필라의 일측부 및 제 2 필라의 타측부 사이에 게이트를 형성하는 단계, 상기 게이트 상부에 연결되는 콘택을 형성하는 단계 및 상기 콘택과 연결되며, 상기 반도체층과 서로 수직하도록 상기 제 1 필라 및 제 2 필라 사이에서 연장되는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 매립 비트라인은 실리콘코발트(CoSi2) 및 티타늄질화막(TiN)의 이중 구조로 형성된 것을 특징으로 한다.
바람직하게는, 상기 매립 비트라인은 상기 제 1 필라 및 상기 제 2 필라 사이 하부에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 패드(pad) 형상인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 티타늄질화막(TiN)을 매립하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립되어 형성된 것을 특징으로 한다.
바람직하게는, 상기 콘택은 홀 구조에 티타늄질화막(TiN)을 매립하여 형성하는 것을 특징으로 한다.
본 발명은 제 1 필라와 제 2 필라 사이(활성영역 사이)의 매립 비트라인 상부에 매립 비트라인과 평행하도록 반도체층(body wordline) 구조를 구비함으로써 이웃한 워드라인에 의한 노이즈(noise)를 제거하여 트랜지스터 열화를 방지할 수 있는 장점을 갖는다.
도 1은 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도.
도 2a 내지 도 2c는 도 1의 수직형 트랜지스터의 구조를 설명하기 위한 단면도들.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 2a 내지 도 2c는 도 1의 수직형 트랜지스터의 구조를 설명하기 위한 단면도들.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 1을 참조하면, 활성영역(120), 소자분리영역(130), 매립 비트라인(205), 반도체층(240, Body), 수직형 게이트(260) 및 워드라인(280)을 도시한 것이다.
여기서, 활성영역(120)의 길이(length, L) 방향과 교차하는 매립 비트라인(205)을 구비하되, 매립 비트라인(205)은 라인(Line) 구조로 형성하는 것이 바람직하고, 실리콘코발트(CoSi2)와 티타늄질화막(TiN)의 이중 구조로 구비되어 저항을 개선하는 장점이 있다.
아울러, 매립 비트라인(205) 상부에 반도체층(240)을 구비하되, 반도체 층(240)은 매립 비트라인(205)과 같은 라인(Line) 구조이며, 매립 비트라인(205)에 맞닿지 않는 상측에 평행하게 구비되는 것이 바람직하다.
아울러, 활성영역(120, 제 1 필라)의 일측부(a)와 이웃한 활성영역(120', 제 2 필라)의 타측부(b) 사이 및 매립 비트라인(205) 사이에 구비된 수직형 게이트(260)를 포함하며, 수직형 게이트(260)는 패드(pad) 구조이며, 티타늄질화막(TiN)이 매립되어 형성된다.
아울러, 수직형 게이트(260)와 연결되는 수직형 게이트 콘택(미도시)을 구비하되, 수직형 게이트 콘택은 홀(Hole) 구조이며, 홀에 티타늄질화막(TiN)이 매립되어 형성된다.
아울러, 수직형 게이트 콘택과 연결된 다마신 워드라인(280)을 구비한다. 여기서, 다마신 워드라인(280)은 라인(Line) 구조로서, 활성영역(120)의 길이(Length, L) 방향과 평행하게 배열되며, 매립 비트라인(205)과 교차되도록 활성영역(120)의 사이에 구비된다.
도 2a 내지 도 2c는 도 1의 수직형 트랜지스터의 구조를 설명하기 위한 단면도들로서, 도 2a는 도 1의 A-A' 절단면을 도시한 것이고, 도 2b는 도 1의 B-B' 절단면을 도시한 것이며, 도 2c는 도 1의 C-C' 절단면을 도시한 것이다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(100), 활성영역(120), 소자분리영역(130), 정션(185, 접합영역), 매립 비트라인(205), 반도체층(240, Body) 및 SOD 물질(250)을 도시한 것이다. 여기서, 매립 비트라인(205)은 라인(Line) 구조로 형성하고, 실리콘코발트(CoSi2)와 티타늄질화막(TiN)의 이중 구조로 구비되어 저항을 개선하는 장점이 있다. 아울러, 매립 비트라인(205) 상부에 반도체층(240)을 구비하되, 반도체 층(240)은 매립 비트라인(205)과 같은 라인(Line) 구조이며, 매립 비트라인(205)에 맞닿지 않는 상측에 평행하게 구비된다. 아울러, 활성영역(120, 제 1 필라) 및 이웃한 활성영역(120', 제 2 필라)의 사이에 구비된 수직형 게이트(260)를 포함하며, 수직형 게이트(260)는 패드(pad) 구조이며, 티타늄질화막(TiN)이 매립되어 형성되는 것이 바람직하다. 아울러, 수직형 게이트(260)와 연결되는 수직형 게이트 콘택(270)을 구비하되, 수직형 게이트 콘택(270)은 홀(Hole) 구조이며, 티타늄질화막(TiN)이 매립되어 형성되는 것이 바람직하다. 아울러, 수직형 게이트 콘택(270)과 연결된 다마신 워드라인(280)을 구비한다. 여기서, 다마신 워드라인(280)은 라인(Line) 구조로서, 매립 비트라인(205)과 교차되도록 활성영역(120)의 길이(Length, L) 방향과 평행하게 배열된다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 3a를 참조하면, 수직형 트랜지스터(Vertical Transistor)를 형성하기 위해 실리콘(Si)으로 구성된 반도체 기판(100)상에 제 1 하드마스크막(110)을 증착한다. 제 1 하드마스크막(110) 상에는 반사방지막(미도시) 및 감광막(미도시)을 순차적으로 증착한다.
다음에는, 활성영역을 정의하는 마스크를 사용하여 노광 공정을 수행하여 감광막을 패터닝한다. 이후, 패터닝된 감광막을 식각 마스크로 사용하여 반사방지막 및 제 1 하드마스크막(110)을 식각한다. 남아있는 감광막 및 반사방지막을 제거한 후, 패터닝된 하드마스크 질화막(110)을 이용하여 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한다. 이때, 트렌치의 깊이는 1500Å 이내로 형성한다.
다음으로, 트렌치에 SOD(Silicon On Dielectric)막과 같은 절연막을 매립하여 활성영역(120)을 정의하는 소자분리영역(130)을 형성한다.
도 3b를 참조하면, 매립 비트라인 마스크(140, Buried Bitline Mask)를 식각 마스크로 이용하여 소자분리영역(130), 활성영역(120) 및 하드마스크 질화막(110)을 식각하여 제 1 매립 비트라인 영역(150)을 형성한다.
도 3c를 참조하면, 제 1 매립 비트라인 영역(150)의 측벽에 측벽 산화막(160, Wall Oxide)을 형성한 후, 형성된 측벽 산화막(160)을 마스크로 이용하여 제 1 매립 비트라인 영역(150)의 하부를 추가 식각하여 제 2 매립 비트라인 영역(170)을 형성한다.
도 3d를 참조하면, 제 1 및 제 2 매립 비트라인 영역(150, 170)에 SOD 물질(180)을 매립한 후, 에치백(etchback)하여 제 2 매립 비트라인 영역(170)에 SOD 물질(180)을 소정 깊이만큼 남긴다.
도 3e를 참조하면, 제 2 매립 비트라인 영역(170)의 SOD 물질(180) 상부에 도핑된 폴리실리콘(Doped Polysilicon)을 증착한 후, 급속 열처리(Rapid Thermal Annealing, RTA) 공정을 실시하여 정션(185, 접합영역)을 형성한다. 이때, 정션은 N 타입으로 형성하는 것이 바람직하다. 이후, 도핑된 폴리실리콘을 에치백(etchback)하여 제거한다.
다음에는, SOD 물질(180) 상부에 실리콘코발트층(190, CoSi2)을 형성한 후, 실리콘코발트층(190) 상부에 티타늄질화막(200, TiN)을 증착하여 이중 구조의 매립 비트라인(205)을 형성한다. 이러한 실리콘코발트(190)와 티타늄질화막(200)으로 구성된 이중 구조의 매립 비트라인(205)은 저항의 증가를 방지할 수 있다.
다음으로, 티타늄질화막(200) 상부에 절연막(210)을 형성한 후, 에치백(etchback)하여 매립 비트라인 영역에 매립한다.
도 3f를 참조하면, 반도체층(Body)을 형성하기 위한 마스크(220)를 식각 마스크로 이용하여 활성영역(120) 사이(도 1의 제 1 필라(120)와 제 2 필라(120')의 사이)의 절연막(210)을 식각하여 트렌치(230)를 형성한다.
도 3g를 참조하면, 트렌치(230)에 폴리실리콘(Polysilicon)을 매립한 후, 에치백(etchback)하여 반도체층(240, Body)를 형성한다. 여기서, 폴리실리콘(Polysilicon)은 보론(Boron)이 도핑된 폴리실리콘이나 실리콘게르마늄(SiGe)을 포함하는 것이 바람직하다. 이후, 반도체층(240)의 상부에 SOD 물질(250)을 증착한 후, 이를 평탄화 식각한다.
전술한 바와 같이, 본 발명은 제 1 필라와 제 2 필라 사이(활성영역 사이)의 매립 비트라인 상부에 매립 비트라인(205)과 평행하도록 반도체층(240, body wordline) 구조를 구비함으로써 이웃한 워드라인에 의한 노이즈(noise)를 제거하여 트랜지스터 열화를 방지할 수 있는 장점을 갖는다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (16)
- 반도체 기판 상부에 위치하는 제 1 필라 및 제 2 필라;
상기 제 1 필라 및 제 2 필라의 중심부를 교차하는 매립 비트라인;
상기 매립 비트라인 상부에 상기 매립 비트라인과 평행하게 구비된 반도체층;
상기 반도체층과 서로 수직하도록 상기 제 1 필라 및 상기 제 2 필라 사이에 연장되는 워드라인;
상기 제 1 필라 및 제 2 필라 사이에서 상기 워드라인보다 하부에 위치하고, 상기 제 1 필라 및 제 2 필라와 연결되는 게이트; 및
상기 워드라인과 상기 게이트를 상하로 연결하는 콘택
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 매립 비트라인은 실리콘코발트(CoSi2) 및 티타늄질화막(TiN)의 이중 구조로 구비된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 매립 비트라인은 상기 제 1 필라 및 상기 제 2 필라 사이 하부에 위치하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 게이트는 패드(pad) 형상인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 게이트는 티타늄질화막(TiN)이 매립된 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립된 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 콘택은 홀 구조에 티타늄질화막(TiN)이 매립된 구조인 것을 특징으로 하는 반도체 소자. - 반도체 기판 상부에 제 1 필라 및 제 2 필라를 형성하는 단계;
상기 제 1 필라 및 제 2 필라의 중심부를 교차하는 매립 비트라인을 형성하는 단계;
상기 매립 비트라인 상부에 상기 매립 비트라인과 평행한 반도체층을 형성하는 단계;
상기 제 1 필라의 일측부 및 제 2 필라의 타측부 사이에 게이트를 형성하는 단계;
상기 게이트 상부에 연결되는 콘택을 형성하는 단계; 및
상기 콘택과 연결되며, 상기 반도체층과 서로 수직하도록 상기 제 1 필라 및 제 2 필라 사이에서 연장되는 워드라인을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 매립 비트라인은 실리콘코발트(CoSi2) 및 티타늄질화막(TiN)의 이중 구조로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 매립 비트라인은 상기 제 1 필라 및 상기 제 2 필라 사이 하부에 위치하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 게이트는 패드(pad) 형상인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 게이트는 티타늄질화막(TiN)을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립되어 형성된 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 콘택은 홀 구조에 티타늄질화막(TiN)을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020120065069A KR20130141935A (ko) | 2012-06-18 | 2012-06-18 | 반도체 소자 및 그 제조 방법 |
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Family
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