KR20140073892A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140073892A
KR20140073892A KR1020120141899A KR20120141899A KR20140073892A KR 20140073892 A KR20140073892 A KR 20140073892A KR 1020120141899 A KR1020120141899 A KR 1020120141899A KR 20120141899 A KR20120141899 A KR 20120141899A KR 20140073892 A KR20140073892 A KR 20140073892A
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Abstract

본 기술의 일실시예는 섬(island) 구조의 활성영역의 레이아웃을 이용하여 매립 비트라인 및 워드라인을 형성하고, 바디(Body) 플로팅을 방지하기 위하여 활성영역과 활성영역 사이에 매립된 라인 구조의 바디를 형성함으로써 공정 단순화가 가능하고, 바디 플로팅에 의한 리프레쉬 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for manufacturing the same}
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 수직형 트랜지스터를 포함하는 반도체 장치에 관한 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
수직형 트랜지스터가 셀 트랜지스터로 사용되면 수직형 트랜지스터의 상부에는 캐패시터가 연결되고, 수직형 트랜지스터의 하부에 연결되는 비트 라인은 반도체 기판에 매몰된다.
이러한 수직형 트랜지스터는 구조적으로 매몰된 비트 라인과 워드 라인 사이에 전기적으로 단락(short)되기 쉽다. 넓고 두꺼운 반도체 기판에 바디가 형성되었던 기존의 트랜지스터와 달리, 수직형 트랜지스터는 채널 영역을 포함한 트랜지스터의 바디가 매우 작은 크기의 기둥에 한정될 뿐만 아니라 트랜지스터의 채널 영역이 짧아져 펀치스루(punch-through) 및 플로팅 바디 효과(floating body effect) 등의 단채널 효과가 발생하는 단점이 있다.
본 발명의 일실시예는 섬(island) 구조의 활성영역의 레이아웃을 이용하여 매립 비트라인 및 워드라인을 형성하고, 바디(Body) 플로팅을 방지하기 위하여 활성영역과 활성영역 사이에 매립된 라인 구조의 바디를 형성하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 소자는 반도체 기판상에 활성영역을 정의하는 소자분리영역, 상기 활성영역과 교차하도록 구비된 매립 비트라인, 상기 활성영역 사이의 상기 소자분리영역 내에 매립된 바디(body), 상기 매립 비트라인의 수직 상부 및 상기 소자분리영역에 구비된 게이트 콘택플러그 및 상기 게이트 콘택플러그 상부에 구비된 워드라인을 포함한다.
아울러, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 반도체 기판상에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 활성영역 및 소자분리영역 내에 매립 비트라인을 형성하는 단계, 상기 매립 비트라인과 수직하며, 상기 활성영역 사이의 상기 소자분리영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 도전물질을 매립한 후, 상기 도전물질을 에치백하여 바디(body)를 형성하는 단계, 상기 소자분리영역을 식각하여 게이트 콘택홀을 형성하는 단계, 상기 게이트 콘택홀에 도전물질을 매립하여 게이트 콘택플러그를 형성하는 단계 및 상기 게이트 콘택플러그 상부에 워드라인을 형성하는 단계를 포함한다.
본 기술은 섬(island) 구조의 활성영역의 레이아웃을 이용하여 매립 비트라인 및 워드라인을 형성하고, 바디(Body) 플로팅을 방지하기 위하여 활성영역과 활성영역 사이에 매립된 라인 구조의 바디를 형성함으로써 공정 단순화가 가능하고, 바디 플로팅에 의한 리프레쉬 열화를 방지할 수 있는 장점을 가진다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들.
도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다. 도 1a 내지 도 1k에서 (i)은 평면도이고, (ii)는 (i)의 A-A' 절단면을 도시한 것이며, (iii)은 (i)의 B-B' 절단면을 도시한 것이다.
도 1a의 (i) 및 (ii)를 참조하면, 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다. 여기서, 활성영역(110)은 6F2 형태의 섬(island) 구조로 형성될 수 있다.
이러한 활성영역(110)의 중심부 및 소자분리영역(120)의 일부를 노출하되, 활성영역(110)의 중심부를 가로지르는 라인(line) 형상의 비트라인 마스크를 식각 마스크로 하드마스크층(105), 활성영역(110) 및 소자분리영역(120)을 식각하여 비트라인 영역(130)을 형성한다.
이후, 비트라인 영역(130)의 하부에 이온주입(Implantation)을 실시하여 비트라인 정션(135, junction)을 형성한다. 여기서, 비트라인 정션(135)은 채널(channel)과 오버랩(overlap)되어 형성될 수 있다.
그리고, 비트라인 영역(130)에 스페이서 물질(미도시)을 형성한 후, 스페이서 물질을 에치백(etchback)하여 비트라인 스페이서(145)를 형성한다.
이후, 비트라인 영역(130)에 비트라인 전극물질을 매립한 다음에 열처리(Thermal Process) 공정을 실시한다. 열처리 공정 이후, 비트라인 전극물질을 에치백하여 비트라인 영역(130)의 하부에 매립 비트라인(140)을 형성한다. 여기서, 비트라인 스페이서(145)는 산화막, 질화막 중 하나 이상의 막으로 형성할 수 있으며, 비트라인 전극물질은 텅스텐(W) 또는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층구조로 형성할 수 있다.
도 1b의 (i) 및 (ii)를 참조하면, 비트라인 영역(130) 내 매립 비트라인(140)의 상부에 절연막(150)을 형성한다. 여기서, 절연막(150)은 매립 특성이 우수한 SOD(Spin On Dielectric)막을 포함한다.
다음에, 절연막(150)을 어닐링(annealing)한 후, 하드마스크층(105)이 노출될 때까지 절연막(150)을 평탄화 식각한다.
다음으로, 매립 비트라인(140)과 수직하며, 활성영역(110) 사이를 노출하는 바디(body) 마스크를 식각 마스크로 소자분리영역(120)을 식각하여 트렌치(160)를 형성한다. 이러한 트렌치(160)는 라인(line) 형상으로 식각되는 것이 바람직하다. 이후, 트렌치(160)에 클리닝(Cleaning) 공정을 실시하여 트렌치(160)를 와이드닝(widening)할 수 있다.
도 1c의 (i) 및 (ii)를 참조하면, 트렌치(160)가 매립되도록 도전물질을 형성한다. 이때, 도전물질은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성할 수 있다.
다음에, 도전물질을 에치백(etchback)하여 트렌치(160)의 하부에 도전물질이 일부 남도록 함으로써 바이어스(bias)를 인가할 수 있는 바디(170, body)를 형성한다. 여기서, 바디(170)는 반도체층으로 명명할 수 있다.
이후, 도전물질에 열처리(Thermal Annealing) 공정을 실시한다. 이때, 열처리 공정은 급속 열처리 공정을 포함한다. 이러한 바디(170)는 트렌치(160)에 매립됨으로써, 종래기술과 달리 공정 단계를 단순화할 수 있으며, 바디(170)의 플로팅(floating)에 의한 리프레쉬(refresh) 열화를 방지할 수 있다. 구체적으로, 바디(170)는 활성영역(110) 사이에 구비되되, 하나의 활성영역(110, A)의 끝단과 인접한 이웃 활성영역(110, B)의 끝단 사이를 지나가는 라인 구조로 구비된 것을 특징으로 한다. 이러한 바디(170)는 후속 공정 시 형성되는 워드라인(WL)과 서로 교번적으로 평행하게 형성됨으로써 기생 캐패시턴스의 감소시킬 수 있다.
도 1d의 (i) 및 (ii)를 참조하면, 바디(170)의 상부에 절연막(180)을 매립하고, 하드마스크층(105)이 노출될 때까지 절연막(180)을 평탄화 식각한다. 여기서, 절연막(180)은 산화막, 질화막 중 하나 이상의 막으로 형성할 수 있다.
도 1e의 (i) 내지 (iii)를 참조하면, 매립 비트라인(140) 상부의 절연막(125)을 식각하여 게이트 콘택홀(190)을 형성한다. 여기서, 게이트 콘택홀(190)은 활성영역(110) 사이의 소자분리영역(120)에 형성되고, 매립 비트라인(140)의 수직 상부에 구비되며, 지그 재그(zig-zag) 형태로 형성될 수 있다. 이러한 게이트 콘택홀(190)은 후속 공정에서 워드라인(WL)과 연결되어 저항을 감소시키는 역할을 한다. 구체적인 게이트 콘택홀(190)의 위치는 도 1e의 (i)의 평면도를 참조한다.
도 1f의 (i) 내지 (iii)을 참조하면, 게이트 콘택홀(190)에 게이트 산화막(미도시)을 형성한다.
이후, 게이트 산화막을 포함한 전면에 도전물질을 증착하고, 도전물질을 에치백(etchback)하여 게이트 콘택홀(190) 내 하부에 제 1 게이트 콘택플러그(200)을 형성한다. 여기서, 도전물질은 폴리실리콘 또는 텅스텐(W)을 포함할 수 있다.
도 1g의 (i) 내지 (iii)을 참조하면, 제 1 게이트 콘택플러그(200) 상부의 게이트 콘택홀(190)의 측벽에 스페이서(210)를 형성한 후, 제 1 게이트 콘택플러그(200) 상부에 도전물질을 증착하여 제 2 게이트 콘택플러그(220)를 형성한다. 여기서, 스페이서(210)는 산화막, 질화막 중 하나 이상의 막으로 형성하는 것이 바람직하다. 아울러, 도전물질은 폴리실리콘 또는 텅스텐(W)을 포함할 수 있다.
이후, 제 2 게이트 콘택플러그(220)를 평탄화 식각하여 제 1 게이트 콘택플러그(200) 및 제 2 게이트 콘택플러그(220)로 구비된 게이트 콘택플러그(230)를 완성한다.
도 1h의 (i) 내지 (iii)을 참조하면, 절연막(180) 및 하드마스크층(105)을 스트립(strip) 공정으로 제거하고, 제거된 영역에 층간 절연막(240, ILD: Inter Layer Dielectric)을 매립한 후, 층간 절연막(240)의 일부를 평탄화 식각한다.
여기서, 층간 절연막(240)은 층간 절연을 위한 것으로, 산화막(oxide)으로 형성할 수 있다. 이러한 층간 절연막(240)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성한다.
도 1i의 (i) 내지 (iii)을 참조하면, 층간 절연막(240) 상에 티타늄질화막(250, TiN), 텅스텐(260, W) 및 하드마스크층(270)의 적층 구조를 형성한다.
도 1j의 (i) 및 (iii)을 참조하면, 워드라인(wordline) 마스크를 식각 마스크로 이용하여 하드마스크층(270), 텅스텐(260) 및 티타늄질화막(250)을 식각하여 게이트 콘택 플러그(230)와 연결되며, 매립 비트라인(140)과 수직하고, 바디(170)와 수평한 워드라인(280)을 형성한다. 이러한 게이트 콘택플러그(230)와 워드라인(280)이 연결되어 Rs(sheet of resistance)를 감소시키는 장점을 갖는다.
다음에는, 워드라인(280)의 측벽에 스페이서(285)를 형성한다. 이때, 스페이서(285)는 질화막(Nitride)으로 형성할 수 있다.
이후, 워드라인(280)을 포함한 전면에 절연막(290)을 형성한 후, 워드라인(280)이 노출될 때까지 절연막(290)을 평탄화 식각한다.
도 1k의 (i) 내지 (iii)을 참조하면, 워드라인(280) 및 절연막(290)의 상부에 하드마스크층(295)를 형성한 후, 하드마스크층(295)의 상부에 감광막을 형성한다. 여기서, 하드마스크층(295)은 탄소(carbon)막으로 형성할 수 있고, 하드마스크층(295) 상부에 실리콘질화막(SiON)과 같은 반사방지막을 추가적으로 증착할 수 있다.
그리고, 저장 전극 콘택플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(300)을 형성한다. 감광막 패턴(300)을 식각 마스크로 하부의 하드마스크층(295) 및 절연막(290)을 식각하여 저장 전극 콘택홀(미도시)을 형성한다. 이러한 저장 전극 콘택홀 형성 시, 듀얼(dual) 홀 타입으로 형성 가능하며, SAC(Self-Aligned Contact) 식각 공정 또한 실시 가능하다. 아울러, 저장 전극 콘택홀에 와이드닝(widening)을 추가 실시하여 면적을 더 확보할 수 있다.
다음으로, SEG(Selective Epitaxial Growth) 공정을 이용하거나, 저장 전극 콘택홀에 도전물질 또는 폴리실리콘(Polysilicon)을 매립함으로써 저장 전극 콘택플러그(미도시)를 완성한다. 여기서, 저장 전극 콘택 플러그는 SEG 공정을 이용하여 형성함으로써 BV(Breakdown Voltage) 특성 열화를 보상할 수 있다.
도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이다.
도 2를 참조하면, 반도체 기판(100), 매립 비트라인(140), 바디(170), 워드라인(280), 저장 전극 콘택플러그(310), 저장 전극(320) 및 콘택플러그(330)를 도시한 것이다.
여기서, 반도체 기판(100) 상에 매립 비트라인(140)과 워드라인(280)이 수직하도록 구비되고, 워드라인(280)의 사이에는 바디(170)가 교번적으로 구비되며, 워드라인(280)과 바디(170)는 서로 수평하게 배열되어 있는 구조이다. 이러한 바디(170) 및 워드라인(280)은 매립 비트라인(140)과 서로 격자 구조로 배열되어 캐패시턴스를 감소시킨다.
또한, 워드라인(280)은 매트(MAT) 끝단 영역에서 콘택플러그(330)를 통해 Vpp 바이어스를 인가하는 구조를 개시하고, 바디(170)는 매트(MAT) 끝단 영역에서 콘택플러그(330)를 통해 Vbb 바이어스를 인가하는 구조를 개시한다.
그리고, 활성영역(미도시)의 상부에 구비되며, 워드라인(280)의 사이에 구비된 저장 전극 콘택플러그(310)를 형성하고, 이러한 저장 전극 콘택플러그(310)와 연결되는 저장 전극(320)을 도시한 것이다. 여기서, 저장 전극 콘택플러그(310)는 폴리실리콘이 매립된 구조 또는 SEG(Selective Epitaxial Growth) 구조이며, 저장 전극(320)은 실린더(cylinder), 컨케이브(concave) 또는 필라(pillar) 구조를 포함할 수 있다.
본 발명은 섬(island) 구조의 레이아웃을 이용하여 매립 비트라인 및 워드라인을 형성하고, 바디(Body) 플로팅을 방지하기 위하여 활성영역과 활성영역 사이에 매립된 라인 구조의 바디를 형성함으로써 공정 단순화가 가능하고, 바디 플로팅에 의한 리프레쉬 열화를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (30)

  1. 반도체 기판상에 활성영역을 정의하는 소자분리영역;
    상기 활성영역과 교차하도록 구비된 매립 비트라인;
    상기 활성영역 사이의 상기 소자분리영역 내에 매립된 바디(body);
    상기 매립 비트라인의 수직 상부 및 상기 소자분리영역에 구비된 게이트 콘택플러그; 및
    상기 게이트 콘택플러그 상부에 구비된 워드라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 활성영역은 섬(island) 구조인 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 매립 비트라인은 활성영역의 중심부를 교차하도록 구비된 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 매립 비트라인의 하부에 비트라인 정션(junction)을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 매립 비트라인의 상부에 구비된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 바디는 상기 매립 비트라인과 수직한 방향의 라인(Line) 구조로 구비된 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 바디는 상기 활성영역 사이에 구비되되, 하나의 활성영역의 끝단과 인접한 이웃 활성영역의 끝단 사이에 구비된 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 바디의 상부에 구비된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 게이트 콘택 플러그는 제 1 게이트 콘택플러그 및 제 2 게이트 콘택플러그의 적층 구조인 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제 1 게이트 콘택플러그 상부에 구비된 측벽 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 워드라인은 게이트 콘택플러그 상부와 연결하되, 상기 매립 비트라인과 수직한 방향으로 구비되고, 상기 바디와는 수평한 방향으로 구비된 것을 특징으로 하는 반도체 소자.
  12. 청구항 1에 있어서,
    상기 워드라인의 측벽에 구비된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 1에 있어서,
    상기 하부전극 콘택플러그는 폴리실리콘이 매립된 구조 또는 SEG(Silicon Epitaxial Growth) 구조인 것을 특징으로 하는 반도체 소자.
  14. 청구항 1에 있어서,
    상기 활성영역과 연결되는 하부전극 콘택플러그; 및
    상기 하부전극 콘택플러그와 연결되는 하부전극
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판상에 활성영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 활성영역 및 소자분리영역 내에 매립 비트라인을 형성하는 단계;
    상기 매립 비트라인과 수직하며, 상기 활성영역 사이의 상기 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 도전물질을 매립한 후, 상기 도전물질을 에치백하여 바디(body)를 형성하는 단계;
    상기 소자분리영역을 식각하여 게이트 콘택홀을 형성하는 단계;
    상기 게이트 콘택홀에 도전물질을 매립하여 게이트 콘택플러그를 형성하는 단계; 및
    상기 게이트 콘택플러그 상부에 워드라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 15에 있어서,
    상기 활성영역은 섬(island) 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 15에 있어서,
    상기 매립 비트라인을 형성하는 단계는
    상기 활성영역의 중심부 및 상기 소자분리영역을 노출하는 라인 구조의 비트라인 마스크를 식각 마스크로 상기 활성영역 및 소자분리영역을 식각하여 비트라인 영역을 형성하는 단계;
    상기 비트라인 영역에 비트라인 전극물질을 형성하는 단계; 및
    상기 비트라인 전극물질을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 17에 있어서,
    상기 비트라인 영역을 형성하는 단계 이후,
    상기 비트라인 영역의 하부에 이온주입을 실시하여 비트라인 정션(junction)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 15에 있어서,
    상기 매립 비트라인을 형성하는 단계 이후,
    상기 매립 비트라인 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 15에 있어서,
    상기 바디를 형성하는 단계 이후,
    상기 바디의 상부에 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 청구항 15에 있어서,
    상기 바디는 상기 매립 비트라인과 수직한 방향의 라인(Line) 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 청구항 15에 있어서,
    상기 트렌치를 형성하는 단계 이후,
    상기 트렌치에 클리닝 공정을 이용하여 상기 트렌치를 와이드닝(widening)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 청구항 15에 있어서,
    상기 바디는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 청구항 15에 있어서,
    상기 바디를 형성하는 단계 이후,
    상기 도전물질에 열처리(RTA) 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 청구항 15에 있어서,
    상기 게이트 콘택홀은 상기 활성영역 사이의 상기 소자분리영역에 형성되고, 상기 매립 비트라인의 수직 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 청구항 15에 있어서,
    상기 게이트 콘택플러그를 형성하는 단계는,
    상기 게이트 콘택홀에 도전물질을 증착한 후, 상기 도전물질을 에치백하여 제 1 게이트 콘택플러그를 형성하는 단계;
    상기 제 1 게이트 콘택플러그 상부에 측벽 스페이서를 형성하는 단계; 및
    상기 제 1 게이트 콘택플러그 및 상기 측벽 스페이서 상부에 도전물질을 증착한 후, 상기 도전물질을 평탄화 식각하여 제 2 게이트 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 청구항 15에 있어서,
    상기 워드라인은 상기 매립 비트라인과 수직한 방향으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 청구항 15에 있어서,
    상기 워드라인을 형성하는 단계 이후,
    상기 워드라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 청구항 15에 있어서,
    상기 워드라인을 형성하는 단계 이후,
    상기 활성영역과 연결되는 하부전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 청구항 29에 있어서,
    상기 하부전극 콘택플러그를 형성하는 단계 이후,
    상기 하부전극 콘택플러그와 연결되는 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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