CN100561740C - 半导体存储器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体电路及其制造方法，该电路包括存储单元阵列和周边回路，该存储单元包括垂直环栅晶体管和位于所述垂直环栅晶体管下方的沟槽电容；周边回路由常规平面晶体管组成。本发明的电路的制造方法为在半导体衬底上形成垂直环栅晶体管阵列，在所述垂直环栅晶体管下形成存储电容。本发明所述方法能够和周边平面栅晶体管电路整合制造。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种动态随机存储器及其制造方法。
背景技术
动态随机存储器(Dynamic Random Access Memory)是现在最重要的记忆存储元件之一，由于它功能高却制造成本低廉，被广泛应用于电脑、通讯、家电等领域。一个动态存储器存储单元一般包括一个作为存储数据的存储源的电容和一个用来控制对电容中数据存取的开关及通道晶体管。而现有技术中多采用平面型晶体管与堆叠式电容。图1A是现有技术中的一种平面型晶体管与堆叠式电容组成的动态随机存储器存储单元剖面图。如图1A所示，衬底100上形成源极101和漏极102，在源极101和漏极102之间的衬底上形成由栅氧化层103、多晶硅层104、金属硅化物105组成的栅极结构。侧墙111保护栅极。极板108和极板110及介质层109组成一个存储电容，通过接触孔107中的金属将源极101和电容极板108连接在一起。晶体管的漏极102通过接触孔与位线相连。晶体管和存储电容共同组成一个存储单元，该平面型的晶体管动态随机存储器一个存储单元占有芯片的面积为8F2或6F2，其中F是制程的特征尺寸，即字线宽度。若欲增加存储密度，可以减小器件特征尺寸。但是关键尺寸的减小受光刻分辨率的限制，而且关键尺寸减小特别是90nm以下时，平面型晶体管产生短沟道效应，使栅极的控制作用减弱甚至消失。亚阈值摆动(sub-threshold swing)也较大。
专利号为分别为US6355520B1的美国专利提出了一种垂直环栅晶体管与堆叠于其上的存储电容形成的堆栈式存储单元。如图1B所述，衬底100上形成有掩埋位线112，通过掺杂形成的导电沟道116，在116周围形成有氧化层113a，其与多晶硅层113，金属硅化物114一起组成栅极。在栅极上形成覆盖层115，在栅极旁边形成侧墙117以保护栅极。金属层118及120形成电容两个极板，介质层119夹在两层金属之间共同形成存储电容。其中118通过接触窗121与沟道116上侧的源极相连，在沟道116下侧的漏极与掩埋的位线112相连。该种垂直环栅晶体管与存储电容形成的堆栈式存储单元制造工艺复杂，且无法与外围的控制电路中的平面型晶体管整合制造。
发明内容
因此，本发明的目的在于提供一种半导体存储器件及其制造方法以解决现有技术中环栅晶体管动态随机存储器制造工艺复杂且不能与平面晶体管外围电路工艺整合的问题。
为达到上述目的，本发明提供的一种半导体存储器件，包括复数个存储单元，所述存储单元包括：
在半导体衬底中形成的垂直环栅晶体管；和
形成于所述垂直环栅晶体管下方的沟槽电容。
所述垂直环栅晶体管包括形成于垂直柱形硅岛中的源极、导电沟道、漏极，形成于所述柱形硅岛侧面的绝缘层及所述绝缘层外侧的第一导电层；
所述沟槽电容包括第二导电层、所述第二导电层外侧的介质层及所述介质层外侧的第三导电层；
所述第二导电层与垂直环栅晶体管的源极电连接。
所述绝缘层为氧化硅(SiO2)，氮氧硅化合物(SiON)及其它高介电常数氧化物。
所述硅岛深度为0.07～0.3微米。
所述第一导电层为多晶硅。
所述第一导电层高度低于硅岛的高度。
所述第二导电层材料为多晶硅，氮化钛(TiN)，氮化钽(TaN)或其他金属材料。
所述介质层是二氧化硅(SiO2)，氮化硅(SiN)，氮氧硅化合物(SiNO)及其它的高介电常数绝缘材料。
所述第三导电层为多晶硅。
所述第三导电层的高度低于介质层的高度。
所述复数个存储单元的垂直环栅晶体管第一导电层在行向或列向形成字线。
所述复数个存储单元的垂直环栅晶体管漏极在列向或行向由位线电连接。
所述复数个存储单元的沟槽电容由第三导电层电连接。
所述沟槽电容下方有绝缘介质膜。
所述绝缘介质膜为氧化硅。
所述复数个存储单元的垂直环栅晶体管漏极通过接触孔中的金属导线与位线相连。
所述的接触孔内壁有氮化硅层。
相应的，本发明提供一种半导体存储器件的制造方法，包括以下步骤：
a，提供一半导体衬底，在所述衬底中形成一掺杂层；
b，在所述掺杂层中形成作为垂直环栅晶体管沟道的柱状硅岛阵列；
c，在所述硅岛阵列间的沟槽底部的衬底中形成沟槽电容；
d，在所述柱状硅岛下方形成源极；
e，在所述柱状硅岛侧面形成栅极及与栅极相连的字线；
f，在所述硅岛顶部形成漏极。
所述掺杂层的深度为0.07～0.3微米。
所述步骤b包括：
在所述掺杂层上形成氧化硅层；
在所述氧化硅层上形成一硬掩膜层；
在所述氮化硅层上旋涂光致抗蚀剂，光刻刻蚀所述硬掩埋层形成圆形图案；
去除光致抗蚀剂；
刻蚀将硬掩膜层上的图案转移到所述掺杂层上。
所述硬掩膜层材料与硅及氧化硅有较高的干法刻蚀选择比。
所述硬掩膜层为氮化硅。
所述氧化硅层的厚度为0.005～0.025微米。
所述硬掩膜层的厚度为0.03～0.3微米。
所述步骤c包括：
用第一绝缘体薄膜在上述硅岛的侧壁形成侧墙；
刻蚀硅岛外的沟槽使上述带第一绝缘体薄膜侧墙的硅岛沿外表面向下加深，深度距硅表面大于1.5微米；
在上述沟槽的底部填充一层绝缘介质膜，厚度为0.2～0.7微米；
在所述硅岛绝缘体侧墙以下的硅柱的表面形成第二导电层；
在所述第二导电层外覆盖一介质层；
在所述介质层外填充第三导电层。
所述介质层材料可以是二氧化硅(SiO2)，氮化硅(SiN)，氮氧硅化合物(SiNO)及其他的高介电常数绝缘材料。
所述步骤d包括：
刻蚀所述第三导体层，使其顶端低于所述第一绝缘体薄膜底端0.05～0.2微米；
向所述第一绝缘体薄膜与第二导电层之间区域掺杂形成源极。
所述步骤e包括：
在所述第三导电层上填充第二绝缘体薄膜，填充的高度至第一绝缘体薄膜底部；
去除所述第一绝缘体薄膜至露出硅岛侧壁；
在所述硅岛侧壁形成一绝缘层；
在所述绝缘层外的沟槽区域填充导电材料形成第一导电层；
刻蚀所述第一导电层使其顶部低于硅岛顶部；
刻蚀所述第一导电层在行向或列向形成字线。
所述第一绝缘体薄膜材料与硅及氧化硅有较高干法刻蚀选择比。
所述第一绝缘体薄膜为氮化硅。
该方法进一步包括：
在所述硅岛及第一导电层上覆盖第三绝缘薄膜；
在所述第三绝缘薄膜中形成接触孔，接触孔底部露出硅岛顶部；
在所述接触孔内壁形成第四种绝缘膜；
在所述第四绝缘薄膜外的接触孔种填充金属；
在所述第三绝缘薄膜上形成金属层；
刻蚀所述金属层形成列向或行向位线。
相应的，本发明还提供一种半导体存储器件的制造方法，包括：
a，提供一半导体衬底，将所述衬底分成第一区域和第二区域，在第一区域衬底中形成一掺杂层；
b，在所述第一区域衬底的掺杂层中形成作为垂直环栅晶体管沟道的柱状硅岛阵列；
c，在所述硅岛阵列间的沟槽底部的衬底中形成沟槽电容；
d，在所述柱状硅岛下方形成源极；
e，在所述第一区域的衬底和第二区域的之间并在第二区域的衬底中形成浅沟道隔离；
f，在所述柱状硅岛侧面形成栅极及与栅极相连的字线；
g，在所述硅岛顶部形成漏极；
I，在所述第二个区域形成平面型晶体管。
所述掺杂层的深度为0.07～0.3微米。
所述步骤b包括：
b1，在所述第一区域的掺杂层上和第二区域衬底上形成氧化硅层；
b2，在所述氧化硅层上形成一硬掩膜层；
b3，在所述硬掩膜层上旋涂光致抗蚀剂，光刻所述第一区域上的硬掩膜；形成硅岛阵列图案；
b4，去除所述光致抗蚀剂；
b5，刻蚀将硬掩膜上的图案转移到所述掺杂层上，形成硅岛阵列。
所述氧化硅层的厚度为0.005～0.025微米。
所述硬掩膜层材料与硅及氧化硅有较高的干法刻蚀选择比。
所述硬掩膜层为氮化硅。
所述硬掩膜层的厚度为0.03～0.3微米。
所述步骤c包括：
用第一绝缘体薄膜在上述硅岛的侧壁形成侧墙；
刻蚀硅岛外的沟槽使上述带第一绝缘体薄膜侧墙的硅岛沿外表面向下加深，深度距硅表面大于1.5微米；
在上述沟槽的底部填充一层绝缘介质膜，厚度为0.2～0.7微米；
在所述硅岛绝缘体侧墙以下的硅柱的表面覆盖第二导电层；
在所述第二导电层外覆盖一介质层；
在所述介质层外填充第三导电层。
所述介质层可以是二氧化硅，氮化硅，及其他的高介电常数绝缘材料。
所述步骤d包括：
刻蚀所述第三导电层，使其顶端低于所述第一绝缘体薄膜底端0.05～0.2微米；
向所述第一绝缘体薄膜与第三导电层之间区域掺杂形成源极。
所述步骤e包括：
在所述第一区域和第二区域上旋涂光致抗蚀剂；
在所述第二区域上的光致抗蚀剂形成沟槽图案；
刻蚀将沟槽图案转移到第二区域的硬掩膜及衬底上；
移除第一区域和第二区域上的光致抗蚀剂；
在所述第一区域和第二区域的沟槽中填充第二绝缘体薄膜，并将高于硬掩膜层的第二绝缘体薄膜除去。
所述步骤f包括：
在所述第二区域旋涂光致抗蚀剂；
刻蚀所述第一区域沟槽中第二绝缘体膜，使其顶部至第一绝缘体薄膜底部；
去除所述第一绝缘体薄膜至露出硅岛侧壁，去除第一区域和第二区域上的硬掩膜层；
在所述硅岛侧壁形成绝缘层；
在所述绝缘层外的沟槽区域填充第一导电层；
刻蚀所述第一导电层使其顶部低于硅岛顶部；
刻蚀所述第一导电层在行向或列向形成字线。
所述步骤g包括：
在所述第二区域旋涂光致抗蚀剂；
在所述第一区域柱形硅岛顶部进行离子注入形成漏极；
移除所述光致抗蚀剂。
该方法进一步包括：
在所述硅岛及第一导电层上覆盖第三绝缘薄膜；
在所述第三绝缘薄膜中形成接触孔，接触孔底部露出硅岛顶部；
在所述接触孔内壁形成第四种绝缘膜；
在所述第四绝缘薄膜外的接触孔中填充金属；
在所述第三绝缘薄膜上形成金属层；
刻蚀所述金属层形成列向或行向位线。
与现有技术相比，本发明具有以下优点：
本发明的垂直环栅晶体管由于其电容位于所述晶体管的下方，因而有效的节省了存储单元的面积，其存储单元为4F2，是现有技术中平面晶体管形成的存储单元面积的一半，因而可以在单位面积上集成更多的存储单元，增加加了存储容量并减小制造成本。源极不用通过接触窗口而是直接和存储电容极板相连，，能够减小寄生电容。而且，沟槽电容位于环栅晶体管下方，使得位线与所述晶体管漏极的连接工艺简单化。制作环栅晶体管工艺可以和外围电路中的平面形晶体管工艺整合，同时进行，并且存储单元的制造过程不影响外围电路的工艺及器件性能，有利于在嵌入式(Embeded)和系统级芯片(SOC)的应用。
本发明的半导体存储器件的制造方法，在形成沟槽电容底部绝缘介质膜、第三导电层与第一导电层之间的第二绝缘体薄膜、外围电路中的浅沟道隔离时，采用自对准刻蚀；在形成源极时采用自对准离子注入。由于硬掩膜层的存在，不必采用光致抗蚀剂定义图形然后才刻蚀或离子注入。而且，即使用光致抗蚀剂也会由于曝光机套刻分辨率的限制，不能精确的控制上层于下层的对准。使得刻蚀沟槽中的绝缘膜层和小线宽的隔离沟槽难以实现。本发明中的自对准工艺减少了光刻工艺步骤，节省了成本，且提高了工艺的精准度。
相对于平面型晶体管栅极制造受曝光分辨率的影响，本发明中的垂直环栅晶体管通过纵向刻蚀改变栅极长度进而改变导电沟道长度的方法具有更好的控制能力，能够更随意的控制栅极的长度。且环栅晶体管能够很好的解决短沟道效应及亚阈值摆动(Sub threshold swing)。
附图说明
图1A为现有技术动态随机存储器存储单元剖面图；
图1B为现有技术环栅晶体管动态随机存储器存储单元剖面图；
图2A为本发明半导体存储器件俯视图；
图2B～图2C为本发明半导体存储器件结构剖面图；
图3～图17是本发明半导体存储器件制造工艺的剖面图；
图18～图35是本发明半导体存储器件与平面晶体管的整合制造方法剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图2A～图2C是本发明半导体存储器件的结构示意图。其中图2A是俯视图，图2B是沿AA1切割的剖面图，图2C是沿BB1方向的切割剖面图。如图2B或图2C所示，半导体衬底200上形成有柱形的硅岛210形成的晶体管的导电沟道，所述硅岛210的深度为0.07～0.3微米。在所述硅岛210的顶部形成有漏极212，在所述硅岛210侧壁形成有绝缘层216，所述绝缘层216可以是氧化硅(SiO2)，氮氧硅化合物(SiON)及其他高介电常数氧化物。在所述绝缘层216外形成有第一导电层218，其可以是多晶硅层。第一导电层218的顶部低于所述漏极212的底部。第一导电层218即垂直环栅晶体管的栅极。如图2A中所示，所述的第一导电层218在行向或列向相连形成字线。外围电路所加的偏压通过环栅晶体管的第一导电层218来控制在沟道中形成导电沟道道。如图2B或图2C所示，在所述导电沟道的下方形成有晶体管的源极214。在所述环栅晶体管阵列之间通过在衬底形成的沟槽250中填充绝缘介质如氧化硅来隔离。在所述环栅晶体管侧壁下方形成有沟槽电容，其中第二导电层230紧贴环栅晶体管下的硅柱形成沟道电容的一个极板，所述第二导电层230可以是多晶硅，氮化钛(TiN)，氮化钽(TaN)或其他金属材料。其厚度及高度由所述电容容量决定。所述环栅晶体管的源极214与该第二导电层230电连接，以使经由硅岛210中形成的导电沟道传送的数据能够通过源极214传送到所述第二导电层230形成的极板。在第二导电层230外侧形成有一介质层232，其可以是二氧化硅(SiO2)，氮化硅(SiN)，氮氧硅化合物(SiNO)及其他的高介电常数绝缘材料。在所述介质层232外的沟槽中填充有第三导电层234，该第三导电层234形成所述沟槽电容的另一极板，其与所述介质层232，第二导电层230共同构成沟槽电容。衬底上的电容阵列的第三导电层234形成的极板连接在一起形成共同极板。在第三导电层234上有绝缘物质235以防止第三导电层234与第一导电层218相连接。在所述沟槽电容下方形成有绝缘介质膜240，其材料可以是氧化硅。所述绝缘介质膜240隔离沟槽电容与衬底。在所述环栅晶体管的上方形成绝缘介质层并在介质层上形成接触窗，使接触窗的底部露出环栅晶体管的漏极212，在所述接触窗中填充金属导线260例如钨，并在填充金属导线260外沉积一层绝缘层物质265以阻止金属导线260扩散并防止金属导线与所述第一导电层218短路。在形成的金属导线260上形成位线270。如图2A所示，图2B正是沿着位线270的剖面图，而图2C是垂直与所述位线270的器件剖面图。位线270与字线成正交分布。所示环栅晶体管及其下方的沟槽电容形成的存储单元正好位于字线与位线270的交叉位置，成矩阵分布。若欲将数据存入如图2A所示的左上方的存储单元，则外围电路首先通过最左边的列向字线将大于晶体管开启电压的偏压加到左列垂直环栅晶体管上，从而将导电沟道中的电子吸引到绝缘层216的附近，在源极214和漏极212之间形成导电沟道，外围电路将需要存储的数据通过最上面的行向位线270和接触窗导线260传送到左上角的晶体管的漏极212，由于导电沟道已经形成，数据通过导电通道和源极214存入到沟槽电容。取数据的选通原理与此相同，即通过行向或列向的位线和列向或行向的字线共同作用选通其交叉位置的存储单元，只是数据的流向不同。本发明的垂直环栅晶体管由于其电容位于所述晶体管的下方，因而有效的节省了存储单元的面积，其存储单元4F2，是现有技术中平面晶体管形成的存储单元面积的一半，因而可以在单位面积上集成更多的存储单元，增加了存储容量并减小了制造成本。源极直接和存储电容极板相连，不用通过电容接触窗口，能够减小寄生电容。而且，沟槽电容位于环栅晶体管下方，使得位线与所述晶体管漏极的连接工艺简单化。制作环栅晶体管工艺可以和外围电路中的平面形晶体管工艺整合，同时进行。
图3～图17是本发明半导体存储器件制造工艺的剖面图。
如图3所示，提供一半导体衬底200，在所述衬底200中通过离子注入形成一掺杂层202，掺杂层的深度为0.07～0.3微米，所述掺杂层202作为形成垂直环栅晶体管沟道的衬底，掺杂的作用是为了改变沟道电流的大小。接着如图4，在所述掺杂层202上通过高温氧化形成一氧化硅层204，所述氧化硅层204的厚度为0.005～0.025微米。该高温制程一方面可以重整掺杂层中的原子排布以消除离子注入时在衬底上形成的缺陷；另一方面形成的氧化硅层204可以作为在沟道顶部形成漏极制程时的缓冲层，使得形成漏极时离子不会注入过深。在所述氧化硅层204上沉积一硬掩膜层206，可以通过物理气相沉积或化学气相沉积，沉积的物质可以是氮化硅或其它与硅及氧化硅有较高的干法刻蚀选择比的材料。所述硬掩膜层206的厚度为0.03～0.3微米。如图5A所示，在所述硬掩膜层206上旋涂光致抗蚀剂，通过曝光显影形成圆形的硅岛的图案；通过刻蚀将光致抗蚀剂上的图案转移到所述硬掩膜层206上，移除所述光致抗蚀剂，形成沟槽207。沟槽207底部露出氧化硅层204。其形成的图形附视图如图5B所示，图5A是沿AA1的剖面图。然后如图6所示，刻蚀所述硬掩膜层206上的图形，使得沟槽207垂直向下加深穿过掺杂层202至露出衬底200，形成沟槽208与硅岛210阵列。所述硅岛210形成垂直环栅晶体管的导电沟道。在本步制程中引入硬掩膜层206使得形成的硅岛210侧面轮廓垂直，硅岛尺寸的分辨率比光致抗蚀剂形成的图案更高。接着如图7所示，在所述沟槽208底部，硅岛210顶部及侧壁同时沉积第一绝缘体薄膜209，其可以是氮化硅或其它与硅及氧化硅有较高的干法刻蚀选择比的材料，然后通过干法刻蚀除去硬掩膜顶部和沟槽底部的所述第一绝缘体薄膜209，硅岛210侧壁的第一绝缘体薄膜209被保留下来用来作为保护层。如图8所示，用第一绝缘体薄膜209形成的侧墙保护硅岛210，刻蚀沟槽208底部使所述带绝缘体侧墙的硅岛210沿侧墙表面向下加深形成沟槽231，深度距所述硬掩膜层206表面大于1.5微米。在所述沟槽231填充绝缘体薄膜，其可以是氧化硅。然后通过湿法刻蚀形成如图9所示的绝缘介质膜240，形成的绝缘介质膜240的厚度为0.2～0.7微米，用来隔离电容与衬底。再接着如图10B所示，在所述沟槽的侧壁形成第二导电层230，所述第二导电层230覆盖在硅岛210侧壁209下面的硅柱的侧壁作为电容的一个极板。所述第二导电层230可以是多晶硅，氮化钛(TiN)，氮化钽(TaN)或其他金属材料。第二导电层230在沟槽231底部没有连接。图10A为图10B的俯视图。如图11所示，沉积介质层232于所述沟槽231底部、侧壁，其可以是二氧化硅(SiO2)，氮化硅(SiN)，氮氧硅化合物(SiNO)及其他的高介电常数绝缘材料。在所述介质层232外的沟槽231中填充第三导电层234作为电容另一极板，其可以是多晶硅。然后刻蚀使第三导电层234顶部低于所述硅岛210的底部0.05～0.2微米。第三导电层234形成的电容阵列的公共极板。如图12所示，在所述硅岛210以下和第三导电层234以上的硅柱区域通过离子注入掺杂形成垂直环栅晶体管的源极214，在掺杂中，侧墙209保护硅岛210形成的导电沟道，第三导电层234保护沟槽231以下的硅柱区域在掺杂时不受影响。源极214与导电沟道电连接并与电容的一个极板230电连接。如图13所示，在所述第三导电层234上填充第二绝缘体薄膜235并回刻使其顶部至第一绝缘体薄膜209底部。本发明中，在形成第一绝缘层薄膜240，第二绝缘体薄膜235及源极214时，采用自对准刻蚀和离子注入，由于硬掩膜层206及第一绝缘体薄膜209的存在，不必采用光致抗蚀剂定义图形然后才刻蚀或离子注入，而且，即使用光致抗蚀剂也会由于曝光机套刻分辨率的限制，不能精确的控制上层于下层的对准。使得沉积并刻蚀形成第一绝缘层薄膜240和第二绝缘体薄膜235难以实现。本发明中的自对准工艺减少了光刻工艺步骤，节省了成本，且提高了工艺的精准度。接着，如图14所示，刻蚀掉所述硬掩膜层206及硅岛210侧壁的第一绝缘体薄膜209，第一绝缘体薄膜209外面的介质层232，露出硅岛210侧壁及其上的氧化硅层204，在所述硅岛侧壁形成一绝缘层216，其可以是氧化硅。在所述绝缘层216外的沟槽中填充导电物质217，例如多晶硅。如图15所示，通过离子注入在所述硅岛210顶部形成垂直环栅晶体管的漏极212，氧化硅层204作为缓冲层能够减小离子注入的深度。然后，如图16B所示，刻蚀所述导电物质217使其顶部低于所述漏极212，并继续刻蚀形成第一导电层218，第一导电层218即为垂直环栅的栅极。如图16A所示，第一导电层218在行形或列向相连接形成字线。沿俯视图16A中的AA1切割形成剖面图16B。本发明中纵向刻蚀导电物质217可改变栅极的高度，也即改变硅岛210中形成的导电沟道的长度。相对于平面型晶体管栅极制造受曝光分辨率的影响，本发明中的垂直环栅晶体管通过纵向刻蚀改变栅极长度进而改变导电沟道长度的方法具有更好的控制能力，能够更随意的控制栅极的长度。且环栅晶体管能够很好的解决短沟道效应及亚阈值摆动(Sub threshold swing)。在所述栅极218外的沟槽中填充绝缘介质氧化硅以隔离由硅岛210，绝缘层216，栅极218，源极214及漏极212形成的垂直环栅阵列，并在所述氧化硅层204上沉积第三绝缘薄膜，在所述第三绝缘薄膜中形成如图17A或图17B中的接触孔260，260底部露出所述漏极212。沉积第四种绝缘薄膜265于接触孔260侧壁，在所述接触孔260中填充金属导线连接漏极212与形成于所述第三绝缘薄膜上形成的位线270。图17C是图17A或图17B的俯视图。本发明的半导体存储器件，如图图17A或图17B，硅岛210，绝缘层216，源极214，漏极212，栅极218形成垂直环栅晶体管。极板230，介质层232，极板234位于所述垂直环栅晶体管下方形成存储电容，极板230与源极214电连接，二者结合形成一存储单元，衬底上的存储单元阵列通过填充于沟槽208中的氧化硅绝缘层隔离，垂直环栅晶体管通过栅极218形成的字线连接，漏极212通过位线270电连接。如图17C所示，栅极218形成的字线与位线270成正交分布，所述存储单元位于交叉点上，两者共同作用选择需存取的存储单元。
图18～图35是本发明半导体存储器件与平面晶体管的整合制造方法剖面图。
如图18所示，提供一半导体衬底，通过光刻将衬底分成第一区域200和第二区域201，在所述第二衬底201上旋涂光致抗蚀剂，在在所述第一区域衬底200中通过离子注入形成一掺杂层202，掺杂层的深度为0.07～0.3微米。所述掺杂层202作为形成垂直环栅晶体管导电沟道的衬底，掺杂的作用是改变沟道电流的大小。接着如图19，除去第二衬底201上的光致抗蚀剂，在所述掺杂层202及第二区域衬底201上通过高温氧化形成一氧化硅层204，所述氧化硅层的厚度为0.005～0.025微米。该高温制程一方面可以重整掺杂层中的原子排布消除离子注入时在衬底上形成的缺陷，另一方面形成的氧化硅层204可以作为在沟道顶部形成漏极制程时的缓冲层206，使得形成漏极的离子不会注入过深。在所述氧化硅层204上沉积一硬掩膜层，可以通过物理气相沉积或化学气相沉积，沉积的物质可以是氮化硅或其它与硅及氧化硅有较高的干法刻蚀选择比的材料，沉积的厚度为0.03～0.3微米。如图20B所示，在所述硬掩膜层206上旋涂光致抗蚀剂，通过曝光显影在第一区域的光致抗蚀剂上形成圆形的硅岛的图案；通过刻蚀将光致抗蚀剂上的图案转移到所述硬掩膜层206上，形成沟槽207，沟槽207底部露出氧化硅层204。其形成的图形的附视图如图20A所示，图20B是沿AA1的剖面图。然后如图21所示，去除第一区域200和第二区域201上的光致抗蚀剂，刻蚀所述硬掩膜层206上的图形，使得沟槽207垂直向下加深穿过掺杂层202至露出衬底200，形成沟槽208与硅岛210阵列，所述硅岛210形成垂直环栅晶体管的导电沟道。在本步制程中引入硬掩膜层206使得形成的硅岛210侧面轮廓垂直，硅岛尺寸的分辨率比用光致抗蚀剂形成的图案更高。接着如图22所示，在所述沟槽208底部，硅岛210顶部，侧壁和第二区域硬掩膜层206上同时沉积第一绝缘体薄膜209，其可以是氮化硅或其它与硅及氧化硅有较高的干法刻蚀选择比的材料。然后通过干法刻蚀除去硬掩膜顶部，沟槽底部的所述第一绝缘体209，硅岛210侧壁的第一绝缘体薄膜209被保留下来用来作为保护层。如图23所示，用第一绝缘体薄膜209形成的侧墙保护硅岛210，刻蚀沟槽208底部使所述带绝缘体侧墙的硅岛210延侧墙表面向下加深形成沟槽231，深度距所述硬掩膜层206表面大于1.5微米。在所述沟槽231中填充绝缘介质膜，其可以是氧化硅，然后如图24所示通过湿法刻蚀使得绝缘介质膜240在沟槽231底部厚度为0.2～0.7微米，用来隔离电容与衬底。再接着如图25所示，再所述沟槽的侧壁形成第二导电层230，所述第二导电层230覆盖在硅岛210侧壁209下面的硅柱的侧壁作为电容的一个极板。所述第二导电层230可以是多晶硅，氮化钛(TiN)，氮化钽(TaN)或其他金属材料。所述第二导电层230在沟槽231底部没有连接，其材料可以是多晶硅。如图26所示，沉积介质层232于所述沟槽231底部、侧壁，二氧化硅(SiO2)，氮化硅(SiN)，氮氧硅化合物(SiNO)及其他的高介电常数绝缘材料。在所述介质层232外的沟槽231中填充第三导电层234作为电容另一极板，其可以是多晶硅。然后刻蚀使第三导电层234顶部低于所述硅岛210的底部0.05～0.2微米。第三导电234既是电容的一个极板，也使得形成的电容阵列的该极板电连接。如图27所示，在所述硅岛210以下和第三导电层232以上的硅柱区域通过离子注入掺杂形成垂直环栅晶体管的源极214。在掺杂中，侧墙209保护硅岛210形成的导电沟道，第三导电层234保护沟槽231以下的硅柱区域在掺杂时不受影响。源极214与导电沟道电连接并与电容的一个极板230电连接。接下来是外围电路CMOS和存储阵列部分的共同浅槽隔离。如图28所示，在所述第一区域200和第二区域201上旋涂光致抗蚀剂，曝光显影在第二区域201形成沟槽图案，刻蚀将所述沟槽图案转移到第二区域201的硬掩膜206上，去除光致抗蚀剂，刻蚀所述硬掩膜上的图案将其转移到衬底上形成沟槽207。接着如图29所示，在所述沟槽207中和第一区域的第三导电层234上的沟槽208中填充第二绝缘体薄膜235，然后在所述第二区域覆盖光致抗蚀剂。如图30所示，刻蚀第一区域上沟槽208中的第二绝缘体薄膜235使其顶部至第一绝缘体薄膜209底部。本发明中，在形成第一绝缘层薄膜240，第二绝缘体薄膜235，源极214及沟槽207时，采用自对准刻蚀和离子注入，由于硬掩膜层206第一绝缘体薄膜209的存在，不必采用光致抗蚀剂定义图形然后才刻蚀或离子注入，而且，即使用光致抗蚀剂也会由于曝光机套刻分辨率的限制，不能精确的控制上层于下层的对准。使得刻蚀形成第一绝缘层薄膜240和第二绝缘体薄膜235难以实现。本发明中的自对准工艺减少了光刻工艺步骤，节省了成本，且提高了工艺的精准度。接着，如图31所示，刻蚀除去所述硬掩膜层206及硅岛210侧壁的第一绝缘体薄膜209，第一绝缘体薄膜209外面的介质层232，露出硅岛210侧壁及氧化硅层204。如图32所示，在所述硅岛侧壁形成一绝缘层216，其可以是氧化硅。在所述绝缘层216外的沟槽中填充导电物质217，例如多晶硅。如图33所示，在所述第二区域覆盖光致抗蚀剂，通过离子注入在所述硅岛210顶部形成垂直环栅晶体管的漏极212，氧化硅层204作为缓冲层能够减小离子注入的深度。然后，如图34B所示，刻蚀所述导电物质217使其顶部低于所述漏极212，并继续刻蚀形成第一导电层218，第一导电层218即为垂直环栅的栅极。第一导电层218在行形或列向相连接形成字线。沿俯视图34A中的AA1切割形成剖面图34B.本发明中纵向刻蚀导电物质217可改变栅极的高度，也即改变硅岛210中形成的导电沟道的长度。相对于平面型晶体管栅极制造受曝光分辨率的影响，本发明中的垂直环栅晶体管通过纵向刻蚀改变栅极长度进而改变导电沟道长度的方法具有更好的控制能力，能够更随意的控制栅极的长度。且环栅晶体管能够很好的解决短沟道效应及亚阈值摆动(Sub threshold swing)。在所述栅极218外的沟槽中填充绝缘介质氧化硅以隔离由硅岛210，绝缘层216，栅极218，源极214及漏极212形成的垂直环栅阵列，并在所述氧化硅层204上沉积一第三绝缘薄膜。保护在第一区域200形成的存储阵列，如图35C在所述第二区域201由沟槽207隔离的有源区上形成平面型晶体管。在所述第一区域200的第三绝缘薄膜上形成如图35B或图35C中的接触孔260，260底部露出所述漏极212。沉积第四种绝缘薄膜265于接触窗260侧壁，在所述接触孔260中填充金属导线连接漏极212与形成于所述第三绝缘薄膜上的位线270。图35A是图35B或图35C的俯视图。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (14)
1、一种半导体存储器件的制造方法，其特征在于包括：
a，提供一半导体衬底，将所述衬底分成第一区域和第二区域，在第一区域衬底中形成一掺杂层；
b，在所述第一区域衬底的掺杂层中形成作为垂直环栅晶体管沟道的柱状硅岛阵列；
c，在所述硅岛阵列间的沟槽底部的衬底中形成沟槽电容；
d，在所述柱状硅岛下方形成源极；
e，在所述第一区域的衬底和第二区域的之间并在第二区域的衬底中形成浅沟道隔离；
f，在所述柱状硅岛侧面形成栅极及与栅极相连的字线；
g，在所述硅岛顶部形成漏极；
I，在所述第二个区域形成平面型晶体管。
2、如权利要求1所述的半导体存储器件的制造方法，其特征在于：所述掺杂层的深度为0.07～0.3微米。
3、如权利要求1所述的半导体存储器件的制造方法，其特征在于，步骤b包括：
b1，在所述第一区域的掺杂层上和第二区域衬底上形成氧化硅层；
b2，在所述氧化硅层上形成一硬掩膜层；
b3，在所述硬掩膜层上旋涂光致抗蚀剂，光刻所述第一区域上的硬掩膜；形成硅岛阵列图案；
b4，去除所述光致抗蚀剂；
b5，刻蚀将硬掩膜上的图案转移到所述掺杂层上，形成硅岛阵列。
4、如权利要求3所述的半导体存储器件的制造方法，其特征在于：所述氧化硅层的厚度为0.005～0.025微米。
5、如权利要求3所述的半导体存储器件的制造方法，其特征在于：所述硬掩膜层材料与硅及氧化硅有较高的干法刻蚀选择比。
6、如权利要求3或5所述的半导体存储器件的制造方法，其特征在于：所述硬掩膜层为氮化硅。
7、如权利要求3或5或6所述的半导体存储器件的制造方法，其特征在于：所述硬掩膜层的厚度为0.03～0.3微米。
8、如权利要求3所述的半导体存储器件的制造方法，其特征在于，步骤c包括：
用第一绝缘体薄膜在上述硅岛的侧壁形成侧墙；
刻蚀硅岛外的沟槽使上述带第一绝缘体薄膜侧墙的硅岛沿外表面向下加深，深度距硅表面大于1.5微米；
在上述沟槽的底部填充一层绝缘介质膜，厚度为0.2～0.7微米；
在所述硅岛绝缘体侧墙以下的硅柱的表面覆盖第二导电层；
在所述第二导电层外覆盖一介质层；
在所述介质层外填充第三导电层。
9、如权利要求8所述的半导体存储器件的制造方法，其特征在于：所述介质层可以是二氧化硅，氮化硅，及其他的高介电常数绝缘材料。
10、如权利要求8所述的半导体存储器件的制造方法，其特征在于，步骤d包括：
刻蚀所述第三导电层，使其顶端低于所述第一绝缘体薄膜底端0.05～0.2微米；
向所述第一绝缘体薄膜与第三导电层之间区域掺杂形成源极。
11、如权利要求8所述的半导体存储器件的制造方法，其特征在于，步骤e包括：
在所述第一区域和第二区域上旋涂光致抗蚀剂；
在所述第二区域上的光致抗蚀剂形成沟槽图案；
刻蚀将沟槽图案转移到第二区域的硬掩膜及衬底上；
移除第一区域和第二区域上的光致抗蚀剂；
在所述第一区域和第二区域的沟槽中填充第二绝缘体薄膜，并将高于硬掩膜层的第二绝缘体薄膜除去。
12、如权利要求11所述的半导体存储器件的制造方法，其特征在于，步骤f包括：
在所述第二区域旋涂光致抗蚀剂；
刻蚀所述第一区域沟槽中第二绝缘体薄膜，使其顶部至第一绝缘体薄膜底部；
去除所述第一绝缘体薄膜至露出硅岛侧壁，去除第一区域和第二区域上的硬掩膜层；
在所述硅岛侧壁形成绝缘层；
在所述绝缘层外的沟槽区域填充第一导电层；
刻蚀所述第一导电层使其顶部低于硅岛顶部；
刻蚀所述第一导电层在行向或列向形成字线。
13、如权利要求1所述的半导体存储器件的制造方法，其特征在于，步骤g包括：
在所述第二区域旋涂光致抗蚀剂；
在所述第一区域柱形硅岛顶部进行离子注入形成漏极；
移除所述光致抗蚀剂。
14、如权利要求12所述的半导体存储器件的制造方法，其特征在于，该方法进一步包括：
在所述硅岛及第一导电层上覆盖第三绝缘薄膜；
在所述第三绝缘薄膜中形成接触孔，接触孔底部露出硅岛顶部；
在所述接触孔内壁形成第四种绝缘膜；
在所述第四绝缘薄膜外的接触孔中填充金属；
在所述第三绝缘薄膜上形成金属层；
刻蚀所述金属层形成列向或行向位线。
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