CN116209249B - 动态存储器、其制作方法、读取方法及存储装置 - Google Patents

动态存储器、其制作方法、读取方法及存储装置 Download PDF

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Abstract

本申请实施例提供了一种动态存储器、其制作方法、读取方法及存储装置。该动态存储器包括衬底、位于衬底上的多条字线、多条位线、参考电位端和多个存储单元；存储单元包括晶体管和存储电容；晶体管包括在远离衬底的方向上依次排布的漏极、半导体层和主栅极、环绕主栅极且位于半导体层远离主栅极一侧的源极、环绕主栅极且位于半导体层远离主栅极一侧的背栅极；背栅极与漏极电连接且与源极绝缘，背栅极与主栅极、源极构成辅助电容。本实施例在增加存储单元的电容量而降低动态存储器的刷新频率的同时并不会影响动态存储器的集成度；并且提升了动态存储器的抗噪声性能且便于外围检测电路的设计。

Description

动态存储器、其制作方法、读取方法及存储装置
技术领域
本申请涉及存储技术领域，具体而言，本申请涉及一种动态存储器、其制作方法、读取方法及存储装置。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。
DRAM存储器通常包括多个存储单元，每个存储单元中均包括晶体管，由于晶体管存在跨沟道泄漏现象，这会使得存储单元中存储的电荷逐渐流失，因此存储的数据需要频繁刷新才能保证存储数据的有效性。
目前主流的DRAM中，为了降低刷新率，常规设计是电容需要做到足够大，这会使得DRAM的结构不紧凑、集成度较低。
发明内容
本申请针对现有方式的缺点，提出一种动态存储器、其制作方法、读取方法及存储装置，用以解决现有技术中DRAM存储器的刷新频率与集成度难以兼顾的技术问题。
第一个方面，本申请实施例提供了一种动态存储器，包括衬底、位于所述衬底上的多条字线、多条位线、多条参考电位端和多个存储单元，所述存储单元包括：
一存储电容，包括在远离所述衬底的方向上依次排布的第一电极、电容介质层以及第二电极，所述第一电极与所述参考电位端连接；
一晶体管，包括：
在远离所述衬底的方向上依次排布的漏极、半导体层和主栅极，所述主栅极呈柱状且在与所述字线电连接，所述主栅极在所述衬底上的正投影位于所述第一电极在所述衬底上的正投影内，所述漏极与所述第二电极电连接，所述半导体层位于所述主栅极与所述第二电极之间且环绕所述主栅极侧壁；
环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的源极，所述源极与所述半导体层接触；
环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的背栅极，所述背栅极与所述漏极电连接且与所述源极绝缘，所述背栅极与所述主栅极、所述源极构成辅助电容。
可选地，所述存储单元还包括：第一绝缘层，位于所述衬底的一侧且设置有贯穿所述第一绝缘层的第一容纳孔，所述第一电极、电容介质层以及第二电极至少之一的全部或部分位于所述第一容纳孔内。
可选地，所述第二电极复用为所述漏极，所述第二电极在所述第一绝缘层上延伸，所述背栅极在衬底上的投影位于所述第二电极的外轮廓在衬底上的投影内。
可选地，所述存储单元还包括第三栅极绝缘层；所述背栅极位于所述源极与所述漏极之间，且所述第三栅极绝缘层位于所述背栅极与所述源极之间以及所述背栅极与所述半导体层之间。
可选地，所述背栅极与所述漏极直接接触；或者所述存储单元还包括：连接部，所述连接部连接所述背栅极和所述漏极；所述连接部位于所述第一绝缘层上分别与所述漏极和所述背栅极直接搭接，所述连接部环绕所述背栅极与所述背栅极搭接。
可选地，所述的动态存储器还包括：
第一导电层，位于所述衬底与所述第一绝缘层之间且与所述第一电极搭接，所述第一导电层包括所述参考电位端；
第二导电层，位于所述源极远离所述衬底的一侧，包括所述位线，所述位线通过过孔与所述源极电连接；
第三导电层，位于所述第二导电层远离所述衬底的一侧且与所述第二导电层绝缘，包括所述字线，所述字线通过过孔与所述主栅极电连接；或者，所述第三导电层位于所述主栅极的上表面与所述主栅极直接连接，所述第二导电层位于第三导电层的上方与所述第三导电层绝缘。
可选地，多个所述存储单元分为包括多个存储单元组，多个所述存储单元组在垂直于所述衬底的方向上排布；每个所述存储单元组包括多个在平行于所述衬底的方向上呈阵列排布的所述存储单元，其中位于同一行的各所述存储单元与同一所述字线电连接，位于同一列的各所述存储单元与同一所述位线电连接。
第二个方面，本申请实施例提供了一种存储装置，该存储装置包括上述的动态存储器。
第三个方面，本申请实施例提供了一种动态存储器的制作方法，该制作方法包括：
提供一衬底，通过构图工艺在所述衬底上形成多条参考电位端和多个存储电容，所述存储电容包括在远离所述衬底的方向上依次排布的第一电极、电容介质层以及第二电极，所述第一电极与所述参考电位端连接；
通过构图工艺在所述存储电容远离所述衬底的一侧形成多个晶体管，每个所述晶体管包括在远离所述衬底的方向上依次排布的漏极、半导体层和主栅极、环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的源极和背栅极，其中，所述主栅极呈柱状且在所述衬底上的正投影位于所述第一电极在所述衬底上的正投影内，所述漏极与所述第二电极电连接，所述半导体层位于所述主栅极与所述第二电极之间且环绕所述主栅极侧壁，所述源极与所述半导体层接触，所述背栅极与所述漏极电连接且与所述源极绝缘，所述背栅极与所述主栅极、所述源极构成辅助电容；
通过构图工艺形成多条字线和多条位线，所述字线与所述主栅极电连接，所述位线电与所述源极连接。
可选地，通过构图工艺在所述衬底上形成多条参考电位端和多个存储电容，包括：
通过构图工艺在所述衬底的一侧形成所述参考电位端；
在所述参考电位端远离所述衬底的一侧沉积第一绝缘层，并形成多个贯穿所述第一绝缘层的第一容纳孔；
通过构图工艺形成位于所述第一容纳孔内的第一电极、电容介质层和第二电极，以形成所述存储电容，其中所述第一电极与所述参考电位端搭接。
可选地，所述第二电极复用为所述漏极，通过构图工艺在所述存储电容远离所述衬底的一侧形成多个晶体管，包括：
在所述第二电极远离所述衬底的一侧形成牺牲层，并通过构图工艺在所述牺牲层上形成多个源极单元；
在所述源极层上形成第一栅极绝缘层，通过构图工艺形成贯穿所述第一栅极绝缘层、所述源极单元和所述牺牲层的第二容纳孔，所述第二容纳孔在所述衬底上的正投影位于所述漏极在所述衬底上的正投影内，其中，被所述第二容纳孔贯穿的所述源极单元为所述源极；
在所述第二容纳孔内依次沉积半导体层、第二栅极绝缘层和主栅极，所述半导体层与所述漏极搭接；
去除剩余牺牲层，并依次形成第三栅极绝缘层和所述背栅极，所述第三栅极绝缘层位于所述半导体层与所述背栅极之间、所述背栅极与所述源极之间以及所述背栅极与所述漏极之间，所述背栅极位于所述漏极与所述源极之间且包围所述主栅极的侧壁，所述背栅极在所述衬底上的正投影与所述漏极在所述衬底上的正投影交叠，所述背栅极与所述漏极电连接。
第四个方面，本申请实施例提供了一种读写方法，用于对上述的动态存储器进行读写，所述读写方法包括：
在写入状态时，通过所述字线向待写入的存储单元的主栅极施加第一电平以使晶体管导通，并通过位线向所述待写入的存储单元的源极传输存储信号，以将所述存储信号写入所述待写入的存储单元作为存储数据；
在读取状态时，通过所述字线向待读取的存储单元的主栅极施加第二电平，以使所述位线感测所述待读取的存储单元的存储数据。
本申请实施例提供的技术方案带来的有益技术效果包括：
1)本申请实施例提供的动态存储器、读取方法及存储装置，每个存储单元包括一个晶体管和一个存储电容，而在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，使得存储节点能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。
2)本申请实施例提供的动态存储器、读取方法及存储装置，在读取过程中，存储单元处于“1”状态则位线能够获取第一节点信号，存储单元处于“0”状态则位线不能获取第一节点信号，也就是“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管输出电流的大小来实现存储单元的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，具有更好地适应性。
3)本申请实施例提供的动态存储器的制作方法，并且获得的动态存储器具有较低的刷新频率以及较高的集成度。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种动态存储器的电路结构示意图；
图2为本申请实施例提供的一种动态存储器中的存储单元的电路结构示意图；
图3为本申请实施例提供的一种动态存储器的结构示意图；
图4为本申请实施例提供的一种动态存储器中一个存储单元的结构示意图；
图5为本申请实施例提供的一种存储装置的框架结构示意图；
图6为本申请实施例中一种动态存储器的制作方法的流程示意图；
图7为本申请实施例中一种动态存储器的制作方法中步骤S1的流程示意图；
图8为图7中所示的动态存储器的制作方法中步骤S101的工艺流程的侧视图；
图9为图7中所示的动态存储器的制作方法中步骤S101的工艺流程的俯视图；
图10为图7中所示的动态存储器的制作方法中步骤S102的工艺流程的侧视图；
图11为图7中所示的动态存储器的制作方法中步骤S102的工艺流程的俯视图；
图12为图7中所示的动态存储器的制作方法中步骤S103的工艺流程的侧视图；
图13为图7中所示的动态存储器的制作方法中步骤S103的工艺流程的俯视图；
图14为完成步骤S1后的动态存储器的侧视图；
图15为本申请实施例中一种动态存储器的制作方法中步骤S2的流程示意图；
图16为图15中所示的动态存储器的制作方法中步骤S201的工艺流程的侧视图；
图17为图15中所示的动态存储器的制作方法中步骤S201的工艺流程的俯视图；
图18为图15中所示的动态存储器的制作方法中步骤S202的工艺流程的侧视图；
图19为图15中所示的动态存储器的制作方法中步骤S202的工艺流程的俯视图；
图20为图15中所示的动态存储器的制作方法中步骤S203的工艺流程的侧视图；
图21为图15中所示的动态存储器的制作方法中步骤S203的工艺流程的俯视图；
图22为图15所示的动态存储器的制作方法中步骤S204的流程示意图；
图23为图22中所示的动态存储器的制作方法中步骤S2041的工艺流程的侧视图；
图24为图22中所示的动态存储器的制作方法中步骤S2041的工艺流程的俯视图；
图25为图22中所示的动态存储器的制作方法中步骤S2042的工艺流程的侧视图；
图26为图22中所示的动态存储器的制作方法中步骤S2042的工艺流程的俯视图；
图27为图22中所示的动态存储器的制作方法中步骤S2043的工艺流程的侧视图；
图28为图22中所示的动态存储器的制作方法中步骤S2043的工艺流程的俯视图；
图29为完成步骤S2后的动态存储器的侧视图；
图30为本申请实施例提供的一种动态存储器的读取方法的流程示意图；
图31为在写入不同的数据时动态存储器中晶体管的转移特性曲线图。
附图标记：
10-存储单元；1000-存储单元组；
100-衬底；101-绝缘介质层；102-第一导电层；103-第一绝缘层；104-第一电极；105-电容介质层；106-第二电极(漏极)；107-源极；107′-源极单元；108-第一栅极绝缘层；109-半导体层；110-第二栅极绝缘层；111-主栅极；112-第三栅极绝缘层；113-背栅极；1031-第一通孔；114-连接部；115-第二绝缘层；116-第二导电层；WL-字线；117-第三绝缘层；118-第三导电层；BL-位线；
200-牺牲层；300-第一光刻胶层；400-第二通孔；500-第二光刻胶层。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。DRAM存储器通常包括多个存储单元，每个存储单元中均包括晶体管，由于晶体管存在跨沟道泄漏现象，这会使得存储单元中存储的电荷逐渐流失，因此存储的数据需要频繁刷新才能保证存储数据的有效性。
目前主流的DRAM中，为了降低刷新率，常规设计是电容需要做到足够大，这会使得DRAM的结构不紧凑、集成度较低。
本申请提供的动态存储器、其制作方法、读取方法及存储装置，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种动态存储器。如图1至图4所示，本实施例提供的动态存储器包括衬底100、位于衬底100上的多条字线WL、多条位线BL、多条参考电位端Vref和多个存储单元10。存储单元10包括一存储电容C1和一晶体管T。
存储电容C1包括在远离衬底100的方向上依次排布的第一电极104、电容介质层105以及第二电极106，第一电极104与参考电位端Vref连接。
晶体管T包括：在远离衬底100的方向上依次排布的漏极、半导体层109和主栅极111、环绕主栅极111且位于半导体层109远离主栅极111一侧的源极107、以及环绕主栅极111且位于半导体层109远离主栅极111一侧的背栅极113。主栅极111呈柱状且在与字线WL电连接，主栅极111在衬底100上的正投影位于第一电极104在衬底100上的正投影内，漏极与第二电极106电连接，半导体层109位于主栅极111与第二电极106之间且环绕主栅极111侧壁，源极107与半导体层109接触，背栅极113与漏极电连接且与源极107绝缘，背栅极113与主栅极111、源极107构成辅助电容C2。
如图4所示，在一个可选的实施例中，第二电极106复用为漏极，第二电极106在第一绝缘层103上延伸，背栅极103在衬底100上的投影位于第二电极106的外轮廓在衬底100上的投影内。如图4所示，由于存储单元10中第二电极复用为漏极，第二电极和漏极均用“106”标注。需要说明的是，第二电极和漏极也可以分开设置并进行电连接。在本实施例中，第二电极106复用为漏极。如此能够进一步简化存储单元10的结构，提升动态存储器的集成度。
需要说明的是，虽然图2中示出了辅助电容C2，但实际上，辅助电容C2是由晶体管T中的背栅极113与晶体管中的源极107构成的，因此并未增加存储单元10的复杂度。
本实施例提供的动态存储器中，每个存储单元10包括一个晶体管T和一个存储电容C1，而在该存储单元10中，背栅极114和源极107构成一个辅助电容C2，从而增加存储单元10的电容量，使得存储节点N1能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。
本实施例提供的动态存储器中，在读取过程中，存储单元10处于“1”状态则位线能够获取第一节点信号，存储单元10处于“0”状态则位线BL不能获取第一节点信号，也就是“1”或“0”两种状态下位线WL读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管T输出电流的大小来实现存储单元10的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，具有更好地适应性。
可选地，如图4所示，本实施例提供的动态存储器中，半导体层109的材料包括金属氧化物。由于金属氧化物半导体的固有特性(电子迁移率较低等因素)，因此半导体层109的材料采用金属氧化物时，可以使晶体管T的漏电流较小，减小存储电容上电荷流失的速度，因此可以延长动态存储器的数据保存时间，有利于降低动态存储器的刷新频率和功耗。
具体地，金属氧化物的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当金属氧化物材料为IGZO时，晶体管的漏电流较小(漏电流小于或者等于10-15A)，由此保证了动态存储器的工作性能。需要说明的是，金属氧化物的材料也可以是ITO，IWO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等材料，保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
可选地，如图3所示，本实施例提供的动态存储器中，多个存储单元10分为多个存储单元组1000，多个存储单元组1000在垂直于衬底100的方向上排布；每个存储单元组1000包括多个在平行于衬底100的方向上呈阵列排布的存储单元10，其中位于同一行的各存储单元10与同一字线WL电连接，位于同一列的各存储单元10与同一位线BL电连接。
具体地，如图3所示，在实施过程中，可根据具体的存储容量的需求以及对动态存储器的空间限制，选择不同的排布方式，也就是通过调整存储单元组1000的个数(即调整动态存储器在Y方向上的堆叠级数)，或者通过调整每个存储单元组1000中存储单元10的个数(包括调整每行和/或每列中存储单元10的个数)，实现存储容量与存储空间的优化设计。
可选地，如图4所示，本实施例提供的动态存储器还包括第一绝缘层103，第一绝缘层103位于衬底100的一侧，设置有贯穿第一绝缘层103的第一容纳孔，第一电极104、电容介质层105以及第二电极106至少之一的全部或部分位于第一容纳孔内。
可选地，如图4所示，本实施例提供的动态存储器还包括第一导电层102、第二导电层116和第三导电层118。第一导电层102位于衬底100与第一绝缘层103之间且与第一电极104搭接，第一导电层102包括参考电位端Vref；第二导电层116位于存储单元10远离衬底100的一侧，包括位线BL，位线BL通过过孔与源极107电连接；第三导电层118位于第二导电层116远离衬底100的一侧，包括字线WL，字线WL通过过孔与主栅极111电连接。
具体地，如图4所示，本实施例提供的动态存储器还包括绝缘介质层101，绝缘层位于衬底100与第一导电层102之间。
具体地，如图4所示，本实施例提供的动态存储器还包括第二绝缘层115和第三绝缘层117。其中，第二绝缘层115覆盖晶体管T，即第二绝缘层115位于晶体管T和第二导电层116之间，第三绝缘层117位于第二导电层116和第三导电层118之间。
需要说明的是，第三导电层118也可以位于主栅极111的上表面与主栅极111直接连接，此时第二导电层116位于第三导电层118的上方且与第三导电层118绝缘。具体地，通过在第三导电层118和第二导电层116之间设置绝缘层来实现第二导电层116位于第三导电层118绝缘。
具体地，如图4所示的结构设置，即晶体管T采用垂直沟道结构，从而能够使漏极106的位置更靠近存储电容C1，主栅极111和源极107的位置更靠近字线WL和位线BL，以便于漏极106与存储电容的电连接，以及源极107与位线BL、主栅极111与字线WL电连接。上述第一至第三导电层的位置设计有利于存储电容C1与参考电位端Vref的连接，以及有利于晶体管T与字线WL和位线BL的连接，从而有利于实现动态存储器的结构优化。
在本实施例中，第一绝缘层103通过深刻蚀方法形成贯穿第一绝缘层103的第一容纳孔1031(请参考图10)，并将存储电容C1形成于第一容纳孔1031内，不仅能够使存储电容的第一电极104与位于第一绝缘层103下的参考电位端Vref搭接，而且利用第一容纳孔1031使得第一电极104与第二电极106相对的面积更大，从而在有限的空间内尽可能提升每个存储单元10的电荷存储能力，从而进一步降低动态存储器的刷新频率。
具体地，如图4所示，本实施例提供的动态存储器中，存储单元还包括第一栅极绝缘层108和第二栅极绝缘层110。第一栅极绝缘层108覆盖源极107；第二栅极绝缘层110位于主栅极111与半导体层109之间以使主栅极111与半导体层109绝缘。
具体地，如图4所示，本实施例提供的动态存储器中，存储单元10还包括第三栅极绝缘层112，背栅极113位于源极107与漏极106之间，且第三栅极绝缘层112位于背栅极113与源极107之间以及背栅极113与半导体层109之间。在本实施例中，第三栅极绝缘层112作为辅助电容C2的介电层。
可选地，如图4所示，本实施例提供的动态存储器中，存储单元10还包括连接部114，该连接部114连接背栅极113和漏极106，连接部114位于第一绝缘层103上分别与漏极106和背栅极113直接搭接，连接部114环绕背栅极113与背栅极113搭接。在本实施例中，采用连接部114对漏极106和背栅极113进行搭接，由于连接部114环绕背栅极113，能够保证漏极106和背栅极113之间的连接较为充分。
需要说明的是，背栅极113也可以与漏极106直接接触，此时存储单元10的膜层数量更少，有利于简化动态存储器的制作工艺。
基于同一发明构思，本申请实施例提供了一种存储装置，如图5所示，该存储装置包括上述实施例中的动态存储器，具有上述实施例中的动态存储器的有益效果，在此不再赘述。具体地，本申请实施例中的存储装置可以为计算机的主存等，具体可根据实际情况进行确定。
基于同一发明构思，本申请实施例提供了一种动态存储器的制作方法，如图1-4以及图6所示，本实施例提供的制作方法包括：
S1：提供一衬底100，通过构图工艺在衬底100上形成多条参考电位端Vref和多个存储电容C1，存储电容C1包括在远离衬底100的方向上依次排布的第一电极104、电容介质层105以及第二电极106，第一电极104与参考电位端Vref连接。
S2：通过构图工艺在存储电容C1远离衬底100的一侧形成多个晶体管T，每个晶体管T包括在远离衬底100的方向上依次排布的漏极、半导体层109和主栅极111、环绕主栅极111且位于半导体层109远离主栅极111一侧的源极107、以及环绕主栅极111且位于半导体层109远离主栅极111一侧的背栅极113。主栅极111呈柱状且在与字线WL电连接，主栅极111在衬底100上的正投影位于第一电极104在衬底100上的正投影内，漏极与第二电极106电连接，半导体层109位于主栅极111与第二电极106之间且环绕主栅极111侧壁，源极107与半导体层109接触，背栅极113与漏极电连接且与源极107绝缘，背栅极113与主栅极111、源极107构成辅助电容C2。
S3：通过构图工艺形成多条字线WL和多条位线BL，字线WL与主栅极111电连接，位线BL电与源极107连接。
具体地，重复步骤S1至步骤S3，即能够获得包括多个存储单元组1000的动态存储器。如图3所示，多个存储单元组1000在垂直于衬底100的方向上排布；每个存储单元组1000包括多个在平行于衬底100的方向上呈阵列排布的存储单元10，其中位于同一行的各存储单元10与同一字线WL电连接，位于同一列的各存储单元10与同一位线BL电连接。
本实施例提供的动态存储器的制作方法较为简单，存储单元10包括晶体管T和存储电容C1，由于晶体管T包括背栅极113，背栅极113与源极107构成辅助电容，存储电容C1和辅助电容C2共同用于对电荷的存储，相当于增加了存储单元10的容量，从而降低了动态存储器的刷新频率；并且由于并未增加存储单元10的容量，因此并不会增加存储单元10的体积，也就是并不会影响动态存储器的集成度。
可选地，如图7至图14所示，本实施例提供的动态存储器的制作方法中，步骤S1包括：
S101：通过构图工艺在衬底100的一侧形成参考电位端Vref。
具体地，如图8和图9所示，先在衬底100上形成第一导电层102，再对第一导电层102进行图形化处理以形成参考电位端Vref。参考电位端Vref可以为公共电极，当然也可以为参考电位线，也就是参考电位端Vref只要是能够提供参考电位且能够与存储电容的一极实现连接的结构即可。
S102：在参考电位端Vref远离衬底100的一侧沉积第一绝缘层103，并形成多个贯穿第一绝缘层103的第一容纳孔1031。
具体地，如图10和图11所示，第一容纳孔1031使得参考电位端Vref暴露，以便于参考电位端Vref与后续的制作的存储电容C1的第一电极104搭接。
S103：通过构图工艺形成位于第一容纳孔内1031的第一电极104、电容介质层105和第二电极106，以形成存储电容C1，其中第一电极C1与参考电位端Vref搭接。
需要说明的是，第一容纳孔1031的深度(即第一绝缘层103的厚度)以及第一容纳孔1031在平行于衬底100的平面上的尺寸，对存储电容C1的体积均有所影响，也就是对存储电容C1的电容量有影响，因此通过设计第一绝缘层103的厚度以及第一容纳孔1031在平行于衬底100的平面上的尺寸，能够对存储电容C1的电容量进行调整。
具体地，如图12和图13所示，将存储电容制作在第一容纳孔1031内，不仅能够使存储电容的第一电极104与位于第一绝缘层103下的参考电位端Vref搭接，而且利用第一容纳孔1031使得第一电极104与第二电极106相对的面积更大，从而在有限的空间内尽可能提升每个存储单元10的电荷存储能力，从而进一步降低动态存储器的刷新频率。
具体地，如图14所示，在制作完存储电容之后，还需要沉积绝缘材料，该绝缘材料覆盖第二电极106且该绝缘材料也作为第一绝缘层103的一部分；之后再使得第二电极106暴露即可。需要说明的是，为了使得后续结构具有更高精度，需要保证第二电极106具有较高的平整度，因此可以采用化学机械抛光的方式使得第二电极106暴露，从而提高第二电极106的平整度。
可选地，如图15至图21所示，本实施例提供的动态存储器的制作方法中，步骤S2包括：
S201：在第二电极106远离衬底100的一侧形成牺牲层200，并通过构图工艺在牺牲层200上形成源极单元107′。
具体地，如图16和图17所示，牺牲层200在后续制程中会被刻蚀掉，牺牲层200的厚度决定着源极107与漏极106之间的距离，因此，需要根据具体的需求设计牺牲层200的厚度。
S202：在源极107层上形成第一栅极绝缘层108，通过构图工艺形成贯穿第一栅极绝缘层108、源极单元107′和牺牲层200的第二容纳孔400，第二容纳孔400在衬底100上的正投影位于漏极106在衬底100上的正投影内，其中，被第二容纳孔400贯穿的源极单元107′为源极107。
具体地，如图18和图19所示，步骤202具体包括：在源极107层上形成第一栅极绝缘层108；在第一栅极绝缘层108上形成第一光刻胶层300，再对第一光刻胶层300进行曝光、显影以去除待刻蚀区域的第一光刻胶层300；以去除待刻蚀区域的第一光刻胶层300作为掩膜进行刻蚀从而获得贯穿第一栅极绝缘层108、源极单元107′和牺牲层200的第二容纳孔400。
第二容纳孔400的形状根据需要形成的主栅极111的形状进行设计，例如，若需要形成圆柱形的主栅极111则形成的第二容纳孔400为圆形容纳孔，若需要形成棱柱形的主栅极111则形成的第二容纳孔400为相应的多边形容纳孔1031。
S203：在第二容纳孔400内依次沉积半导体层109、第二栅极绝缘层110和主栅极111，半导体层109与漏极106接触。
具体地，如图20和图21所示，形成的源极107依据主栅极111的形状而呈现相应的环形，例如，若主栅极111为圆柱形则源极107为圆环形，若主栅极111为的四棱柱形则源极107为四边环形。
S204：去除剩余牺牲层200，并依次形成第二栅极绝缘层110和背栅极113，第二栅极绝缘层110位于半导体层109与背栅极113之间、背栅极113与源极107之间以及背栅极113与漏极106之间，背栅极113位于漏极106远离衬底100的一侧，背栅极113在衬底100上的正投影与漏极106在衬底100上的正投影交叠，背栅极113在衬底100上的正投影与主栅极111在衬底100上的正投影无交叠，背栅极113与漏极106电连接。
进一步地，如图22至图29所示，在本实施例提供的动态存储器的制作方法中，步骤S204包括：
S2041：在制作完半导体层109、第一栅极绝缘层108和主栅极111的衬底100上形成第二光刻胶层500，并对第二光刻胶层500进行曝光、显影以去除待刻蚀区域的第二光刻胶层500，在以去除待刻蚀区域的第二光刻胶层500作为掩膜进行局部刻蚀以去除部分第一栅极绝缘层108和部分牺牲层200，以使部分漏极106暴露。
具体地，如图23和图24所示，漏极106的边缘部分位于待刻蚀区域内，源极107与待刻蚀区域无交集，经过步骤S2041之后需要将漏极106的边缘部分暴露以便于后续背栅极113与漏极106的电连接。
S2042：去除剩余牺牲层200，并依次形成第三栅极绝缘层112和背栅极113。
具体地，如图25和图26所示，剩余的牺牲层200去除之后先形成第三栅极绝缘层112，再形成背栅极113。第三栅极绝缘层112附着在漏极106的部分上表面、半导体层109的部分侧壁、源极107的下表面以及第一栅极绝缘层108的下表面和侧壁；背栅极113的上表面、下表面以及靠近半导体层109的侧面均与第三栅极绝缘层112接触。其中，背栅极113与源极107形成辅助电容，位于背栅极113和源极107之间的第三栅极绝缘层112作为辅助电容的介电层，通过调节第三栅极绝缘层112的材料以及第三栅极绝缘层112的厚度，能够调节辅助电容的电容量。或者调节背栅极113与源极107的交叠面积也能够调节辅助电容C2的电容量。
S2043：通过构图工艺形成连接部114，连接部114环绕背栅极113且分别与背栅极113和漏极106搭接。
具体地，如图27和图28所示，连接部114的材料为，连接部114环绕背栅极113使得连接部114与背栅极113、连接部114与漏极106均具有较大的搭接面积，从而降低搭接电阻。
进一步地，如图29所示，本实施例提供的动态存储器的制作方法中，步骤S2还包括：在制作完连接部114的衬底100上形成第二绝缘层115，第二绝缘层115覆盖晶体管T。
具体地，第二绝缘层115的上表面进行平坦化处理以便于后续字线WL和位线BL的制作。
基于同一发明构思，本申请实施例提供了一种读写方法，用于对上述实施例中的动态存储器进行读写，如图1至图4以及图30所示，该读写方法包括：
T1：在写入状态时，通过字线WL向待写入的存储单元10的主栅极111施加第一电平以使晶体管T1导通，并通过位线BL向待写入的存储单元10的源极107传输存储信号，以将存储信号写入待写入的存储单元10作为存储数据。
在动态存储器处于写入工作模式时，通过字线WL向主栅极111施加第一电平(例如5V，具体数值可根据实际情况进行调整)，以使晶体管处于导通状态，第一电平的大小与晶体管的结构、晶体管中半导体层109的材料等因素相关，具体可根据实际情况进行调整。
如图1至图4所示，当晶体管导通时，通过位线BL向源极107施加电压，源极107和漏极106通过半导体层109导通，向存储电容C1写入数据信号。并且当晶体管T导通时，漏极106和背栅极113电连接，因此源极107、漏极106上电压的大小和背栅极113上电压的大小相同。也就是背栅极113上的电压的到底决定了存储电容C1中的电荷量的大小，进而决定了存储单元10中所存储的数据信号的二进制是0还是1。当通过位线BL向源极107施加高电压(例如5V时)时，数据“1”被写入存储单元10，当通过位线BL向源极107施加低电压(例如0V)时，数据“0”被写入存储单元10。
由于背栅极113与源极107构成辅助电容C2，因此，即使在完成数据写入之后晶体管T转变为关断状态，辅助电容C2中存储的电荷也能够使得第一节点N1(即背栅极113、漏极116以及存储电容C2的第二电极)的电位能够维持更长的时间，从而降低刷新频率。
T2：在读取状态时，通过字线WL向待读取的存储单元10的主栅极111施加第二电平，以使位线BL感测待读取的存储单元10的存储数据。
如图1至图4所示，在数据读取时，对主栅极111施加第二电平，若该存储单元10处于“1”状态，则主栅极111在第二电平(例如主栅极电位VG＝0.3V，此时源极电位VS＝0)下打开，能够获取第一节点N1的信号；若该存储单元10处于“0”状态，则在相同的栅极和源极偏置下晶体管T未导通，即无法检测到第一节点的信号。
具体的，当存储单元10之前存储的是数据“1”时，背栅极113和漏极106上具有一较高的电位，在第二电平的共同作用下，晶体管T处于导通的状态，因此可通过位线BL测得较为明显的电信号。当测得较为明显的电信号时，判断读取的数据为“1”。当存储单元10之前存储的是数据“0”时，背栅极113和漏极106上的电位较低，主栅极111上施加第二电平后，晶体管仍处于关断的状态，因此位线BL并未检测到电信号，此时判断读取的数据为“0”。
需要说明的是，在动态存储器的读写过程中，均向参考电位端Vref提供参考电位。在一个具体的实施例中，参考电位为地电位。
本实施例提供个读取方法，既能够采用电流检测方式也可以采用电压检测方式。以电流检测为例，当存储单元10之前存储的是数据“1”时，背栅极113和漏极106上具有一较高的电位，在第二电平的共同作用下，晶体管T处于导通的状态，因此可通过位线BL测得较为明显的电流。当测得较为明显的电流时，判断读取的数据为“1”。当存储单元10之前存储的是数据“0”时，主栅极111上施加第二电平后，晶体管T仍处于关断的状态，因此可以认为位线BL并未检测到到电流，此时判断读取的数据为“0”。
需要说明的是，晶体管T的阈值电压的大小和背栅极113以及漏极106上电位的大小相关，对于N型场效应晶体管(晶体管导通时载流子为电子)，背栅极113以及漏极106上的电位越高，阈值电压越小，即主栅极111和源极107之间的压差较小时，晶体管T也能被导通；背栅极113以及漏极106上的电位越低，阈值电压越大。
如图31所示，图31中的横坐标为施加在主栅极111上的电压(即第二电平)，纵坐标为晶体管的输出电流。当施加在主栅极111上的第二电平为某一特定值(图31中虚线位置)时，背栅极113和漏极106上电压的高低(即晶体管写入的数据是“1”还是“0”)会使晶体管的输出电流(即通过位线BL所测的电流)的大小具有显著的差别。通过检测位线BL上电流即可实现将数据从存储单元10中读出，当晶体管写入数据“1”时，晶体管的输出电流较大，因此读取的数据也是“1”；当晶体管写入的数据是“0”时，晶体管的输出电流极为微弱，因此读取的数据也是“0”。
第二电平的数值可根据晶体管的参数以及在进行写操作时施加给背栅极113和漏极106上电压的大小确定。需要说明的是，第二电平的数值需要是合适的(需要在晶体管存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间)，若第二电平的数值不合适，存储数据“1”(即漏极106和背栅极113上的电位较高)时晶体管的输出电流与存储数据“0”(即漏极106和背栅极113栅上的电位较低)时晶体管的输出电流的大小会非常接近，因此在进行读取操作时会难以判断所读取的数据是“0”还是“1”，这对于动态存储器的性能造成了影响。可通过实验或者模拟的方法确定最合适的第二电平的值，以使晶体管在不同的状态下进行读操作时输出电流的差异最大，以提高读取性能。
通过上述说明可知，本实施例提供的动态存储器，在读取过程中，存储单元10处于“1”状态则位线BL能够获取第一节点N1信号，存储单元10处于“0”状态则位线BL不能获取第一节点N1信号，也就是“1”或“0”两种状态下位线BL读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管T输出电流的大小来实现存储单元10的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，具有更好地适应性。
应用本申请实施例，至少能够实现如下有益效果：
1)本申请实施例提供的动态存储器、读取方法及存储装置，每个存储单元包括一个晶体管和一个存储电容，而在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，使得存储节点N1能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。
2)本申请实施例提供的动态存储器、读取方法及存储装置，在读取过程中，存储单元处于“1”状态则位线能够获取第一节点信号，存储单元处于“0”状态则位线不能获取第一节点信号，也就是“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管输出电流的大小来实现存储单元的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，具有更好地适应性。
3)本申请实施例提供的动态存储器的制作方法，并且获得的动态存储器具有较低的刷新频率以及较高的集成度。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (12)

1.一种动态存储器，包括衬底、位于所述衬底上的多条字线、多条位线、参考电位端和多个存储单元，其特征在于，所述存储单元包括：
一存储电容，包括在远离所述衬底的方向上依次排布的第一电极、电容介质层以及第二电极，所述第一电极与所述参考电位端连接；
一晶体管，包括：
在远离所述衬底的方向上依次排布的漏极、半导体层和主栅极，所述主栅极呈柱状且在与所述字线电连接，所述主栅极在所述衬底上的正投影位于所述第一电极在所述衬底上的正投影内，所述漏极与所述第二电极电连接，所述半导体层位于所述主栅极与所述第二电极之间且环绕所述主栅极侧壁；
环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的源极，所述源极与所述半导体层接触；
环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的背栅极，所述背栅极与所述漏极电连接且与所述源极绝缘，所述背栅极与所述源极构成辅助电容。
2.根据权利要求1所述的动态存储器，其特征在于，所述存储单元还包括：
第一绝缘层，位于所述衬底的一侧且设置有贯穿所述第一绝缘层的第一容纳孔，所述第一电极、电容介质层以及第二电极至少之一的全部或部分位于所述第一容纳孔内。
3.根据权利要求2所述的动态存储器，其特征在于，所述第二电极复用为所述漏极，所述第二电极在所述第一绝缘层上延伸，所述背栅极在衬底上的投影位于所述第二电极的外轮廓在衬底上的投影内。
4.根据权利要求3所述的动态存储器，其特征在于，所述存储单元还包括第三栅极绝缘层；
所述背栅极位于所述源极与所述漏极之间，且所述第三栅极绝缘层位于所述背栅极与所述源极之间以及所述背栅极与所述半导体层之间。
5.根据权利要求4所述的动态存储器，其特征在于，
所述背栅极与所述漏极直接接触；或者
所述存储单元还包括：连接部，所述连接部连接所述背栅极和所述漏极；所述连接部位于所述第一绝缘层上分别与所述漏极和所述背栅极直接搭接，所述连接部环绕所述背栅极与所述背栅极搭接。
6.根据权利要求1-5中任一项所述的动态存储器，其特征在于，还包括：
第一导电层，位于所述衬底与所述第一绝缘层之间且与所述第一电极搭接，所述第一导电层包括所述参考电位端；
第二导电层，位于所述源极远离所述衬底的一侧，包括所述位线，所述位线通过过孔与所述源极电连接；
第三导电层，位于所述第二导电层远离所述衬底的一侧且与所述第二导电层绝缘，包括所述字线，所述字线通过过孔与所述主栅极电连接；或者，所述第三导电层位于所述主栅极的上表面与所述主栅极直接连接，所述第二导电层位于第三导电层的上方与所述第三导电层绝缘。
7.根据权利要求6所述的动态存储器，其特征在于，
多个所述存储单元分为包括多个存储单元组，多个所述存储单元组在垂直于所述衬底的方向上排布；
每个所述存储单元组包括多个在平行于所述衬底的方向上呈阵列排布的所述存储单元，其中位于同一行的各所述存储单元与同一所述字线电连接，位于同一列的各所述存储单元与同一所述位线电连接。
8.一种存储装置，其特征在于，包括权利要求1-7中任一项所述的动态存储器。
9.一种动态存储器的制作方法，其特征在于，包括：
提供一衬底，通过构图工艺在所述衬底上形成多条参考电位端和多个存储电容，所述存储电容包括在远离所述衬底的方向上依次排布的第一电极、电容介质层以及第二电极，所述第一电极与所述参考电位端连接；
通过构图工艺在所述存储电容远离所述衬底的一侧形成多个晶体管，每个所述晶体管包括在远离所述衬底的方向上依次排布的漏极、半导体层和主栅极、环绕所述主栅极且位于所述半导体层远离所述主栅极一侧的源极和背栅极，其中，所述主栅极呈柱状且在所述衬底上的正投影位于所述第一电极在所述衬底上的正投影内，所述漏极与所述第二电极电连接，所述半导体层位于所述主栅极与所述第二电极之间且环绕所述主栅极侧壁，所述源极与所述半导体层接触，所述背栅极与所述漏极电连接且与所述源极绝缘，所述背栅极与所述源极构成辅助电容；
通过构图工艺形成多条字线和多条位线，所述字线与所述主栅极电连接，所述位线电与所述源极连接。
10.根据权利要求9所述的动态存储器的制作方法，其特征在于，通过构图工艺在所述衬底上形成多条参考电位端和多个存储电容，包括：
通过构图工艺在所述衬底的一侧形成所述参考电位端；
在所述参考电位端远离所述衬底的一侧沉积第一绝缘层，并形成多个贯穿所述第一绝缘层的第一容纳孔；
通过构图工艺形成位于所述第一容纳孔内的第一电极、电容介质层和第二电极，以形成所述存储电容，其中所述第一电极与所述参考电位端搭接。
11.根据权利要求10所述的动态存储器的制作方法，其特征在于，所述第二电极复用为所述漏极，通过构图工艺在所述存储电容远离所述衬底的一侧形成多个晶体管，包括：
在所述第二电极远离所述衬底的一侧形成牺牲层，并通过构图工艺在所述牺牲层上形成多个源极单元；
在所述源极层上形成第一栅极绝缘层，通过构图工艺形成贯穿所述第一栅极绝缘层、所述源极单元和所述牺牲层的第二容纳孔，所述第二容纳孔在所述衬底上的正投影位于所述漏极在所述衬底上的正投影内，其中，被所述第二容纳孔贯穿的所述源极单元为所述源极；
在所述第二容纳孔内依次沉积半导体层、第二栅极绝缘层和主栅极，所述半导体层与所述漏极搭接；
去除剩余牺牲层，并依次形成第三栅极绝缘层和所述背栅极，所述第三栅极绝缘层位于所述半导体层与所述背栅极之间、所述背栅极与所述源极之间以及所述背栅极与所述漏极之间，所述背栅极位于所述漏极与所述源极之间且包围所述主栅极的侧壁，所述背栅极在所述衬底上的正投影与所述漏极在所述衬底上的正投影交叠，所述背栅极与所述漏极电连接。
12.一种读写方法，其特征在于，用于对权利要求1-7中任一项所述的动态存储器进行读写，所述读写方法包括：
在写入状态时，通过所述字线向待写入的存储单元的主栅极施加第一电平以使晶体管导通，并通过位线向所述待写入的存储单元的源极传输存储信号，以将所述存储信号写入所述待写入的存储单元作为存储数据；
在读取状态时，通过所述字线向待读取的存储单元的主栅极施加第二电平，以使所述位线感测所述待读取的存储单元的存储数据。
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