CN115274662A - 半导体结构及其形成方法 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底；垂直晶体管，包括沿垂直于所述衬底的方向延伸的半导体柱，所述半导体柱的部分侧壁构成所述垂直晶体管的源极区，且所述半导体柱的底面与所述衬底接触；位线，分布于所述半导体柱的侧面，所述位线与所述源极区电连接。本发明有效解决了垂直晶体管结构因浮体效应导致柱体和衬底被隔离，柱体电位不再处于基极电位(Vbb)而导致晶体管阈值电压不稳定，晶体管容易被误开关造成DRAM信号错误等问题，提高了半导体结构的电性能，改善了半导体结构的良率。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

现有的DRAM结构容易导致DRAM中产生浮体效应(Floating Body Effect)，使得晶体管与衬底被隔离，柱体电位不再处于基极电位(Vbb)，导致晶体管阈值电压不稳定，晶体管容易被误开关，而造成DRAM信号错误的问题。具体来说，在对晶体管的栅极施加电压时，在晶体管中的沟道区域会感应出反型载流子，由于基极电位(V_bb)的存在，所感应出的反型载流子的数量理论上应该是固定的，但是，由于当前位线结构的限制，使得感应出的反型载流子不固定，进而导致晶体管的阈值电压不稳定、电容信号错误等问题。

因此，如何降低DRAM等半导体结构中的浮体效应，改善半导体结构的良率，是当前亟待解决的技术问题。

发明内容

本发明提供一种半导体结构及其形成方法，用于解决现有的半导体结构易出现浮体效应的问题，以提高半导体结构的电性能，并改善半导体结构的良率。

为了解决上述问题，本发明提供了一种半导体结构，包括：

衬底；

垂直晶体管，包括沿垂直于所述衬底的方向延伸的半导体柱，所述半导体柱的部分侧壁构成所述垂直晶体管的源极区，且所述半导体柱的底面与所述衬底接触；

位线，分布于所述半导体柱的侧面，所述位线与所述源极区电连接。

可选的，所述源极区具有凹槽，所述位线至少覆盖所述凹槽的内壁。

可选的，所述半导体柱包括第一侧壁以及与所述第一侧壁相对的第二侧壁；

所述源极区包括由所述第一侧壁底部构成的第一子源极区和由所述第二侧壁底部构成的第二子源极区；

每条所述位线包括位于所述第一子源极区上的第一子位线和位于所述第二子源极区上的第二子位线。

可选的，所述第一子源极区具有第一子凹槽，所述第一子位线填充满所述第一子凹槽；

所述第二子源极区具有第二子凹槽，所述第二子位线填充满所述第二子凹槽。

可选的，多个所述垂直晶体管沿第一方向和第二方向排布形成阵列，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交；

所述第一子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第一子源极区电连接，所述第二子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第二子源极区电连接；

每条所述位线还包括位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线内的所述第一子位线和所述第二子位线。

可选的，还包括：

字线，位于所述位线上方且环绕所述半导体柱的外周，所述字线下方的所述半导体柱的侧壁构成所述源极区，所述字线上方的所述半导体柱构成所述垂直晶体管的漏极区。

可选的，每条所述字线包括沿所述第二方向排布的多个第一部分以及连接相邻的两个所述第一部分的第二部分，每一个所述第一部分环绕一个所述半导体柱的外周。

可选的，所述半导体结构还包括与所述漏极区电连接的存储结构。

可选的，所述存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。

为了解决上述问题，本发明还提供了一种半导体结构的形成方法，包括如下步骤：

形成衬底，所述衬底上具有沿垂直于所述衬底的方向延伸的半导体柱，所述半导体柱的部分侧壁构成垂直晶体管的源极区，且所述半导体柱的底面与所述衬底接触；

形成分布于所述半导体柱的侧面的位线，所述位线与所述源极区电连接。

可选的，形成衬底的具体步骤包括：

提供初始衬底；

刻蚀部分厚度的所述初始衬底，形成半导体柱，未刻蚀的所述初始衬底作为所述衬底。

可选的，形成衬底的步骤还包括：

对所述半导体柱的第一侧壁以及与所述第一侧壁相对的第二侧壁进行离子掺杂，由掺杂后的所述第一侧壁的底部构成第一子源极区、并由掺杂后的所述第二侧壁的底部构成第二子源极区。

可选的，形成位于所述衬底内且分布于所述半导体柱的侧面的位线的具体步骤包括：

刻蚀所述第一侧壁和所述第二侧壁，形成位于所述第一子源极区内的第一子凹槽、以及位于所述第二子源极区内的第二子凹槽；

形成第一子位线和第二子位线，所述第一子位线位于所述第一子源极区上、且覆盖所述第一子凹槽内壁，所述第二子位线位于所述第二子源极区上、且覆盖所述第二子凹槽内壁。

可选的，所述第一子位线填充满所述第一子凹槽；

所述第二子位线填充满所述第二子凹槽。

可选的，多个所述半导体柱沿第一方向和第二方向排布形成阵列，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交；所述第一子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第一子源极区电连接，所述第二子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第二子源极区电连接；形成第一子位线和第二子位线的具体步骤还包括：

形成位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线内的所述第一子位线和所述第二子位线。

可选的，形成分布于所述半导体柱的侧面的位线之后，还包括如下步骤：

形成位于所述源极区上方且环绕所述半导体柱的外周的字线。

可选的，形成位于所述源极区上方且环绕所述半导体柱的外周的字线之后，还包括如下步骤：

对所述半导体柱的顶部进行离子注入，由掺杂后的所述半导体柱的顶部构成漏极区。

可选的，还包括如下步骤：

于所述半导体柱的上方形成与所述漏极区电连接的存储结构。

本发明提供的半导体结构及其形成方法，通过将位线设置在作为垂直晶体管有源区的半导体柱的侧面，使得所述半导体柱的底面能够与衬底直接接触、并形成载流子通道，从而使得多余的反型载流子能够通过所述半导体柱导入所述衬底，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应，有效解决了垂直晶体管结构因浮体效应导致柱体和衬底被隔离，柱体电位不再处于基极电位(Vbb)而导致晶体管阈值电压不稳定，晶体管容易被误开关造成DRAM信号错误等问题，提高了半导体结构的电性能，改善了半导体结构的良率。

附图说明

附图1是本发明具体实施方式中半导体结构的示意图；

附图2是本发明具体实施方式中半导体结构的形成方法流程图；

附图3A-3U是本发明具体实施方式在形成半导体结构的过程中主要的工艺示意图。

具体实施方式

下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的示意图。如图1所示，本具体实施方式提供的半导体结构，包括：

衬底；

垂直晶体管，包括沿垂直于所述衬底的方向延伸的半导体柱10，所述半导体柱10的部分侧壁构成所述垂直晶体管的源极区，且所述半导体柱10的底面与所述衬底接触；

位线39，分布于所述半导体柱10的侧面，所述位线39与所述源极区电连接。

具体来说，所述半导体柱10沿图1中的第三方向D3延伸。所述半导体柱10构成所述垂直晶体管的有源区，所述有源区包括所述垂直晶体管的源极区、漏极区和沟道区域。所述源极区仅位于所述半导体柱10的部分侧壁，便于与位于所述半导体柱10侧面的所述位线39电连接。在本具体实施方式中，通过调整所述位线39的位置，使得所述位线39位于所述半导体柱10的侧面，使得作为所述垂直晶体管有源区的所述半导体柱10的底面能够直接与所述衬底接触连接，形成载流子通道，所述垂直晶体管沟道区域中感应出来的多余的反型载流子能够通过所述半导体柱导入所述衬底，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应。所述位线39的材料可以为铜、铝、钨、镍、或者多晶硅等导电材料。所述半导体柱10的材料可以为但不限于硅，所述衬底的材料也可以为但不限于硅。

可选的，所述源极区具有凹槽，所述位线39至少覆盖所述凹槽的内壁。

具体来说，所述位线39可以通过与所述源极区直接接触实现电连接；或者，在所述位线39与所述源极区之间还可以设置由TiN等材料形成的扩散阻挡层，通过所述扩散阻挡层实现所述源极区与所述位线39的电连接。通过在构成所述源极区的所述半导体柱10的侧壁上形成凹槽，所述位线39至少覆盖所述凹槽的内壁或者所述位线39至少填充满整个所述凹槽，能够增大所述位线39与所述源极区的接触面积，从而有效降低所述位线39与所述源极区之间的接触电阻。

可选的，所述半导体柱10包括第一侧壁111以及与所述第一侧壁111相对的第二侧壁112；

所述源极区包括由所述第一侧壁111底部构成的第一子源极区和由所述第二侧壁112底部构成的第二子源极区；

每条所述位线39包括位于所述第一子源极区上的第一子位线121和位于所述第二子源极区上的第二子位线122。

具体来说，每条所述位线39包括沿图1中的第二方向D2分布于一个所述半导体柱10的相对两侧的第一子位线121和第二子位线122，所述源极区也包括由所述半导体柱10沿所述第二方向D2分布的两个相对的侧壁分别构成的第一子源极区和第二子源极区，所述第一子位线121与所述第一子源极区电连接，所述第二子位线122与所述第二子源极区电连接。在驱动所述垂直晶体管的过程中，可以向所述第一子位线121和所述第二子位线122同时施加相同的电压，也可以仅向所述第一子位线121或者所述第二子位线122施加电压。通过使得每条所述位线39包括两条子位线，一方面，可以确保源极信号的顺利传输；另一方面，可以在一条子位线失效之后，通过另一条子位线维持垂直晶体管的正常运作。

在其他具体实施方式中，本领域技术人员可以根据实际需要使得每条所述位线39包括三条或者三条以上的子位线，只要确保所有的子位线均分布于所述半导体柱10的侧面即可。

为了进一步增大所述位线与所述源极区的接触面积，从而进一步减小半导体结构的内部接触电阻，可选的，所述第一子源极区具有第一子凹槽，所述第一子位线121填充满所述第一子凹槽；

所述第二子源极区具有第二子凹槽，所述第二子位线122填充满所述第二子凹槽。

其中，所述第一子凹槽的形状、尺寸可以与所述第二子凹槽的形状、尺寸均相同，从而简化制程工艺。

可选的，多个所述垂直晶体管沿第一方向D1和第二方向D2排布形成阵列，所述第一方向D1和所述第二方向D2均平行于所述衬底的表面，且所述第一方向D1与所述第二方向D2相交；

所述第一子位线121沿所述第一方向D1延伸、且与沿所述第一方向D1排布的多个所述第一子源极区电连接，所述第二子位线122沿所述第一方向D1延伸、且与沿所述第一方向D1排布的多个所述第二子源极区电连接；

每条所述位线39还包括位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线39内的所述第一子位线121和所述第二子位线122。

具体来说，所述衬底上具有多个所述半导体柱10，且多个所述半导体柱10沿所述第一方向D1和所述第二方向D2排布形成二维阵列。每条所述位线39通过所述第一子位线121、所述第二子位线122和所述连接线将沿所述第一方向D1平行排布的多个所述半导体柱10包围，使得能够通过一条所述位线39同时向沿所述第一方向D1平行排布的多个所述半导体柱10的所述源极区施加电压信号。将所述连接线设置在所述阵列的外部，可以避免占用所述阵列的面积。所述第一方向D1与所述第二方向D2相交可以是垂直相交，也可以是倾斜相交。

可选的，所述半导体结构还包括：

字线14，位于所述位线39上方且环绕所述半导体柱10的外周，所述字线14下方的所述半导体柱10的侧壁构成所述源极区，所述字线14上方的所述半导体柱10构成所述垂直晶体管的漏极区13。

可选的，每条所述字线14包括沿所述第二方向D2排布的多个第一部分141以及连接相邻的两个所述第一部分141的第二部分142，每一个所述第一部分141环绕一个所述半导体柱10的外周。

具体来说，每条所述字线14沿所述第二方向D2延伸，多条所述字线14沿所述第一方向D1平行排布。每条所述字线14包括环绕所述半导体柱10的第一部分141、以及位于相邻的两个所述第一部分141之间的所述第二部分142。所述第一部分141构成所述垂直晶体管的环栅(即环形栅极)。所述第一部分141与所述半导体柱10之间还包括栅极介质层。每条所述字线14连接沿所述第二方向D2平行排布的多个所述半导体柱10，从而可以同时向多个所述垂直晶体管施加栅极电压。所述字线14的材料可以为铜、铝、钨、镍、或者多晶硅等导电材料。本具体实施方式中的所述字线24为埋入式字线，所述位线39也为埋入式位线。

可选的，所述半导体结构还包括与所述漏极区13电连接的存储结构15。

可选的，所述存储结构15为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。

具体来说，所述漏极区13可以通过接触插塞等结构与所述存储结构15电连接。

不仅如此，本具体实施方式还提供了一种半导体结构的形成方法。附图2是本发明具体实施方式中半导体结构的形成方法流程图，附图3A-3U是本发明具体实施方式在形成半导体结构的过程中主要的工艺示意图。本具体实施方式形成的半导体结构的示意图可参见图1。如图1、图2、图3A-图3U所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：

步骤S11，形成衬底32，所述衬底32上具有沿垂直于所述衬底32的方向延伸的半导体柱10，所述半导体柱10的部分侧壁构成垂直晶体管的源极区，且所述半导体柱10的底面与所述衬底32接触；

步骤S12，形成分布于所述半导体柱10的侧面的位线39，所述位线39与所述源极区电连接。

可选的，形成衬底32的具体步骤包括：

提供初始衬底30，如图3A所示；

刻蚀部分厚度的所述初始衬底30，形成半导体柱10，未刻蚀的所述初始衬底30作为所述衬底32，如图3B所示。

具体来说，于所述初始衬底30表面形成图案化的第一光阻层31，然后以所述第一光阻层31为掩模，刻蚀部分的所述初始衬底30，将所述第一光阻层31中的图案转移至所述初始衬底30，形成半导体柱10以及位于所述半导体柱10底部的所述衬底32，如图3B所示。所述初始衬底30的材料可以为硅。

可选的，形成衬底32的步骤还包括：

对所述半导体柱10的第一侧壁111以及与所述第一侧壁111相对的第二侧壁112进行离子掺杂，由掺杂后的所述第一侧壁111的底部构成第一子源极区、并由掺杂后的所述第二侧壁112的底部构成第二子源极区，如图3J和图3K所示。

具体来说，在刻蚀所述初始衬底30形成所述衬底32和位于所述衬底32上的所述半导体柱10之后，在所述衬底32上沉积第一牺牲层33，所述第一牺牲层33填充满相邻所述半导体柱10之间的间隙，如图3C所示。所述第一牺牲层33的材料可以为氧化物材料，例如二氧化硅。之后，沿图3C中箭头所示的方向对相邻所述半导体柱10之间的所述衬底32进行掺杂，例如P阱掺杂，于所述衬底32中形成阱区。接着，剥离所述第一牺牲层33，并去除所述第一光阻层31之后，得到如图3D所示的结构。然后，沉积第一绝缘层34于所述衬底32上，所述第一绝缘层34填充满相邻所述半导体柱10之间的间隙，并覆盖所述半导体柱10的顶面。以所述半导体柱10的顶面为研磨截止层，对所述第一绝缘层34进行化学机械研磨，暴露所述半导体柱10的顶面，形成如图3E所示的结构。之后，形成覆盖所述半导体柱10顶面的第二光阻层35，并刻蚀掉位于相邻所述半导体柱10之间的所述第一绝缘层34，并剥离掉覆盖于所述半导体柱10的所述第一侧壁111和所述第二侧壁112上的所述第一绝缘层34，形成如图3F所示的结构。接着，采用如图3J和图3K中箭头所示的方向对所述半导体柱10进行倾斜离子注入，由掺杂后的所述第一侧壁111的底部构成第一子源极区、并由掺杂后的所述第二侧壁112的底部构成第二子源极区。

可选的，形成位于所述衬底32内且分布于所述半导体柱10的侧面的位线39的具体步骤包括：

刻蚀所述第一侧壁111和所述第二侧壁112，形成位于所述第一子源极区内的第一子凹槽361、以及位于所述第二子源极区内的第二子凹槽，如图3G所示；

形成第一子位线121和第二子位线122，所述第一子位线121位于所述第一子源极区上、且覆盖所述第一子凹槽361内壁，所述第二子位线122位于所述第二子源极区上、且覆盖所述第二子凹槽内壁。

可选的，所述第一子位线121填充满所述第一子凹槽361；

所述第二子位线122填充满所述第二子凹槽。

具体来说，在形成如图3F所示的结构之后，先采用垂直干法刻蚀工艺对对所述半导体柱10的所述第一侧壁111和所述第二侧壁112进行刻蚀。在垂直干法刻蚀的过程中，会同时刻蚀掉部分的所述第二光阻层35，刻蚀掉的所述第二光阻层35会通过化学反应形成聚合物沉积在所述第一侧壁111和所述第二侧壁112上，且所述第一侧壁111和所述第二侧壁112靠近所述半导体柱10顶面的部分沉积的所述聚合物较靠近所述半导体柱10底面的部分沉积的所述聚合物多。之后，采用侧向干法刻蚀工艺刻蚀所述半导体柱10的底部，由于所述第一侧壁111和所述第二侧壁112靠近所述半导体柱10顶面的部分沉积的所述聚合物较靠近所述半导体柱10底面的部分沉积的所述聚合物多，即所述聚合物相当于保护层，保护靠近所述半导体柱10顶面的所述第一侧壁111和所述第二侧壁112免受刻蚀，仅对靠近所述半导体柱10底面的所述第一侧壁111和所述第二侧壁112进行刻蚀，从而在所述第一侧壁111底部形成所述第一子凹槽361，并在所述第二侧壁底部112形成所述第二子凹槽，如图3G所示。剥离所述第二光阻层35之后，得到如图3H所示的结构。然后，形成覆盖所述半导体柱10顶面的第三光阻层36之后，沉积第二牺牲层37于所述衬底32上，形成如图3I所示的结构，以避免掺杂形成有源区的过程中对所述衬底32造成损伤。接着，采用如图3J和图3K中箭头所示的方向对所述半导体柱10进行倾斜N型离子注入，由掺杂后的所述第一侧壁111的底部构成第一子源极区、并由掺杂后的所述第二侧壁112的底部构成第二子源极区。

在剥离所述第三光阻层36，并去除所述第二牺牲层37之后，沉积第一导电材料38于所述衬底32表面，如图3L所示，所述第一导电材料38填充满相邻所述半导体柱10之间的间隙、所述第一子凹槽361和所述第二子凹槽、并覆盖所述半导体柱10的顶面。之后，以所述半导体柱10的顶面为研磨截止层，对所述第一导电材料38进行化学机械研磨，使得暴露所述半导体柱10的顶面，得到如图3M所示的结构。接着，在形成覆盖所述半导体柱10顶面的第四光阻层40之后，对相邻所述半导体柱10之间的所述第一导电材料38以及所述半导体柱10的所述第一侧壁111和所述第二侧壁112上的部分所述第一导电材料38进行刻蚀，形成所述第一子位线121和第二子位线122，如图1和图3N所示。

去除所述第四光阻层40之后，沉积第二绝缘层41于所述衬底32上，所述第二绝缘层41填充满相邻所述半导体柱10之间的间隙，并覆盖所述半导体柱10的顶面。之后，以所述半导体柱10的顶面为研磨截止层，对所述第二绝缘层41进行化学机械研磨，使得暴露所述半导体柱10的顶面，得到如图3O所示的结构。回刻蚀部分所述第二绝缘层41，暴露出部分高度的所述半导体柱10。接着，对暴露出的所述半导体柱10进行氧化处理，形成覆盖于暴露的所述半导体柱10表面的牺牲氧化层。覆盖有所述牺牲氧化层的所述半导体柱10作为初始轻掺杂漏区42，如图3P所示。接着，沿图3Q中箭头所示的方向对所述初始轻掺杂漏区42进行掺杂，形成轻掺杂漏区。接着，去除所述牺牲氧化层，这是因为所述牺牲氧化层在对所述初始轻掺杂漏区42进行掺杂处理的过程中可能会产生缺陷，缺陷会影响后续工艺的顺利进行，例如影响栅极介质层的性能。

可选的，多个所述半导体柱10沿第一方向D1和第二方向D2排布形成阵列，所述第一方向D1和所述第二方向D2均平行于所述衬底32的表面，且所述第一方向D1与所述第二方向D2相交；所述第一子位线121沿所述第一方向D1延伸、且与沿所述第一方向D1排布的多个所述第一子源极区电连接，所述第二子位线122沿所述第一方向D1延伸、且与沿所述第一方向D1排布的多个所述第二子源极区电连接；形成第一子位线121和第二子位线122的具体步骤还包括：

形成位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线内的所述第一子位线121和所述第二子位线122。

具体来说，在刻蚀所述第一导电材料38的过程中，可以同步形成所述第一子位线121、所述第二子位线122和所述连接线。

可选的，形成分布于所述半导体柱10的侧面的位线39之后，还包括如下步骤：

形成位于所述源极区上方且环绕所述半导体柱10的外周的字线14。

具体来说，去除全部的所述牺牲氧化层之后，再次氧化暴露于所述第二绝缘层41表面的所述半导体柱10，形成覆盖于所述半导体柱10表面的栅极介质层。接着，沉积第二导电材料45于所述栅极介质层表面和所述第二绝缘层41表面。然后，形成覆盖所述第二导电材料45并暴露所述半导体柱10的顶面的第五光阻层43，所述第五光阻层43沿第二方向D2延伸，如图3R所示。图案化所述第二导电材料45，形成如图3S所示的字线14。

可选的，形成位于所述源极区上方且环绕所述半导体柱10的外周的字线14之后，还包括如下步骤：

对所述半导体柱10的顶部进行离子注入，由掺杂后的所述半导体柱10的顶部构成漏极区13。

具体来说，在形成所述字线14之后，沉积第三牺牲层47于所述第二绝缘层41和所述字线14之上，且所述第三牺牲层47填充满暴露的所述半导体柱10之间的间隙，并覆盖所述半导体柱10的顶面。之后，以所述半导体柱10的顶面为研磨截止层，对所述第三牺牲层47进行化学机械研磨，使得暴露所述半导体柱10的顶面，得到如图3T所示的结构。沿图3T中箭头所示的方向对所述半导体柱10的顶面进行离子注入，由掺杂后的所述半导体柱10的顶部构成漏极区13，除去所述第三牺牲层47之后，得到如图3U所示的结构。

可选的，所述半导体结构的形成方法还包括如下步骤：

于所述半导体柱10的上方形成与所述漏极区13电连接的存储结构15。

可选的，所述存储结构15为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。本具体实施方式是以所述存储结构15位电容存储结构为例进行说明。

本具体实施方式提供的半导体结构及其形成方法，通过将位线设置在作为垂直晶体管有源区的半导体柱的侧面，使得所述半导体柱的底面能够与衬底直接接触、并形成载流子通道，从而使得多余的反型载流子能够通过所述半导体柱导入所述衬底，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应，有效解决了垂直晶体管结构因浮体效应导致柱体和衬底被隔离，柱体电位不再处于基极电位(Vbb)而导致晶体管阈值电压不稳定，晶体管容易被误开关造成DRAM信号错误等问题，提高了半导体结构的电性能，改善了半导体结构的良率。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (18)

1.一种半导体结构，其特征在于，包括：

衬底；

垂直晶体管，包括沿垂直于所述衬底的方向延伸的半导体柱，所述半导体柱的部分侧壁构成所述垂直晶体管的源极区，且所述半导体柱的底面与所述衬底接触；

位线，分布于所述半导体柱的侧面，所述位线与所述源极区电连接。

2.根据权利要求1所述的半导体结构，其特征在于，所述源极区具有凹槽，所述位线至少覆盖所述凹槽的内壁。

3.根据权利要求2所述的半导体结构，其特征在于，所述半导体柱包括第一侧壁以及与所述第一侧壁相对的第二侧壁；

所述源极区包括由所述第一侧壁底部构成的第一子源极区和由所述第二侧壁底部构成的第二子源极区；

每条所述位线包括位于所述第一子源极区上的第一子位线和位于所述第二子源极区上的第二子位线。

4.根据权利要求3所述的半导体结构，其特征在于，所述第一子源极区具有第一子凹槽，所述第一子位线填充满所述第一子凹槽；

所述第二子源极区具有第二子凹槽，所述第二子位线填充满所述第二子凹槽。

5.根据权利要求3所述的半导体结构，其特征在于，多个所述垂直晶体管沿第一方向和第二方向排布形成阵列，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交；

所述第一子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第一子源极区电连接，所述第二子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第二子源极区电连接；

每条所述位线还包括位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线内的所述第一子位线和所述第二子位线。

6.根据权利要求5所述的半导体结构，其特征在于，还包括：

字线，位于所述位线上方且环绕所述半导体柱的外周，所述字线下方的所述半导体柱的侧壁构成所述源极区，所述字线上方的所述半导体柱构成所述垂直晶体管的漏极区。

7.根据权利要求6所述的半导体结构，其特征在于，每条所述字线包括沿所述第二方向排布的多个第一部分以及连接相邻的两个所述第一部分的第二部分，每一个所述第一部分环绕一个所述半导体柱的外周。

8.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括与所述漏极区电连接的存储结构。

9.根据权利要求8所述的半导体结构，其特征在于，所述存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。

10.一种半导体结构的形成方法，其特征在于，包括如下步骤：

形成衬底，所述衬底上具有沿垂直于所述衬底的方向延伸的半导体柱，所述半导体柱的部分侧壁构成垂直晶体管的源极区，且所述半导体柱的底面与所述衬底接触；

形成分布于所述半导体柱的侧面的位线，所述位线与所述源极区电连接。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成衬底的具体步骤包括：

提供初始衬底；

刻蚀部分厚度的所述初始衬底，形成半导体柱，未刻蚀的所述初始衬底作为所述衬底。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成衬底的步骤还包括：

对所述半导体柱的第一侧壁以及与所述第一侧壁相对的第二侧壁进行离子掺杂，由掺杂后的所述第一侧壁的底部构成第一子源极区、并由掺杂后的所述第二侧壁的底部构成第二子源极区。

13.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成位于所述衬底内且分布于所述半导体柱的侧面的位线的具体步骤包括：

刻蚀所述第一侧壁和所述第二侧壁，形成位于所述第一子源极区内的第一子凹槽、以及位于所述第二子源极区内的第二子凹槽；

形成第一子位线和第二子位线，所述第一子位线位于所述第一子源极区上、且覆盖所述第一子凹槽内壁，所述第二子位线位于所述第二子源极区上、且覆盖所述第二子凹槽内壁。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述第一子位线填充满所述第一子凹槽；

所述第二子位线填充满所述第二子凹槽。

15.根据权利要求13所述的半导体结构的形成方法，其特征在于，多个所述半导体柱沿第一方向和第二方向排布形成阵列，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交；所述第一子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第一子源极区电连接，所述第二子位线沿所述第一方向延伸、且与沿所述第一方向排布的多个所述第二子源极区电连接；形成第一子位线和第二子位线的具体步骤还包括：

形成位于所述阵列外部的连接线，所述连接线的两端分别连接同一条所述位线内的所述第一子位线和所述第二子位线。

16.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成分布于所述半导体柱的侧面的位线之后，还包括如下步骤：

形成位于所述源极区上方且环绕所述半导体柱的外周的字线。

17.根据权利要求16所述的半导体结构的形成方法，其特征在于，形成位于所述源极区上方且环绕所述半导体柱的外周的字线之后，还包括如下步骤：

对所述半导体柱的顶部进行离子注入，由掺杂后的所述半导体柱的顶部构成漏极区。

18.根据权利要求17所述的半导体结构的形成方法，其特征在于，还包括如下步骤：

于所述半导体柱的上方形成与所述漏极区电连接的存储结构。

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