CN102214578B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，该方法包括在形成线型的有源区之后形成埋入式栅极。所述埋入式栅极包括操作栅极和非操作栅极。所述非操作栅极的栅电极层(导电材料)的高度形成为低于所述操作栅极的栅电极层的高度，从而增加了阈值电压并防止注入了离子的有源区与非操作栅极重叠。结果，防止产生栅极引发漏极漏电流(GIDL)以改善半导体器件的刷新特性。
Description
技术领域
本发明涉及用于防止产生栅极引发漏极漏电(GIDL)以改善半导体器件的刷新(refresh)特性的半导体器件及其制造方法。
背景技术
一般来说，半导体存储器件由多个单位单元(cell，又称为晶胞)构成，每个单位单元包括一个电容器和一个晶体管。电容器用来暂时存储数据，晶体管利用半导体随环境而改变电导率的特性根据控制信号(字线)在位线与电容器之间传递数据。晶体管由包括栅极、源极和漏极在内的三个区域构成。根据输入至栅极的控制信号，在源极与漏极之间转移电荷。利用半导体的特性通过沟道区来实现电荷在源极与漏极之间的转移。
为了在半导体基板上形成晶体管，在半导体基板上形成栅极并将杂质掺杂于栅极的两侧以形成源极和漏极。为了增加半导体存储器件的数据存储容量，需要减小单位单元的大小。随着构成单位单元的电容器和晶体管的设计规则减小，单元晶体管的沟道长度逐渐地减小。这会导致产生短沟道效应和漏极引发势垒降低效应(DIBL)，从而使晶体管特性的稳定度劣化。由于沟道长度的缩短而发生的现象可以通过维持阈值电压来解决，从而使单元晶体管可以执行正常的操作。一般来说，晶体管沟道的长度越短，则沟道形成区域中所需的杂质掺杂浓度越大。
然而，当设计规则减小至小于100nm时，沟道形成区域中的杂质掺杂浓度需要相应地增加。这增大了存储节点(SN)结中的电场，从而使半导体存储器件的刷新特性劣化。为了防止该刷新特性劣化，使用具有三维沟道结构的单元晶体管，在该三维沟道结构中沿竖直方向形成沟道，因而，即使设计规则减小，也可维持晶体管的沟道长度。也就是说，虽然在水平方向上的沟道维度为短的，但由于通过向沟道提供竖直维度而使总沟道长度增大，所以可以减小掺杂浓度，从而防止刷新特性劣化。
除此之外，随着半导体器件的集成度增加，字线与连接至单元晶体管的位线之间的距离变短。所以，寄生电容会增加，从而使得用于将通过位线传递的数据放大的感测放大器的操作裕量(operationmargin)劣化。这对半导体器件的操作可靠性造成有害的影响。已经提出一种埋入式字线结构以减小字线与位线之间的寄生电容。在此情况下，在该埋入式字线结构中，字线形成于凹陷部内，该凹陷部形成于半导体基板上而不是形成于基板的表面上。在埋入式字线结构中，在凹陷部内形成导电材料，该凹陷部形成于半导体基板中，并且用绝缘层将导电材料的上部覆盖以将字线埋入到半导体基板中。于是，显然可以实现与形成于半导体基板上的位线之间的电绝缘，其中，半导体基板上设置有源极/漏极。
然而，在该埋入式字线结构中，有源区的N型结与导电材料(栅电极)之间的半导体器件的栅极引发漏极漏电流(GIDL)特性被放大，从而使半导体器件的刷新特性劣化。
发明内容
本发明的各种实施例涉及一种半导体器件的制造方法，该方法包括：在形成线型的有源区之后形成埋入式栅极。埋入式栅极包括操作栅极和非操作栅极。非操作栅极的栅电极层(导电材料)的高度形成为低于操作栅极的栅电极层的高度，从而增加阈值电压并且防止注入了离子的有源区与非操作栅极重叠。结果，防止产生栅极引发漏极漏电流(GIDL)以改善半导体器件的刷新特性。
根据本发明的一个实施例，一种半导体器件的制造方法包括：在半导体基板中形成限定有源区的器件隔离区；用栅极掩模作为蚀刻掩模来蚀刻所述半导体基板以形成栅极区；在所述栅极区上沉积导电材料以形成包括操作栅极和非操作栅极在内的埋入式栅极；对所述非操作栅极的导电材料进行第一蚀刻；对所述操作栅极和所述非操作栅极的导电材料进行第二蚀刻；以及在所述半导体基板上沉积绝缘膜。
所述有源区形成为线型。
所述导电材料包括多晶硅、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、或者包括氮化钛(TiN)和钨(W)在内的沉积结构。
形成所述栅极区的步骤包括在所述半导体基板上执行各向异性工序。
对所述导电材料的第一蚀刻工序和第二蚀刻工序通过对所述导电材料执行各向异性工序来执行。
该方法还包括：在沉积所述绝缘膜之后，对所述绝缘膜执行化学机械抛光(CMP)工序以使所述有源区露出。
所述操作栅极和所述非操作栅极形成为线型。
埋入到所述非操作栅极中的导电材料的高度形成为低于埋入到所述操作栅极中的导电材料的高度。
该方法还包括：在形成所述器件隔离区的步骤与形成所述栅极区的步骤之间，将N型杂质离子注入到所述有源区中以形成N型结。
根据本发明的另一实施例，一种半导体器件的制造方法包括：在半导体基板中形成限定线型有源区的器件隔离区；用栅极掩模作为蚀刻掩模来蚀刻所述半导体基板以形成栅极区；在所述栅极区中沉积导电材料以形成包括操作栅极和非操作栅极在内的埋入式栅极；对所述操作栅极和所述非操作栅极的导电材料执行第一蚀刻；对所述非操作栅极的导电材料执行第二蚀刻；以及在所述半导体基板上沉积绝缘膜。
所述导电材料包括多晶硅、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、或者包括氮化钛(TiN)与钨(W)在内的沉积结构。
形成所述栅极区的步骤包括在所述半导体基板上执行各向异性工序。
对所述导电材料的第一蚀刻工序和第二蚀刻工序通过对所述导电材料执行各向异性工序来执行。
所述操作栅极和所述非操作栅极形成为线型。
埋入到所述非操作栅极中的导电材料的高度形成为低于埋入到所述操作栅极中的导电材料的高度。
该方法还包括：在沉积所述绝缘膜之后，对所述绝缘膜执行化学机械抛光(CMP)工序以使所述有源区露出。
根据本发明的一个实施例，一种半导体器件包括：器件隔离区，其在半导体基板中限定有源区；以及埋入式栅极，其包括形成于所述半导体基板中的操作栅极和非操作栅极。埋入到所述非操作栅极中的导电材料的高度形成为低于埋入到所述操作栅极中的导电材料的高度。
所述有源区形成为线型。
所述导电材料包括多晶硅、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、或者包括氮化钛(TiN)与钨(W)在内的沉积结构。
所述操作栅极和所述非操作栅极形成为线型。
附图说明
图1是示出根据本发明实施例的半导体器件及其制造方法的平面图。
图2a到图2c是示出根据本发明实施例的半导体器件及其制造方法的剖视图。
具体实施方式
下面，将参考附图详细说明本发明。
图1是示出根据本发明实施例的半导体器件及其制造方法的平面图。
参考图1，半导体基板200包括限定有源区210的器件隔离区220、以及与有源区210交叉的埋入式栅极240、240′。有源区210形成为线型。埋入式栅极240、240′包括操作栅极(或有效栅极(activegate))240和非操作栅极(或虚设栅极)240′，每种栅极都形成为线型。
图2a到图2c为沿着图1中的线A-A′截取的剖视图。
参考图2a，在半导体基板200中形成限定有源区210的器件隔离区220(参见图1)。有源区210形成为线型。器件隔离区220(参见图1)可以借助于浅沟槽隔离(ShallowTrenchIsolation，STI)工序来形成。在半导体基板200上沉积包括垫氧化物膜和垫氮化物膜的垫绝缘膜(未示出)。在垫绝缘膜上沉积光阻(photoresist，又称为光刻胶或光致抗蚀剂)膜(未示出)，并且用限定有源区210的掩模来执行曝光工序。在蚀刻露出的垫绝缘膜和半导体基板200以形成沟槽(未示出)之后，用旋涂式介电(SpinOnDielectric，SOD)材料填入沟槽。执行化学机械抛光(CMP)工序以使垫绝缘膜露出，从而形成器件隔离区220。
在器件隔离区220形成之后，将N型杂质注入露出的有源区210中。在包括有源区210的所得表面上沉积层间绝缘膜(未示出)。
在光阻膜(未示出)形成于层间绝缘膜上之后，用限定埋入式栅极的掩模执行曝光工序以将层间绝缘膜图案化。用经图案化的层间绝缘膜作为蚀刻掩模来蚀刻有源区210和器件隔离区220，以形成栅极区(未示出)。用于形成栅极区的蚀刻工序借助于各向异性工序来执行。在栅极区上沉积栅极氧化物膜(未示出)。
在所得表面上沉积导电材料230从而形成埋入式栅极235，该所得表面包括形成有栅极氧化物膜的栅极区。该导电材料230包括多晶硅、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)或其组合，例如，包括氮化钛(TiN)和钨(W)在内的叠层。埋入式栅极235包括操作栅极240和非操作栅极240′并且该埋入式栅极235形成为线图案。由于在非操作栅极240′中栅极电压维持在关断(off)状态，所以在有源区210之间不需要隔离工序。
参考图2b，使用将非操作栅极240′露出的掩模250作为蚀刻掩模来对形成非操作栅极240′的导电材料230进行第一蚀刻。该第一蚀刻工序借助于各向异性工序来执行，从而以100至500范围内的深度蚀刻导电材料230。
参考图2c，在移除使非操作栅极240′露出的掩模250之后，蚀刻形成非操作栅极240′和操作栅极240的导电材料230。该第二蚀刻工序借助于各向异性工序来执行。由于利用第一蚀刻工序和第二蚀刻工序对形成非操作栅极240′的导电材料230蚀刻两次，因此非操作栅极240′的高度低于操作栅极240的高度。形成非操作栅极240′的导电材料230的高度越小，则单元晶体管的阈值电压越高并且导电材料230与有源区210的源极/漏极区域之间的重叠区域越小。因此，可以消弱栅极引发漏极漏电流，并且改善半导体器件的刷新特性。
在一个实施例中，可以将第一与第二蚀刻工序的顺序颠倒。也就是说，根据该实施方式，可以在对操作栅极240和非操作栅极240′的导电材料230执行第二蚀刻工序之后对非操作栅极240′的导电材料230执行第一蚀刻工序。
在包括操作栅极240和非操作栅极240′在内的所得结构上沉积绝缘材料260。绝缘材料260包括SOD膜、旋涂碳(SOC)及SiO2中的任意者。之后，执行CMP工序以使有源区210露出。
如上所述，本发明包括在形成线型的有源区之后形成埋入式栅极。该埋入式栅极包括操作栅极和非操作栅极。非操作栅极的栅电极层(导电材料)的高度形成为低于操作栅极的栅电极层的高度，从而增加了阈值电压并防止注入了离子的有源区与非操作栅极重叠。因此，防止产生栅极引发漏极漏电流(GIDL)以改善半导体器件的刷新特性。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2010年4月7日提交的韩国专利申请No.10-2010-0031807的优先权，该韩国专利申请的全部内容通过引用并入本文。
Claims (16)
1.一种半导体器件的制造方法，所述方法包括：
在半导体基板中形成限定有源区的器件隔离区，所述有源区具有与所述器件隔离区平行的线型图案；
蚀刻所述有源区和所述器件隔离区以形成具有第一凹陷部和第二凹陷部的栅极区，所述第一凹陷部和所述第二凹陷部具有相同的深度和宽度；
在所述栅极区上并在所述第一凹陷部和所述第二凹陷部内沉积导电材料，以在所述第一凹陷部中形成有效栅极并在所述第二凹陷部中形成虚设栅极；
执行第一蚀刻步骤以蚀刻所述虚设栅极并避免蚀刻所述有效栅极；
执行第二蚀刻步骤以蚀刻所述有效栅极以及被所述第一蚀刻步骤蚀刻过的所述虚设栅极；以及
在所述半导体基板、所述第一凹陷部内的所述有效栅极和所述第二凹陷部内的所述虚设栅极上沉积绝缘膜；
其中，所述虚设栅极的厚度小于所述有效栅极的厚度。
2.根据权利要求1所述的方法，其中，
所述虚设栅极构造为保持在关断状态。
3.根据权利要求1所述的方法，其中，
所述导电材料包括多晶硅、铝、钨、氮化钨、钛、氮化钛及其组合中的任意一者。
4.根据权利要求1所述的方法，其中，
蚀刻所述有源区和所述器件隔离区以形成所述栅极区的步骤包括对所述半导体基板执行各向异性蚀刻。
5.根据权利要求1所述的方法，其中，
所述第一蚀刻步骤以及所述第二蚀刻步骤为各向异性蚀刻步骤；并且
蚀刻设置于所述第二凹陷部中的导电材料的步骤是在蚀刻设置于所述第一凹陷部和所述第二凹陷部中的导电材料的步骤之前执行的。
6.根据权利要求1所述的方法，还包括：
对所述绝缘膜执行化学机械抛光工序以使所述有源区露出。
7.根据权利要求1所述的方法，其中，
所述有效栅极和所述虚设栅极具有线型图案。
8.根据权利要求1所述的方法，还包括：
将N型杂质注入到所述有源区中以在所述有效栅极的侧部形成N型结。
9.一种半导体器件的制造方法，所述方法包括：
在半导体基板中形成限定有源区的器件隔离区，所述有源区具有与所述器件隔离区平行的线型图案；
蚀刻所述有源区和所述器件隔离区以形成第一凹陷部和第二凹陷部；
在所述第一凹陷部和所述第二凹陷部内沉积导电材料；
执行第一蚀刻步骤以蚀刻所述第一凹陷部内的第一导电材料和所述第二凹陷部内的第二导电材料；
执行第二蚀刻步骤以蚀刻被所述第一蚀刻步骤蚀刻过的所述第二导电材料而不蚀刻所述第一导电材料；以及
在所述半导体基板上并在所述第一凹陷部和所述第二凹陷部内沉积绝缘膜，
其中，所述第一导电材料限定有效栅极，所述第二导电材料限定保持在关断状态的虚设栅极，并且
所述虚设栅极的厚度设置为小于所述有效栅极的厚度。
10.根据权利要求9所述的方法，其中，
所述导电材料包括多晶硅、铝、钨、氮化钨、钛、氮化钛及其组合中的任意一者。
11.根据权利要求9所述的方法，其中，
所述第一蚀刻步骤和所述第二蚀刻步骤为各向异性蚀刻步骤。
12.根据权利要求9所述的方法，其中，
所述有效栅极和所述虚设栅极具有线型图案。
13.根据权利要求9所述的方法，还包括：
对所述绝缘膜执行化学机械抛光工序以使所述有源区露出。
14.一种半导体器件，包括：
器件隔离区，其在半导体基板中限定有源区，所述有源区具有与所述器件隔离区平行的线型图案；
有效栅极，其形成于所述半导体基板的第一凹陷部内；
虚设栅极，其形成于所述半导体基板的第二凹陷部内；以及
绝缘膜，其形成在所述第一凹陷部内的所述有效栅极和所述第二凹陷部内的所述虚设栅极上，
其中，所述第一凹陷部和所述第二凹陷部具有相同的深度和宽度，所述虚设栅极的导电材料的厚度小于所述有效栅极的高度。
15.根据权利要求14所述的半导体器件，其中，
所述有效栅极和所述虚设栅极包括多晶硅、铝、钨、氮化钨、钛、氮化钛及其组合中的任意一者。
16.根据权利要求14所述的半导体器件，其中，
所述有效栅极和所述虚设栅极具有线型图案。
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