KR20090123690A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

Info

Publication number
KR20090123690A
KR20090123690A KR1020080049887A KR20080049887A KR20090123690A KR 20090123690 A KR20090123690 A KR 20090123690A KR 1020080049887 A KR1020080049887 A KR 1020080049887A KR 20080049887 A KR20080049887 A KR 20080049887A KR 20090123690 A KR20090123690 A KR 20090123690A
Authority
KR
South Korea
Prior art keywords
gate
forming
hard mask
semiconductor device
etching
Prior art date
Application number
KR1020080049887A
Other languages
English (en)
Inventor
윤승환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080049887A priority Critical patent/KR20090123690A/ko
Publication of KR20090123690A publication Critical patent/KR20090123690A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 구체적으로 인접한 게이트 사이에 불순물 주입 공정을 위한 마스크 패턴 형성 물질이 잔류하는 것을 방지하기 위하여, 게이트 상부에 위치하는 하드마스크 패턴을 불순물 주입 공정 후에 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다. 본 발명의 방법에 의해 불순물 주입 공정을 안정하게 실시할 수 있으므로, 신뢰성 있는 반도체 소자를 제조할 수 있다.

Description

반도체 소자의 트랜지스터 제조 방법{Method for Manufacturing Transistor of Semiconductor Device}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 구체적으로 게이트 전극 상부에 위치하는 하드마스크 패턴을 불순물 주입 공정 후 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
오늘날 컴퓨터와 같은 정보 매체의 급속한 보급에 따라, 대용량의 저장 능력을 가지는 동시에 신뢰도 및 데이터를 액세스(access)하는 동작 속도는 향상된 고집적의 반도체 소자를 제조하기 위한 공정 기술의 개발이 절실히 요구된다.
한편, 반도체 소자의 고집적화로 셀 면적이 감소 되면서, 트랜지스터를 구성하는 게이트 라인의 길이(length)와 선폭(width)을 확보하거나, 소오스/드레인 접합 영역 및 채널 영역 등을 형성하기 위한 공정 마진을 확보하는데 어려움이 있다. 이에, 새로운 구조의 트랜지스터를 제조하기 위한 공정 기술 개발에 대한 연구가 계속되고 있다.
종래 반도체 소자의 트랜지스터 제조 방법은 도 1a 및 도 1b를 이용해 나타낼 수 있다.
먼저, 소자분리막(12)을 포함하면서, 셀부(미도시)와 페리부(미도시)로 구획된 기판(11) 상부에 게이트 폴리층 패턴(13), 도전층 패턴(14) 및 하드마스크 패턴(15)의 3층 적층 구조로 이루어진 게이트를 형성한다. 이때, 상기 게이트 구조는 리세스 게이트 구조를 포함한다.
상기 게이트를 마스크로 이용하는 자기정렬(self align) 방법으로 기판에 저농도 불순물 영역인 엘디디(lightly doped drain; LDD) 접합 영역(미도시)을 형성한다. 또한, 상기 게이트 상부에 고농도 불순물 주입 공정을 선택적으로 수행하기 위한 마스크 패턴(16)을 형성한다. 상기 마스크 패턴을 이용하여 셀부 및 페리부에 각각 P형 및 N형 접합 영역(미도시)을 형성한다.
상기 게이트를 포함하는 전면에 평탄화된 제1 층간절연막을 형성한 다음, 셀부의 게이트 전극 사이 제1 층간절연막을 식각하여 랜딩 플러그 콘택홀(미도시)을 형성한다.
한편, 반도체 소자가 점차 고집적화됨에 따라, 게이트 간 이격 거리가 축소되면서, 기판상에 엘디디 영역을 형성하거나, 고농도 불순물 주입 영역을 효율적으로 형성할 수 있는 공정 마진을 확보하는 것이 매우 어렵다. 예컨대, 상기 불순물 주입 영역을 형성하기 위하여, 3층 구조의 아스펙트 비(aspect ratio)가 높은 게이트 전면에 마스크 패턴을 형성하기 위한 노광 및 현상 공정을 실시하는 경우, 게이트 하부까지 노광 에너지가 도달하지 못하기 때문에, 후속 현상 공정 시에 포토레지스트가 완전히 제거되지 못하고 게이트 전극 사이에 잔류(16)하는 문제가 야기된다(도 2 참조). 이렇게 잔류하는 마스크 패턴 물질은 후속 불순물 주입 공정 시에 불순물 이온을 블로킹하여 안정한 접합 영역을 형성할 수 없다. 따라서, 트랜지스터 불량의 원인이 된다.
본 발명은 안정된 불순물 주입 공정을 수행하기 위하여, 게이트 상부의 하드마스크 패턴을 불순물 주입 공정 후에 형성하여 게이트의 아스펙트 비를 감소시킴으로써, 미세 간격으로 이격된 게이트 사이에 불순물 주입 공정용 마스크 패턴이 잔류하는 것을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
본 발명의 일 실시예에서는 기판의 셀부 및 페리부 상에 폴리층 패턴 및 도전층 패턴의 적층 구조로 이루어진 게이트를 형성하는 단계;
셀부 또는 페리부 영역에 각각 불순물 주입 영역을 형성하는 단계;
상기 게이트 표면상에 다층 절연막을 형성하는 단계;
상기 다층 절연막 전면에 하드마스크용 절연막을 형성하는 단계;
랜딩 플러그 마스크 패턴을 식각 마스크로 이용하여 상기 하드마스크용 절연막을 1차 식각하여 하드마스크 패턴을 형성하는 단계;
상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판이 노출될 때까지 다층 절연막을 2차 식각하여 랜딩 플러그용 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 제공한다.
상기 본 발명의 방법에서 상기 다층 절연막 형성 전의 공정 단계는 통상적인 반도체 소자의 트랜지스터 제조 방법을 적용하여 실시하는 것이 바람직하다.
상기 불순물 주입 영역은 반도체 기판의 엘디디 영역 및 고농도 불순물 주입 영역을 포함한다. 또한, 상기 불순물 주입 영역은 셀부 또는 페리부의 게이트를 선택적으로 노출하는 마스크 패턴을 형성한 단계; 상기 노출된 게이트 측벽에 스페이서를 형성하는 단계; 및 상기 게이트와 스페이서를 마스크로 불순물 주입 공정을 실시하는 단계에 의해 형성된다.
상기 다층 절연막은 게이트 전극 상부에 위치하는 하드마스크 패턴을 형성할 때 공정 마진을 확보할 수 있는 식각 배리어막으로 이용된다. 상기 다층 절연막은 질화막 및 산화막이 순차적으로 1~3회 반복 적층된 구조인 것이 바람직하다. 이때, 상기 질화막은 실리콘 질화막 및 실리콘 산화 질화막으로 이루어진 군으로부터 선택된 어느 하나의 질화막을 들 수 있으며, 셀부 상에 형성된 게이트 라인의 전체 선폭에 대하여 5~10% 두께로 증착다. 또한, 상기 산화막은 랜딩 플러그용 콘택홀 형성 공정 시에 콘택이 개구 되지 않는 단점을 개선함과 동시에, 하드마스크 패턴을 형성하기 위한 식각 공정 시에 식각 정지막으로 사용되어 식각 가스에 게이트가 노출되는 것을 방지하는 역할을 수행한다. 상기 산화막은 실리콘 산화막을 들 수 있으며, 셀부 상에 형성된 게이트 라인 전체 선폭에 대하여 2∼10% 두께로 증착된다.
또한, 상기 하드마스크용 절연막은 상기 다층 절연막을 이루는 질화막과 동일한 물성을 질화막을 사용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 1차 및 2차 식각 공정은 CF4, CHF3, C2F6, C3F8 및 C4F8으로 이루어지는 군으로부터 선택된 어느 하나의 불소계 식각 가스로 수행된다.
보다 구체적으로, 상기 1차 및 2차 식각 공정은 상기 랜딩 플러그용 마스크 패턴을 식각 마스크로 이용하여 상기 다층 절연막의 최상부의 산화막이 노출될 때까지 1차 식각 공정으로 하드마스크용 절연막을 식각하여 하드마스크 패턴을 형성한 다음, 상기 랜딩 플러그용 마스크 패턴과 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판이 노출될 때까지 2차 식각 공정으로 산화막과, 질화막을 순차적으로 식각하여, 게이트, 질화막 패턴과 산화막 패턴의 2층 구조로 이루어진 다층 절연막 패턴 및 하드마스크 절연막 패턴으로 이루어진 게이트 전극을 형성한다.
전술한 바와 같이, 본 발명은 고집적화된 반도체 소자 제조 시에 안정된 불순물 주입 공정을 수행하기 위한 공정 마진을 확보할 수 있는 방법을 제공한다. 즉, 본 발명에서는 게이트 전극 상부에 위치하는 하드마스크 패턴을 불순물 주입 공정 후에 형성함으로써, 불순물 주입 공정용 마스크 패턴을 아스펙트 비가 낮은 게이트 전면에 형성하도록 하여, 종래 아스펙트 비가 높은 게이트 사이에 마스크 패턴 물질이 잔류하던 문제점을 개선하였다. 아울러, 본 발명에서는 게이트 표면에 2층 절연막을 증착함으로써, 후속 랜딩 플러그용 콘택 형성 공정 시에 마스크 패턴의 오정렬이 유발되어도 게이트 상부가 손상되는 것을 방지할 수 있다. 따라서, 본 발명의 방법에 의해 불순물 주입 공정뿐만 아니라, 후속 랜딩 플러그 콘택홀 형성 공정을 안정하게 수행할 수 있어, 신뢰성 있는 트랜지스터를 포함하는 반도체 소자 를 제조할 수 있다.
본 발명의 방법에 의해 게이트의 아스펙트 비가 감소하여, 게이트 사이에 불순물 주입 공정용 마스크 패턴이 잔류하는 것을 방지할 수 있을 뿐만 아니라, 후속 랜딩 플러그 콘택홀을 형성하는 식각 공정 시에 게이트 상부가 손상되는 것을 방지할 수 있어, 신뢰성 있는 트랜지스터를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 3a 내지 도 3f는 본 발명의 반도체 소자의 트랜지스터 제조 방법을 도시한다.
도 3a를 참조하면, 소자분리막(112)을 구비한 기판(111)의 셀부(미도시) 및 페리부(미도시) 상에 리세스(113) 구조를 포함하는 게이트 폴리층(미도시) 및 도전층(미도시)을 증착한다. 상기 게이트 폴리층 및 도전층을 식각하여 리세스(113) 구조를 포함하는 게이트 폴리층 패턴(114) 및 도전층 패턴(115)의 2층 적층 구조로 이루어진 게이트를 형성한다.
도 3b를 참조하면, 상기 기판의 셀부(미도시) 및 페리부(미도시) 전면에 포 토레지스트를 형성한 다음, 노광 및 현상 공정을 포함하는 포토리소그라피 공정을 실시하여 셀부 또는 페리부를 선택적으로 노출하는 포토레지스트 패턴(116)을 형성한다.
이때, 셀부 및 페리부에 형성된 게이트는 게이트 폴리층 패턴과 도전층 패턴의 2층 구조로 되어 있기 때문에 아스펙트 비가 매우 낮다. 따라서, 상기 노광 공정 시에 게이트 사이의 하부까지 노광 에너지가 충분히 도달할 수 있기 때문에, 후속 현상 공정 시에 게이트 사이에 포토레지스트가 현상 되지 않고, 잔류하던 단점을 개선할 수 있다(도 4 참조).
상기 포토레지스트 패턴(115)을 마스크로 이용하여 셀부 및 페리부의 활성 영역 각각에 대한 불순물 주입 공정을 실시하여 엘디디 및 할로 영역을 형성한다.
상기 포토레지스트 패턴(115)을 제거한 다음, 셀부 및 페리부의 게이트 측벽에 스페이서(미도시)를 형성한다. 상기 게이트와 스페이서(미도시)를 이온 주입용 마스크로 이용하는 불순물 주입 공정을 실시하여, 셀부 및 페리부에 P+ 및 N+ 접합 (소오스/드레인)영역(미도시)을 각각 형성한다.
상기 게이트 전면에 제1 층간절연막(미도시)을 증착한 다음, 선택적 포토리소그라피 공정을 실시하여 셀부의 게이트를 노출하는 층간절연막 패턴(미도시)을 형성한다. 이때, 전술한 모든 공정 단계는 일반적인 반도체 소자의 트랜지스터 제조 방법에 따라 실시되는 것이 바람직하다.
도 3c를 참조하면, 상기 셀부에 노출된 게이트 표면에 제1 절연막(117)과 제2 절연막(119)을 순차적으로 적층한 다층 절연막을 형성한다.
상기 제1 절연막 및 제2 절연막은 후속 랜딩 플러그 콘택을 형성하기 위한 식각 공정 시에 식각 배리어막의 역할을 수행한다. 구체적으로, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화 질화막을 이용하여, 셀부에 형성된 게이트 라인 전체 선폭에 대하여 약 5~10% 두께로 증착된다. 또한, 상기 제2 절연막은 실리콘 산화막을 이용하여, 후속 랜딩 플러그용 콘택홀 형성 공정 시에 콘택이 개구 되지 않는 단점을 개선하기 위하여 셀부에 형성된 게이트 라인 전체 선폭의 10% 이하의 두께로 증착된다.
도 3d를 참조하면, 상기 셀부의 적층 구조를 포함한 전면에 하드마스크 절연막인 질화막(121)을 형성한다.
도 3e를 참조하면, 상기 하드마스크 절연막(121) 상부에 랜딩 플러그용 마스크 패턴(미도시)을 형성한다. 상기 제2 절연막(119)이 노출될 때까지, 상기 랜딩 플러그용 마스크 패턴(미도시)을 식각 마스크로, 불소계 식각 가스를 이용하는 1차 식각 공정을 실시하여 상기 하드마스크 절연막(121)을 식각하여 하드마스크 패턴을 형성한다.
도 3f를 참조하면, 상기 기판(111)이 노출될 때까지, 상기 랜딩 플러그용 마스크 패턴(미도시)과 하드마스크 패턴을 식각 마스크로, 불소계 식각 가스를 이용하는 2차 식각 공정으로 제2 절연막(119)과 제1 절연막(117)을 식각하여 게이트와, 제1 절연막 패턴, 제2 절연막 패턴 및 하드마스크 패턴으로 이루어진 게이트 전극 및 랜딩 플러그용 콘택홀(미도시)을 형성한다.
이때, 상기 랜딩 플러그 콘택 형성 공정 시에 식각 마스크 패턴의 오정렬이 발생하여도, 게이트 표면의 제1 및 제2 절연막이 식각 배리어막의 역할을 수행하기 때문에, 게이트 상부가 손상되는 것을 방지할 수 있다.
도 1a 및 도 1b는 종래 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도.
도 2는 상기 도 1b의 평면에 대한 전자 현미경(SEM) 사진.
도 3a 내지 도 3f는 본 발명의 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 개략도.
도 4는 상기 도 3b의 평면에 대한 SEM 사진.
<도면의 주요 부분에 대한 상세한 설명>
11, 111: 기판 12, 112: 소자분리막
13, 114: 게이트 폴리층 패턴 14, 115: 게이트 도전층 패턴
15: 하드마스크 패턴 16, 116: 마스크 패턴
17: 마스크 패턴 잔류물 113: 리세스 게이트 폴리층
117: 제1 절연막 119: 제2 절연막
121: 하드마스크 절연막

Claims (8)

  1. 기판의 셀부 및 페리부 상에 폴리층 패턴 및 도전층 패턴의 적층 구조로 이루어진 게이트를 형성하는 단계;
    셀부 또는 페리부 영역에 각각 불순물 주입 영역을 형성하는 단계;
    상기 게이트 표면상에 다층 절연막을 형성하는 단계;
    상기 다층 절연막 전면에 하드마스크용 절연막을 형성하는 단계;
    랜딩 플러그 마스크 패턴을 식각 마스크로 이용하여 상기 하드마스크용 절연막을 1차 식각하여 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판이 노출될 때까지 다층 절연막을 2차 식각하여 랜딩 플러그용 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 청구항 1에 있어서,
    상기 불순물 주입 영역은 반도체 기판의 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 청구항 1에 있어서,
    상기 다층 절연막은 질화막 및 산화막이 순차적으로 1~3회 반복 적층된 구조로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 청구항 3에 있어서,
    상기 질화막은 실리콘 질화막 및 실리콘 산화 질화막으로 이루어진 군으로부터 선택된 어느 하나의 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 청구항 3에 있어서,
    상기 질화막은 셀부 상에 형성된 게이트 라인의 전체 선폭에 대하여 5~10% 두께로 증착된 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 청구항 3에 있어서,
    상기 산화막은 셀부 상에 형성된 게이트 라인 전체 선폭에 대하여 2∼10% 두께로 증착되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 청구항 1에 있어서,
    상기 1차 및 2차 식각 공정은 불소계 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 청구항 7에 있어서,
    상기 불소계 식각 가스는 CF4, CHF3, C2F6, C3F8 및 C4F8으로 이루어지는 군으로부터 선택된 어느 하나의 식각 가스인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
KR1020080049887A 2008-05-28 2008-05-28 반도체 소자의 트랜지스터 제조 방법 KR20090123690A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080049887A KR20090123690A (ko) 2008-05-28 2008-05-28 반도체 소자의 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049887A KR20090123690A (ko) 2008-05-28 2008-05-28 반도체 소자의 트랜지스터 제조 방법

Publications (1)

Publication Number Publication Date
KR20090123690A true KR20090123690A (ko) 2009-12-02

Family

ID=41685894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049887A KR20090123690A (ko) 2008-05-28 2008-05-28 반도체 소자의 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR20090123690A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263460B2 (en) 2010-04-07 2012-09-11 Hynix Semiconductor Inc Method for manufacturing semiconductor device with buried gates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263460B2 (en) 2010-04-07 2012-09-11 Hynix Semiconductor Inc Method for manufacturing semiconductor device with buried gates
US8610203B2 (en) 2010-04-07 2013-12-17 Hynix Semiconductor Inc. Semiconductor device with buried gates

Similar Documents

Publication Publication Date Title
US7189605B2 (en) Method for fabricating semiconductor device
KR100729911B1 (ko) 반도체 소자의 제조방법
KR20110071353A (ko) 반도체 소자의 형성 방법
KR20080030385A (ko) 반도체 소자 및 그의 제조방법
KR100620655B1 (ko) 반도체 소자의 리세스 게이트 형성 방법
CN108122824B (zh) 半导体结构及其形成方法
KR20090123690A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20080045960A (ko) 반도체 소자의 랜딩플러그 형성방법
KR20120121723A (ko) 반도체 소자 및 그 형성 방법
KR20100132196A (ko) 반도체 소자의 제조방법
KR100822601B1 (ko) 반도체 소자의 콘택 플러그 및 그 제조방법
KR100982959B1 (ko) 반도체 소자의 제조 방법
US7517755B2 (en) Method for fabricating semiconductor device
KR101116268B1 (ko) 플래시 소자 및 그의 형성 방법
KR20110119046A (ko) 반도체 소자의 형성 방법
KR100627570B1 (ko) 반도체 소자의 제조 방법
KR101024814B1 (ko) 반도체 소자 형성 방법
KR100314151B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100520176B1 (ko) 반도체소자의 형성방법
KR101167205B1 (ko) 반도체 소자의 제조 방법
KR100351912B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100621451B1 (ko) 반도체 소자의 제조 방법
KR100596892B1 (ko) 반도체 소자의 트랜지스터 형성 방법
KR100873018B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20070014309A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination