CN101232015A - 半导体装置 - Google Patents

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Abstract

本发明揭示一种半导体装置及其形成方法，其包含嵌入式的金属－绝缘体－金属电容器于逻辑电路中，此半导体装置包含：衬底，具有绝缘区；下电极，具有第一导体，位于上述绝缘区上；介电膜位于上述下电极上，但暴露部分下电极；以及上电极，具有第二导体，位于上述介电膜上，其中上述介电膜沿着上述上电极的侧壁与底部延伸。本发明具有能够一并形成金属－绝缘体－金属电容器结构与晶体管的栅极结构、减少工艺成本和工艺步骤并改善装置性能表现的优点。

Description

半导体装置
技术领域
本发明涉及金属-绝缘体-金属电容器结构，特别涉及一种半导体装置，其包含金属-绝缘体-金属电容器结构与邻接的金属栅极的互补式金属氧化物晶体管，以及同时形成二者的方法，以降低制造成本、改善工艺流程、及改善金属-绝缘体-金属电容器结构与互补式金属氧化物晶体管在高速应用领域中的性能表现。
背景技术
随着科技的发展，在系统整合芯片方面，也就是一并进行模拟与数字信号的处理方面的需求日渐增加。将模拟电路与数字电路设计在邻近位置有愈来愈多的好处，例如将数字与模拟电路块放在一起操作，即是所谓的混合式系统(mixed mode system)。
多晶硅-绝缘体-多晶硅电容器是本技术领域熟知的技术，用于传统的混合式系统。然而，多晶硅-绝缘体-多晶硅电容器的形成，会对在芯片相邻区域上形成逻辑电路的互补式金属氧化物晶体管工艺技术造成问题。另外，多晶硅-绝缘体-多晶硅电容器具有令人无法接受的性能表现，包含由于载流子耗尽效应，其在不同操作电压之下的电容值不稳定。另外，多晶硅-绝缘体-多晶硅电容器的缺点还有难以持续进行尺寸微缩的问题，而且在高速应用领域方面所展现的性能表现也不佳。因此，前述及其他的多晶硅-绝缘体-多晶硅电容器的缺点使其无法应用于未来的混合模式电路。
已发现金属-绝缘体-金属电容器的性能表现优于多晶硅-绝缘体-多晶硅电容器，但仍有若干传统的困难点与工艺方面尚待克服。例如，金属-绝缘体-金属电容器结构通常在半导体后段工艺中形成，这会增加工艺步骤与成本，且对前段工艺、与包含镶嵌内连线工艺的后段工艺的工艺整合方面造成挑战。
许多模拟与混合模式系统需要在电子性质方面具有精密再现性的电路构件结构，例如金属-绝缘体-金属电容器结构，以使不同的电路构件在电性方面能够相容。电路构件在电性方面不相容会造成信号处理品质的下降，且会因构件间的关键性尺寸的偏移而产生不良影响。通常会因为要制造某些构件例如在后段工艺中制造金属-绝缘体-金属电容器，而增加工艺步骤，进而造成关键性尺寸偏移的恶化。
因此我们需要一种更好的金属-绝缘体-金属电容器结构及其制造方法，其应该达成成本的降低、以及金属-绝缘体-金属电容器和包含混合模式系统的互补式金属氧化物晶体管在性能表现方面的改善。
发明内容
有鉴于此，本发明提供一种半导体装置及其形成方法，该装置包含电容器与晶体管，以解决上述现有技术中所遭遇的问题。
本发明提供一种半导体装置，包含衬底、下电极、介电膜、以及上电极。上述衬底具有绝缘区。上述下电极具有第一导体，位于上述绝缘区上。上述介电膜位于上述下电极上，但暴露部分下电极。上述上电极具有第二导体位于上述介电膜上，其中上述介电膜沿着上述上电极的侧壁与底部延伸。
上述半导体装置还可包含：侧壁间隔物，位于该下电极上与该上电极的侧壁上。
上述半导体装置还可包含：虚置介电层，位于该衬底的绝缘区与该下电极之间。
上述半导体装置中，该介电膜可为高介电常数介电膜。
本发明又提供一种半导体装置，包含电容器与晶体管，并包含衬底、下电极、介电膜、第二金属、与绝缘层。上述衬底包含邻接逻辑电路区的混合模式区。上述下电极，其包含第一金属，位于上述混合模式区的绝缘体区上。上述介电膜于该下电极与该逻辑电路区内的半导体区上，分别作为电容器介电膜与栅极介电质。上述第二金属于上述介电膜上，分别作为上述混合模式区内的电容器结构的上电极、与上述逻辑电路区内的晶体管结构的真实栅极，其中上述介电膜沿着上述上电极与上述真实栅极的侧壁延伸。绝缘层于上述电容器结构与上述晶体管结构上。
上述半导体装置还可包含：第一侧壁间隔物，位于该上电极的侧壁与该下电极上；以及第两侧壁间隔物，位于该真实栅极的侧壁与该衬底上。
上述半导体装置中，该介电膜可包含高介电常数介电膜。
上述半导体装置中，该上电极可与该真实栅极为实质上共平面。
本发明又提供一种半导体装置的形成方法，其包含电容器与晶体管。首先，提供衬底。上述衬底包含邻接半导体区的绝缘体区。然后，将下电极形成于上述绝缘区上。上述下电极包含第一导体。然后，将介电膜形成于上述下电极与上述半导体区上，分别作为电容器介电膜与栅极介电质。最后，将第二导体形成于上述电容器介电膜与上述栅极介电质上，分别作为电容器结构的上电极、与晶体管结构的真实电极。
本发明又提供一种半导体装置的形成方法，其包含电容器与晶体管。首先，提供衬底。上述衬底包含邻接主动区的绝缘体区。然后，将下电极形成于上述绝缘区上。上述下电极包含第一导体。然后将第一栅极结构形成于上述下电极上，并同时形成第二栅极结构于上述主动区上。然后，去除上述第一与第二栅极结构的栅极部分，形成分别暴露上述下电极与上述主动区的第一开口与第二开口。然后形成介电膜，使其沿着上述第一与第二开口延伸，以形成电容器元件于上述下电极上，并同时形成栅极介电质于上述主动区上。最后，形成第二导体，使其填入上述第一与第二开口，分别形成电容器结构的上电极、与晶体管结构的真实电极。
本发明又提供一种半导体装置，包含电容器与晶体管，并包含衬底、下电极、介电膜、与第二导体。上述衬底包含邻接半导体区的绝缘体区。上述下电极包含第一导体位于上述绝缘体区上。上述介电膜位于上述下电极与上述半导体区上，分别作为电容器介电膜与栅极介电质。上述第二导体位于上述电容器介电膜与上述栅极介电质上，分别作为电容器结构的上电极、与晶体管结构的真实栅极。
上述半导体装置中，该介电膜可沿着该上电极与该真实栅极的侧壁延伸。
本发明具有能够一并形成金属-绝缘体-金属电容器结构与晶体管的栅极结构、减少工艺成本和工艺步骤并改善装置性能表现的优点。
附图说明
图1A～图1G为一系列的剖面图，显示本发明实施例的半导体装置在各工艺步骤中的例示的部分，其具有金属-绝缘体-金属的结构与互补式金属氧化物晶体管。
图2为本发明数个实施例的流程图。
其中，附图标记说明如下：
10A～混合式区            10B～逻辑电路区
12A～绝缘体区            12B～绝缘体区
13～虚置栅极介电材料层   14～底部导体电极材料
14A～下电极部1           6A～虚置栅极结构
16B～有效栅极结构        16C～虚置栅极结构
18A～牺牲栅极部          18B～有效栅极部
18C～牺牲栅极部          19A～栅极开口
19B～栅极开口            19C～栅极开口
20A～轻掺杂区            22A～侧壁间隔物
22B～侧壁间隔物          22C～侧壁间隔物
24A～源/漏极区           25A～自对准硅化物区
26A～第一绝缘层          26B～第二绝缘层
28～介电膜               28A～介电质的电容器元件
28B～栅极介电质部        28C～栅极介电质部
30～上电极导体材料       30A～上金属导体电极
30B～金属导体栅极        30C～金属导体栅极
32A～导体接点            32B～导体接点
32C～导体接点            201～步骤
203～步骤                205～步骤
207～步骤                209～步骤
211～步骤                213～步骤
215～步骤
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
虽然在本发明中所揭示的嵌入式金属-绝缘体-金属电容器结构及其制造方法，以包含其与邻接的互补式金属氧化物晶体管(例如金属氧化物半导体场效晶体管)的混合式元件为例进行叙述，但是对本发明所属技术领域中普通技术人员而言，可将本发明的方法加以融会贯通之后，并应用至含有相邻的电容器(电荷储存装置)与晶体管的其他元件的制造方面，例如模拟式射频电路与动态随机存取存储器元件，其好处是可一并形成金属-绝缘体-金属电容器结构与晶体管的栅极结构。
图1A～图1G显示本发明例示的实施例，其形成嵌入式(混合式)的金属-绝缘体-金属电容器结构。例如图1A显示半导体衬底(例如工艺中的半导体晶圆的芯片部分)包含并列配置的混合式(mixed mode)区10A与逻辑电路区10B，以示出并行的工艺。上述半导体衬底可以是任何衬底。例如上述半导体衬底可包含但不限于硅、绝缘层上覆硅(silicon on insulator；SOI)、堆叠的绝缘层上覆硅(stacked silicon on insulator；SSOI)、堆叠的绝缘层上覆硅锗(stacked SiGe on insulator；S-SiGeOI)、绝缘层上覆锗(germanium oninsulator；GeOI)、与上述的组合。
仍请参考图1A，显示混合式区10A与逻辑电路区10B内的绝缘体(隔离)区12A与12B，其可以是浅沟槽隔离(shallow trench isolation；STI)结构、局部氧化(local oxidation；LOCOS)区、或以本技术领域中熟知的传统热氧化法及/或化学气相沉积法形成的场氧化区。然后，以传统的化学气相沉积法及/或热氧化物成长法，将虚置(dummy)栅极介电材料(例如氧化铝)层13形成于上述衬底的表面上。
请仍参考图1A，然后，借助传统的工艺，并视所要形成的材料选择适当的工艺例如物理气相沉积法、化学气相沉积法、电化学沉积法、或类似方法，将底部导体电极材料14形成于虚置栅极介电材料层13上，其中底部导体电极材料14优选包含金属。上述下电极可以是任何含金属的导体，包含钨、氮化钨、钛、氮化钛、钼、氮化钽、铜、铜铝、与上述的组合；而优选是金属，以供降低电阻与应用于高速方面。
请参考图1B，然后施以传统的光刻图形化与蚀刻工艺，将底部导体电极材料14图形化，而在上述衬底的混合式区10A上形成下电极部14A，并去除上述衬底的逻辑电路区10B上的底部导体电极材料14，以暴露虚置栅极介电材料层13。例如，先形成抗蚀剂式的蚀刻掩模(图中未示)，再进行蚀刻工艺。对本发明所属技术领域中普通技术人员而言，应了解可使用干式或湿式的蚀刻工艺，优选为各向异性的工艺，来图形化而形成下电极部14A。
请参考图1C，施以传统的互补式金属氧化物晶体管的制造工艺来形成虚置栅极结构16A于上述混合式区10A上，并同时形成虚置栅极结构16B、16C于上述衬底的逻辑电路区10B上。例如可借助传统的工艺如等离子体增强化学气相沉积法、低压化学气相沉积法，沉积栅极材料例如多晶硅，再借助光刻图形化与蚀刻工艺而形成牺牲栅极部18A、有效栅极部18B、牺牲栅极部18C。然后以离子注入工艺，将轻掺杂区20A形成于邻接有效栅极部18B的两侧之处，接下来分别将侧壁间隔物22A、22B、22C分别形成于牺牲栅极部18A、18B、18C的两侧，而完成虚置栅极结构16A、有效栅极结构16B、虚置栅极结构16C。然后，以传统的离子注入工艺将源/漏极区24A形成于邻接有效栅极结构16B的侧壁间隔物22B的两侧之处。可视需求借助例如传统形成金属硅化物如TiSi2或CoSi2的工艺，分别在源/漏极区24A上形成自对准硅化物区25A。
对本发明所属技术领域中普通技术人员而言，可了解不需用以形成轻掺杂区与源/漏极区的离子注入工艺、且优选为不要施加于虚置栅极结构16A、16C。虚置栅极结构例如为虚置栅极结构16C，其尺寸与有效栅极结构16B大体相同，可形成于逻辑电路区10B的绝缘体区12B上，而与有效栅极结构16B相邻，以帮助各向异性蚀刻的工艺窗控制，并改善后文叙述的平坦化工艺例如化学机械研磨(chemical mechanical polishing；CMP)。本发明所属技术领域中普通技术人员而言，也可了解混合式区10A上的虚置栅极结构16A，其后续会用以形成金属-绝缘体-金属电容器结构，会宽于有效栅极结构16B例如两倍或更多，以得到足够的电容值。
请仍参考图1C，然后将第一绝缘层26A沉积于包含混合式区10A与逻辑电路区10B的工艺表面上，第一绝缘层26A也称为前金属介电质(pre-metaldielectric；PMD)或层间介电质(interlevel dielectric；ILD)，然后以传统的化学机械研磨工艺将其表面平坦化，使第一绝缘层26A大致与其周围(相邻)的栅极结构共平面。第一绝缘层26A可以是传统的绝缘材料，例如为以旋涂法、化学气相沉积法、或等离子体增强化学气相沉积法形成的已掺杂或未掺杂的氧化硅，包含掺硼且以四乙氧基硅烷(tetraethoxysilane；TEOS)为硅源的氧化硅、掺磷且以四乙氧基硅烷为硅源的氧化硅、掺硼与磷且以四乙氧基硅烷为硅源的氧化硅、等离子体增强氧化物、还有低介电常数介电质例如掺碳的氧化物与有机硅玻璃(organo-silane glass；OSG)。
请参考图1D，接下来以等离子体蚀刻工艺，分别将虚置栅极结构16A、有效栅极结构16B、虚置栅极结构16C的牺牲栅极部18A、有效栅极部18B、牺牲栅极部18C，以分别形成栅极开口19A、19B、19C。对本发明所属技术领域中普通技术人员而言，应了解在蚀刻之前可用光刻法对工艺表面施以图形化而形成抗蚀剂蚀刻掩模(图中未示)。上述蚀刻工艺例如为各向异性的反应离子蚀刻工艺。上述蚀刻工艺的实施用以暴露混合式区10A上的下电极部14A与逻辑电路区10B上的虚置栅极介电材料层13。接下来去除栅极材料，亦即以湿式或干式蚀刻工艺去除位于上述衬底上、且位于栅极开口19B与19C底部的虚置栅极介电材料层13，而将位于栅极开口19A底部的下电极部14A留下。
请参考图1E，然后以传统的工艺例如物理气相沉积与化学气相沉积、且包含原子层化学气相沉积，顺应性地沉积例如为高介电常数介电层的介电膜28，其具有介电常数大于10、优选为大于20的介电质，使其沿着栅极开口19A、19B、19C的底部延伸(覆盖其侧壁与底部)。介电膜28的例示材料包含但不限于高介电常数介电质例如氧化钽(例如为TaO2)、五氧化二钽(例如为Ta2O5)、氧化铪(例如为HfO2)、氧化铝(例如为Al2O3)、氧化铟(例如为InO2)、氧化镧(例如为LaO2)、氧化锆(例如为TaO2)、氧化钇(例如为Y2O3)、与上述的组合。对本发明所属技术领域中普通技术人员而言，可了解介电膜28的厚度，有一部分决定于互补式金属氧化物半导体的栅极结构的设计限制，还有金属-绝缘体-金属电容器结构所需的电容值，例如为50～
Figure A20071010421100101
仍请参考图1E，在沉积高介电常数的介电膜28之后，以传统的工艺例如化学气相沉积、物理气相沉积、电化学沉积的至少其中之一，形成上电极导体材料30，以填入介电膜28上的栅极开口19A、19B、19C的剩余部分，其中上电极导体材料30优选为包含金属，可包含与下电极部14A相同或不同的导体材料。上电极导体材料30的形成额外包含以毯覆性的沉积工艺形成厚度超过所需的部分，其优选为金属导体材料，以在高速应用领域中降低电阻。
请参考图1F，接下来施以平坦化工艺，优选为化学机械研磨工艺，以去除第一绝缘层26A的表面上的多余的上电极导体材料30与多余的介电膜28以同时平坦化并完成金属-绝缘体-金属电容器结构(前身为虚置栅极结构16A)的形成，其在混合式区10A内的介电质的电容器元件28A上具有上金属导体电极30A，并在逻辑电路区10B上的栅极介电质部28B与28C上，分别同时形成含有金属导体栅极30B与30C的栅极结构16B与16C，其中金属导体栅极30B为真实栅极。对本发明所属技术领域中普通技术人员而言，可以了解在化学机械研磨的平坦化工艺之后，金属-绝缘体-金属电容器与栅极结构大体上为共平面。
请参考图1G，接下来施以传统的工艺，形成第二绝缘层(例如层间介电层)26B于金属-绝缘体-金属电容器结构16A与栅极结构16B、16C上，其材料可包含与第一绝缘层26A相同或不同的材料。接下来借助镶嵌工艺，形成用以与金属-绝缘体-金属电容器的电极进行电性接触的导体接点32A与32B、以及用以与有效栅极结构16B的源/漏极区24A行电性接触的导体接点32C。
图2为本发明数个实施例的流程图。在步骤201中，将下电极导体形成于衬底的绝缘体区上，上述绝缘体区具有第一区。在步骤203中，将虚置栅极结构形成于上述下电极上，并将有效栅极结构形成于上述衬底的第二区上。在步骤205中，形成与上述栅极结构邻接的第一层间介电层。在步骤207中，将上述栅极结构中的栅极部分去除，以分别形成栅极结构开口。在步骤209中，形成高介电常数介电膜，其沿着上述栅极结构开口的轮廓而延伸。在步骤211中，形成第二导体，以填入上述栅极结构开口。在步骤213中，执行平坦化(化学机械研磨)的工艺，以去除上述基板上的多余的第二导体与多余的高介电常数介电膜，以自虚置栅极结构形成金属-绝缘体-金属电容器、自有效栅极结构形成互补式金属氧化物晶体管。在步骤215中，形成第二层间介电层，使其包含电性接点，以与上述金属-绝缘体-金属电容器结构的电极及上述互补式金属氧化物晶体管电性接触。
因此，借助本发明而达成的半导体装置例如为包含金属-绝缘体-金属电容器结构与互补式金属氧化物半导体栅极结构的混合式的模拟/数字(逻辑)装置、射频模拟装置、或动态随机存取存储器。上述金属-绝缘体-金属电容器与互补式金属氧化物半导体栅极结构一并形成以减少工艺成本并改善装置的性能表现。上述互补式金属氧化物半导体栅极结构与金属-绝缘体-金属电容器的电极具有例如金属导体材料，其改善上述互补式金属氧化物半导体栅极结构的性能表现(例如操作速度)，借此改善上述混合式装置的操作特性。导体(例如金属)的互补式金属氧化物半导体(例如金属氧化物半导体场效晶体管)栅极，因为克服了多晶硅的耗尽效应而改善装置的速度。借助并行、相容的工艺来形成金属-绝缘体-金属电容器可减少所需的工艺步骤的数量，并改善电压-电容的线性度(linearity)。借助在金属-绝缘体-金属电容器与互补式金属氧化物半导体栅极介电质使用相同的高介电常数介电膜，进一步减少工艺步骤，且改善金属-绝缘体-金属电容器结构的电容值，并改善互补式金属氧化物半导体栅极结构的性能表现，例如为减少短沟道效应(shortchannel effects；SCE)。因此金属-绝缘体-金属电容器结构与互补式金属氧化物半导体栅极结构可以作尺寸缩减，并达成减少成本与达成栅极性能的改善，以符合高速应用的需求。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，应当可作些许的变动与修改，因此本发明的保护范围当视所附权利要求为准。

Claims (10)

1.一种半导体装置，包含：
衬底，具有绝缘区；
下电极，具有第一导体，位于该绝缘区上；
介电膜位于该下电极上，但暴露部分下电极；以及
上电极，具有第二导体，位于该介电膜上，其中该介电膜沿着该上电极的侧壁与底部延伸。
2.如权利要求1所述的半导体装置，还包含侧壁间隔物，位于该下电极上与该上电极的侧壁上。
3.如权利要求1所述的半导体装置，还包含虚置介电层，位于该衬底的绝缘区与该下电极之间。
4.如权利要求1所述的半导体装置，其中该介电膜为高介电常数介电膜。
5.一种半导体装置，包含电容器与晶体管，并包含：
衬底，包含邻接逻辑电路区的混合模式区；
下电极，其包含第一金属，位于该混合模式区的绝缘体区上；
介电膜，位于该下电极与该逻辑电路区内的半导体区上，分别作为电容器介电膜与栅极介电质；
第二金属，位于该介电膜上，分别作为该混合模式区内的电容器结构的上电极、与该逻辑电路区内的晶体管结构的真实栅极，其中该介电膜沿着该上电极与该真实栅极的侧壁延伸；以及
绝缘层，位于该电容器结构与该晶体管结构上。
6.如权利要求5所述的半导体装置，还包含：
第一侧壁间隔物，位于该上电极的侧壁与该下电极上；以及
第两侧壁间隔物，位于该真实栅极的侧壁与该衬底上。
7.如权利要求5所述的半导体装置，其中该介电膜包含高介电常数介电膜。
8.如权利要求5所述的半导体装置，其中该上电极与该真实栅极为实质上共平面。
9.一种半导体装置，包含电容器与晶体管，并包含：
衬底，包含邻接半导体区的绝缘体区；
下电极，其包含第一导体，位于该绝缘体区上；
介电膜，位于该下电极与该半导体区上，分别作为电容器介电膜与栅极介电质；以及
第二导体，位于该电容器介电膜与该栅极介电质上，分别作为电容器结构的上电极、与晶体管结构的真实栅极。
10.如权利要求9所述的半导体装置，其中该介电膜沿着该上电极与该真实栅极的侧壁延伸。
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