TWI757139B - 具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法 - Google Patents

具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法 Download PDF

Info

Publication number
TWI757139B
TWI757139B TW110112213A TW110112213A TWI757139B TW I757139 B TWI757139 B TW I757139B TW 110112213 A TW110112213 A TW 110112213A TW 110112213 A TW110112213 A TW 110112213A TW I757139 B TWI757139 B TW I757139B
Authority
TW
Taiwan
Prior art keywords
gate electrode
layer
semiconductor memory
memory device
gate
Prior art date
Application number
TW110112213A
Other languages
English (en)
Other versions
TW202141736A (zh
Inventor
蘇國輝
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202141736A publication Critical patent/TW202141736A/zh
Application granted granted Critical
Publication of TWI757139B publication Critical patent/TWI757139B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭露提供一種具有氣隙以降低在一位元線與一鄰近導電特徵之間之電容耦合的半導體記憶體元件及該半導體記憶體元件的製備方法。該半導體記憶體元件具有一基底、一絕緣組件、一閘極結構、一第一摻雜區、一第二摻雜區、一位元線、一氣隙、一電容栓塞以及一著陸墊；該絕緣組件界定出一主動區在該基底中，該絕緣組件具有一第一P型離子濃度；該閘極結構設置在該基底中；該第一摻雜區位在該主動區中之該閘極結構的一第一側處；該第二摻雜區位在該主動區中之該閘極結構的一第二側處；該位元線位在該第一摻雜區上；該氣隙位在鄰近該位元線處；該電容栓塞設置在該第二摻雜區上，且一阻障層位在該電容栓塞的一側壁上；該著陸墊位在該電容栓塞的一突出部上；其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層設置在該電容栓塞的一突出部上，該第二矽化物層設置在該阻障層的一側壁上。

Description

具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法
本申請案主張2020年4月24日申請之美國正式申請案第16/857,890號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體記憶體元件。特別是有關於一種具有氣隙之半導體記憶體元件及其製備方法，其係用以降低在一位元線與鄰近導電特徵之間的電容耦合。
半導體元件係廣泛地使用在電子產業。半導體元件可具有相對小的尺寸、多功能特性及/或相對低的製造成本。半導體元件可歸類為以下其中之一：儲存邏輯資料的半導體記憶體元件、處理邏輯資料的半導體邏輯元件，以及同時具有半導體記憶元件之功能與半導體邏輯元件之功能的混合半導體元件。
相對高速與相對低電壓的半導體元件可滿足電子晶粒之所欲的特性(意即高速及/或低功耗)，而電子元件包括半導體元件。半導體元件可相對地高度整合。半導體元件的可靠度可藉由半導體元件的相對高度整合密度而降低。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體記憶體元件，包括一基底；一絕緣組件，界定出一主動區在該基底中，並具有一第一P型離子濃度；一閘極結構，設置在該基底中；一第一摻雜區，設置在該主動區中之該閘極結構的一第一側處；一第二摻雜區，位在該主動區中之該閘極結構的一第二側處；一位元線，位在該第一摻雜區上；一氣隙，位在鄰近該位元線處；一電容栓塞，設置在該第二摻雜區上，且一阻障層位在該電容栓塞的一側壁上；以及一著陸墊，位在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層設置在該電容栓塞的該突出部上，該第二矽化物層設置在該阻障層的一側壁上。
在本揭露的一些實施例中，該著陸墊還包括一阻障層，位在該突出部與該第二矽化物層之間。
在本揭露的一些實施例中，該第二矽化物層的一上端高於該第一矽化物層的一上端。
在本揭露的一些實施例中，該第一矽化物層與該第二矽化物層包含多晶矽，該第一矽化物層包含鎢，且該第二矽化物層包含鈦。
在本揭露的一些實施例中，該第二矽化物層圍繞該第一矽化物層設置。
在本揭露的一些實施例中，該閘極結構包括一閘極介電層、一下閘極電極以及一上閘極電極，該閘極介電層共形地設置在一閘極溝槽的各內側壁上，該下閘極電極設置在該閘極介電層上，該上閘極電極設置在該下閘極電極上，其中相較於該上閘極電極，該下閘極電極具有一相對低的功函數。
在本揭露的一些實施例中，該主動區具有一P型離子濃度，該下閘極電極包含多晶矽，係摻雜有一N型摻離子，而該下閘極電極共形地設置在該閘極介電層上。
在本揭露的一些實施例中，該半導體記憶體元件還包括一中間閘極電極，設置在該下閘極電極與該上閘極電極之間，其中該中間閘極電極包含一阻障金屬，且該中間閘極電極共形地設置在該下閘極電極上。
在本揭露的一些實施例中，該上閘極電極包含一金屬、一金屬合金或一金屬化合物，且該上閘極電極填滿該閘極溝槽並具有一類軌道(rail-like)形狀。
在本揭露的一些實施例中，該半導體記憶體元件還包括一罩蓋閘極電極，係覆蓋該上閘極電極的一上表面，其中該罩蓋閘極電極具有一下罩蓋閘極電極以及一上罩蓋閘極電極，該上罩蓋閘極電極設置在該下罩蓋閘極電極上，而該下罩蓋閘極電極包含一阻障金屬，且該上罩蓋閘極電極包含多晶矽，係摻雜有一N型離子。
本揭露之另一實施例提供一種半導體記憶體元件的製備方法，包括：形成一絕緣組件以界定出一主動區在一基底中以及一摻雜區在該主動區中；形成一閘極結構在該基底中，其中該閘極結構分隔該摻雜區成為一第一摻雜區以及一第二摻雜區；形成一位元線結構在該第一摻雜區上；形成一氣隙鄰近該位元線結構；形成一電容栓塞在該第二摻雜區上以及形成一阻障層在該電容栓塞的一側壁上；以及形成一著陸墊在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層位在該突出部上，該第二矽化物層位在該阻障層的一側壁上。
在本揭露的一些實施例中，形成一閘極結構在該基底中的步驟包括：形成一閘極溝槽在該基底中；共形地形成一閘極介電層在該閘極溝槽的各內側壁上；形成一下閘極電極在該閘極介電層上；以及形成一上閘極電極在該下閘極電極上，其中相對於該上閘極電極，該下閘極電極具有一相對較低的功函數。
在本揭露的一些實施例中，該主動區具有一第一P型離子濃度，該下閘極電極包含多晶矽並摻雜有一N型離子，且該下閘極電極共形地設置在該閘極介電層上。
在本揭露的一些實施例中，該半導體記憶體元件的製備方法還包括：共形地形成一中間閘極電極在該下閘極電極與該上閘極電極之間，其中該中間閘極電極包含一阻障金屬。
在本揭露的一些實施例中，該上閘極電極包含一金屬、一金屬合金或一金屬化合物，且該上閘極電極填滿該閘極溝槽並具有一類軌道形狀。
在本揭露的一些實施例中，該半導體記憶體元件的製備方法還包括：形成一罩蓋閘極電極以覆蓋該上閘極電極的一上表面，其中該罩蓋閘極電極具有一下罩蓋閘極電極以及一上罩蓋閘極電極，該上罩蓋閘極電極設置在該下罩蓋閘極電極上，且該下罩蓋閘極電極包含一阻障金屬，而該上罩蓋閘極電極包含多晶矽，係摻雜有一N型離子。
在本揭露的一些實施例中，形成一氣隙鄰近該位元線結構的該步驟包括：形成一位元線罩蓋層以圍繞該位元線結構的一暴露表面；形成一第一位元線間隙子在該位元線結構的各側邊上，且該位元線罩蓋層位在該位元線結構與該第一位元線間隙子之間；形成一第二位元線間隙子在該第一位元線間隙子的各側邊上；以及執行一蝕刻製程以移除該第一位元線間隙子。
在本揭露的一些實施例中，形成一著陸墊在該電容栓塞的一突出部上之步驟包括：暴露該電容栓塞的該突出部以及該阻障層的一上部；形成一襯墊層以覆蓋該電容栓塞與該阻障層；以及執行一熱製程以形成一著陸墊在該介電層上，其中該熱製程轉換該突出部的一部分與該襯墊層成為該第一矽化物層，且該熱製程轉換該阻障層之該上部的一部分與該襯墊層成為該第二矽化物層。
在本揭露的一些實施例中，在該熱製程之後，該第二矽化物層的一上端係高於該第一矽化物層的一上端，且該第二矽化物層圍繞該第一矽化物層設置。
在本揭露的一些實施例中，該第一矽化物層與該第二矽化物層包含多晶矽，該第一矽化物層包含鎢，且該第二矽化物層包含鈦。
由於在二導電特徵之間引入氣隙，而導電特徵係例如位元線結構以及電容栓塞，所以可有效地降低在二導電特徵之間的寄生電容。如此，可改善整體元件效能(意即減少功耗以及電阻-電容(RC)延遲)，且可提升該半導體元件的良率。
再者，由於該自校準著陸墊具有金屬矽化物，其中該金屬矽化物層的一寬度係大於該電容栓塞的一寬度，所以可有效地解決在接下來形成的電容結構與著陸墊之間的未對準(misalignment)問題。
此外，該功函數調整層具有一相對低的功函數且設置在該閘極結構之導電層外側，可以降低或最小化該字元線到該等摻雜區所產生的一閘極引發汲極漏電流(GIDL)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體記憶體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體記憶體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一些實施例中一種具有氣隙以降低在多個導電特徵之間的電容耦合之半導體記憶體結構100的製備方法10的流程示意圖。方法10可作為多個步驟執行。應當理解，方法10可以任何順序執行，並可具有相同、更多或較少的步驟。應當理解，方法10可藉由一或多個半導體製造設備或製造工具所執行。在一些實施例中，方法10包括步驟S11、S13、S15、S17、S19以及S21。圖1的步驟S11到S21係結合下列圖式進行詳細說明。
圖2為依據本揭露一些實施例在如圖1所示之方法10中步驟S11中形成一絕緣組件以界定多個主動區在一基底中並形成一摻雜區在該主動區中之一中間階段的剖視示意圖。在一些實施例中，執行該等製造程序以形成一絕緣組件107，而絕緣組件107係界定出一主動區103在一基底101中。基底101可包括一單晶矽層，其係輕度摻雜有一P型離子，李如硼(B)。絕緣組件107可藉由執行一淺溝隔離(STI)製程所實現。此外，該方法可包括形成一緩衝層109在基底101的表面上，以及經由一離子植入製程而形成一源極/汲極區(摻雜區)105在基底101的主動區103中。緩衝層109的形成可包括薄薄地氧化基底101的表面，或者是薄薄地沉積一氧化矽在基底101的表面上。源極/汲極區105的形成可包括執行一離子植入製程以植入多個N型離子進入基底101之主動區103的一上部中，而N型離子矽例如磷(P)或砷(As)。接下來，即可移除緩衝層109。
圖3為依據本揭露一些實施例形成一閘極溝槽在該基底中的一中間階段的剖視示意圖。在一些實施例中，執行多個製造程序以藉由一微影製程而形成一第一遮罩圖案111在基底101與絕緣組件107的表面上，以及經由一蝕刻製程並使用第一遮罩圖案111當作一蝕刻這罩而形成一閘極溝槽113。在一些實施例中，閘極溝槽113可形成如一類圓柱形井(cylinder-like well)或者是一類狹縫形(slot-like)元件，其矽在一線性方向延伸經過基底101，且兩種情況下都可具有相同的的剖面架構(cross-sectional configuration)。第一遮罩圖案111可包含一光阻、一氧化矽、一氮化矽、一旋塗硬遮罩(SOH)或其組合的其中之一。
圖4為依據本揭露一些實施例形成一離子植入區在該基底中的一中間階段的剖視示意圖。在一些實施例中，執行多個製造程序以經由一離子植入製程形成一離子植入區115，而離子植入製程係在基底101的主動區103中植入硼(B)，尤其是在暴露之閘極溝槽113的底部處。離子植入區115的形成可包括經由一局部通道離子植入法(local channel ion implantation method)以植入氟化硼離子(BF 3 +以及BF 2 2+)在主動區103中。局部通道離子植入法可包括植入在基底101之主動區103中的該等氟化硼離子到在大約為20到30KeV(千電子伏特)之一加速能量下之大約為1E12 (1×10 12)到1E13 (1×10 13) ion/cm 2的一離子濃度。使用來增加一通道之一臨界電壓的該等氟化硼離子的離子植入能量與離子植入濃度，係可取決於通道的操作狀態以及操作特性而以各式不同方法進行調整或改變。接下來，即可移除第一遮罩圖案111。
此後，可執行一清洗製程，係用於固化基底101暴露在置閘極溝槽113中的表面。清洗製程可包括極度薄地剝離基底101暴露在閘極溝槽113中的表面。在一些實施例中，離子植入區115可具有一袋體(pocket)或類碗狀(bowl-like)形狀，以圍繞閘極溝槽113的底部。換言之，離子植入區115不僅可形成在閘極溝槽113的下表面上，還可部分地形成在閘極溝槽113的各側壁上。然而，離子植入區115可與源極/汲極區105間隔設置。
圖5到圖10為依據本揭露一些實施例在如圖1所示之方法10的步驟S13中形成一閘極結構在該基底中並分隔該摻雜區成為多個摻雜區的各中間階段的剖視示意圖。在一些實施例中，請參考圖5，執行多個製造程序以形成一閘極介電層117在閘極溝槽113的各內側壁與下表面上。閘極介電層117的形成包括一矽氧化製程。意即，可氧化基底101暴露在閘極溝槽113中的表面。在一些實施例中，該方法可包括經由一沉積製程而設置一高介電常數(high-k)介電層在暴露在閘極溝槽113中基底101上，而高介電常數介電層係例如氧化鉿(HfO x)層，以形成閘極介電層117。矽氧化製程可包括一熱氧化製程。據此，並不需要一個別熱處理製程(意即一退火製程)，其係用於擴散該等氟化硼離子(BF 3 +以及BF 2 2+)進入主動區103，其原因為擴散可以在矽氧化過程中同時執行。意即，熱處理製程可僅需要執行一次。由於期望熱處理製程盡可能執行少些次數，所以可以減輕或減少歸因於頻繁熱處理製程的低溫半導體記憶體元件的特性劣化(deterioration)。
請參考圖6，執行多個製造程序以經由一沉積製程而形成一下閘極電極材料層119在閘極溝槽113內側之閘極介電層117上，並在基底101的表面上。下閘極電極材料層119可包括一導體，該導體具有一相對低的功函數。舉例來說，下閘極電極材料層119可包含多晶矽，係摻雜有多個N型離子。據此，沉積製程可包括一N型摻雜製程以及用以沉積摻雜矽的一N型沉積製程。可能不需要執行一個別的N型摻雜製程，其原因為在沉積過程中可能以氣態形式提供該等N型離子。
請參考圖7，執行多個製造程序以形成一下閘極電極119A，其係藉由透過一回蝕(etch-back)製程以移除下閘極電極材料層119的一上部所實現。當移除下閘極電極材料層119的上部時，下閘極電極119A的上表面可位在閘極溝槽113之深度的一半或更少處。舉例來說，相較於源極/汲極區105的底部，下閘極電極119A的上表面可位在一較低位面。
請參考圖8，執行多個製造程序以經由一沉積製程而形成一上閘極電極材料層121在閘極溝槽113中以及在基底101的表面上。上閘極電極材料層121可包括一導體，相較於下閘極電極119A，該導體具有一相對較高的功函數。
上閘極電極材料層121可包含一材料，該材料能夠形成與下閘極電極119A的一歐姆接觸(ohmic contact)。舉例來說，上閘極電極材料層121可包含一阻障金屬(barrier metal)。舉例來說，上閘極電極材料層121可包含一氮化鈦(TiN)。
在一些實施例中，上閘極電極材料層121可包含一材料，相較於下閘極電極119A，該材料具有一較高的功函數，該材料的程度足以在低溫或低溫下改變元件的臨界電壓。舉例來說，上閘極電極材料層121可包括一金屬、一金屬化合物或一金屬合金。舉例來說，上閘極電極材料層121可包含鎢(W)。
請參考圖9，執行多個製造程序以形成一上閘極電極121A，其係藉由透過一回蝕製程以移除上閘極電極材料層121的上部所實現。移除上閘極電極材料層121的上部，以使上閘極電極材料層121的上表面可位在閘極溝槽113中。相較於源極/汲極區105的底部，上閘極電極121A的上表面可位在一較高位面。
請參考圖10，執行多個製造程序以形成一閘極結構125A，其係藉由透過一沉積製程以形成一介電的閘極罩蓋層123以填滿閘極溝槽113所實現，並形成一下層間介電層127以堆疊在基底101的上表面上。閘極結構125A可包括閘極介電層117、下閘極電極119A、上閘極電極121A以及閘極罩蓋層123。舉例來說，閘極罩蓋層123可包含一氮化矽，且下層間介電層127可包含一氧化矽。在本揭露的一些實施例中，閘極罩蓋層123與下層間介電層127可為相同材料。舉例來說，閘極罩蓋層123與下層間介電層127可為一氮化矽或一氧化矽。當閘極罩蓋層123與下層間介電層127為相同材料時，閘極罩蓋層123與下層間介電層127可在一單一製程期間相繼形成。當閘極罩蓋層123與下層間介電層127為相同材料時，可執行一化學機械研磨(CMP)製程以平坦化下層間介電層127的上表面。在CMP製程期間，可形成閘極結構125A，且閘極結構125A包括閘極介電層117、下閘極電極119A、上閘極電極121A以及閘極罩蓋層123。
圖11到圖13為依據本揭露一些實施例在如圖1所示在方法10中之步驟S15形成一位元線結構在該摻雜區上的各中間階段的剖視示意圖。在一些實施例中，請參考圖11，執行多個製造程序以透過一微影製程而形成一第二遮罩圖案129在下層間介電層127上，並透過一蝕刻製程且使用第二遮罩圖案129當作一蝕刻遮罩以形成一位元線溝槽131。位元線溝槽131可暴露在主動區103中的源極/汲極區105。接下來，即可移除第二遮罩圖案129。在本揭露的一些實施例中，位元線溝槽131可具有一類孔形(hole-like)或類井形(well-like)形狀。意即，位元線溝槽131可具有一類孔形(hole-like)或類井形(well-like)形狀，以取代一類溝槽形(trench-like)形狀。在這些例子中，位元線溝槽131可表示成一位元線接觸孔。
請參考圖12，執行多個製造程序以透過一沉積製程而形成一導電的下位元線材料層133在位元線溝槽131中，且位在下層間介電層127上，並形成一導電的上位元線材料層135在下位元線材料層133上。下位元線材料層133可為一單一層，包含有摻雜多晶矽、一金屬、一金屬矽化物或一金屬化合物，或者是可為一多層，包含有上述材料的任何組合。上位元線材料層135可包含一金屬或一金屬化合物。
請參考圖13，執行多個製造程序以透過一蝕刻製程而形成一位元線結構134，而位元線結構134具有一下位元線133A以及一上位元線135A，其係藉由相繼圖案化上位元線材料層135以及下位元線材料層133所實現。下位元線133A可具有一線形形狀或一類栓塞形(plug-like)或類柱形(pillar-like)形狀，而線形形狀係在一維方向水平延伸。上位元線135A可具有一線形形狀，係在一維方向水平延伸。
圖14到圖18為依據本揭露一些實施例在如圖1所示在方法10中之步驟S17形成鄰近該位元線結構之一氣隙的各中間階段的剖視示意圖。在一些實施例中，請參考圖14，執行多個製造程序以形成一位元線罩蓋層137，其係圍繞下位元線133A與上位元線135A的暴露表面設置。位元線罩蓋層137的形成可包括共形地形成一介電層在下位元線133A、上位元線135A以及下層間介電層127的暴露表面上，而該介電層係例如一氮化矽層。
請參考圖15，執行多個製造程序以形成一第一位元線間隙子139在下位元線133A與上位元線135A的各側邊上，並在其間插入位元線罩蓋層137。第一位元線間隙子139的形成可包括共形地形成一介電層在位元線罩蓋層137的該等暴露表面上，並執行一回蝕(間隙子蝕刻)製程，而該介電層係例如一摻雜氧化矽層。
請參考圖16，執行多個製造程序以形成一第二位元線間隙子141在下位元線133A與上位元線135A的各側邊上，並在其間插入位元線罩蓋層137與第一位元線間隙子139。第二位元線間隙子141的形成可包括共形地形成一介電層在位元線罩蓋層137與第一位元線間隙子139的暴露表面上，並執行一回蝕(間隙子蝕刻)製程，而該介電層係例如一氮化矽層。
請參考圖17，執行多個製造程序以形成一中間層間介電層143，以覆蓋位元線罩蓋層137與第二位元線間隙子141的暴露表面。中間層間介電層143的形成可包括沉積一氮化矽在位元線罩蓋層137與地案位元線間隙子141的暴露表面上，然後執行一CMP製程。可藉由CMP製程稍微地移除位元線罩蓋層137的上表面，且大致地與中間層間介電層143為共面。此外，CMP製程亦可稍微地移除第一位元線間隙子139與第二位元線間隙子41的上表面。
請參考圖18，執行多個製造程序以形成一氣隙145在下位元線133A與上位元線135A的側邊上，並在其間插入位元線罩蓋層137，其係藉由移除第一位元線間隙子139所實現。在一些實施例中，可引入氣相氟化氫(vapor hydrogen fluoride)，並可蝕刻第一位元線間隙子139，且在摻雜氧化矽與氮化矽之間具有高的蝕刻選擇性。在由摻雜氧化係所製之第一位元線間隙子139上，氣相氟化氫具有較高的蝕刻率；因此，可選擇性地移除第一位元線間隙子139，同時由氮化矽所製的其他層(第二位元線間隙子141、位元線罩蓋層137以及中間層間介電層143)可選擇性地保留。
在一些實施例中，位元線罩蓋層137避免下位元線133A與上位元線135A被氣相氟化氫所蝕刻。此外，位元線罩蓋層137亦避免在接下來例如熱處理的處理操作期間，下位元線133A與上位元線135A的材料流進入到氣隙145中。
請參考圖18，或者是，在其他實施例中，第一位元線間隙子139係由熱分解聚合物或熱降解聚合物所製，且施加一熱處理製程以移除熱分解聚合物或熱降解聚合物。熱處理製程的一溫度可介於大約300℃到大約500℃之間。較佳者，熱處理製程的溫度可介於大約350℃到大約420℃之間。
圖19到圖20為依據本揭露一些實施例在如圖1所示在方法10中之步驟S19形成一電容栓塞在該第二摻雜區上以及形成一阻障層在該電容栓塞之一側壁上的一中間階段的頂視以及剖視示意圖。在一些實施例中，請參考圖19及圖20，執行多個製造程序以透過沉積製程而形成一介電層147在中間層間介電層143上，其中介電層147覆蓋位元線罩蓋層137與第二位元線間隙子141，並密封氣隙145的上部。接下來，複數個電容栓塞149可形成在基底101上。
在一些實施例中，可使用一微影製程以圖案化介電層147，進而界定複數個電容栓塞149的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個栓塞開孔，進而暴露源極/汲極區105，而該等栓塞開孔穿經介電層147、中間層間介電層143、位元線罩蓋層137以及下層間介電層127。在蝕刻製程之後，一導電材料可沉積在複數個栓塞開孔中，以形成複數個電容栓塞149在源極/汲極區105上，舉例來說，導電材料為鋁、銅、鎢或其他適合的金屬或金屬合金，而導電材料的沉積係藉由一金屬化製程所實現，金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在一些實施例中，複數個阻障層151可形成在該等電容栓塞149的側壁上。複數個阻障層151可包含鈦(Ti)、氮化鈦(TiN)或其組合。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，氣隙145設置在二導電特徵之間，導電特徵係例如位元線結構134與電容栓塞149。因此，可降低二導電特徵之間的寄生電容。結果，可改善整體元件效能(意即降低功耗以及電阻-電容(RC)延遲)，並可提升半導體元件的良率。
圖21到圖23為依據本揭露一些實施例在如圖1所示在方法10中之步驟S21形成一著陸墊在該電容栓塞之一突出部上的各中間階段的剖視示意圖。在一些實施例中，請參考圖21，執行一回蝕製程以移除介電層147的一部分，進而暴露電容栓塞149的一突出部149A以及阻障層151的一上部151A。在一些實施例中，在回蝕製程之後，電容栓塞149的上表面係高於介電層147的上表面，並暴露上部151A的側壁。
請參考圖22，執行一沉積製程以形成一襯墊層153，以覆蓋介電層147的上表面、突出部149A的上表面以及上部151A的側壁。在一些實施例中，襯墊層153為一含矽層，例如多晶矽層。
請參考圖23，執行一矽化製程(熱製程)以形成複數個著陸墊155在介電層147上，其中著陸墊包括電容栓塞149的突出部149A、該等阻障層151的上部151A、在突出部149A上的一第一矽化物層(金屬矽化物)153A以及在突出部149A之一側壁上的一第二矽化物層(金屬矽化物)153B。在一些實施例中，熱製程轉變突出部149A與襯墊層153之一部分成為第一矽化物層153A。在一些實施例中，熱製程轉變該等阻障層151的上部151A與襯墊層153成為第二矽化物層153B。換言之，不需使用為影技術來形成著陸墊155，意即著陸墊155係自校準到電容栓塞149。在一些實施例中，可改變突出部149A與上部151A的厚度與形狀(在圖中未顯示)。由於自校準的著陸墊155具有金屬矽化物，其中金屬矽化物層153B的一寬度係大於電容栓塞149的一寬度，因此可有效地解決在接下來形成的電容結構167與著陸墊155之間的未對準(misalignment)。
在一些實施例中，執行一蝕刻製程，例如非等向性乾蝕刻製程，以移除襯墊層153未藉由熱製程而轉變成金屬矽化物的一部分。在一些實施例中，上部151A與襯墊層153之間的矽化製程係較快於突出部149A與襯墊層153之間的矽化製程，且第二矽化物層153B的上端係較高於第一矽化物層153A的上端。換言之，第二矽化物層153B的高度H2大於第一矽化物層153A的高度H1，即形成一階梯結構在第一矽化物層153A與第二矽化物層153B之間。在一些實施例中，第二矽化物層153B圍繞第一矽化物層153A設置，且第二矽化物層153B的寬度W2係大於第一矽化物層153A的寬度W1。
圖24到圖26為依據本揭露一些實施例形成複數個電容結構以分別電性連接到該複數個著陸墊的各中間階段的剖視示意圖。在一些實施例中，請參考圖24，具有複數個導電栓塞159的一介電層157可形成在著陸墊155上。可使用一微影製程以圖案化介電層157，以界定複數個栓塞149的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個栓塞開孔，進而暴露著陸墊155，而該等栓塞開孔穿經介電層157。在蝕刻製程之後，一導電材料係沉積在複數個栓塞開孔中，以形成複數個栓塞149在著陸墊155上，舉例來說，導電材料為鋁、銅、鎢或其他適合的金屬或金屬合金，而導電材料的沉積係藉由一金屬化製程所實現，而金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或其他類似的製程。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
圖25及圖26為依據本揭露一些實施例形成複數個電容結構以分別電性連接到該複數個著陸墊的各中間階段的頂視及剖視示意圖。在一些實施例中，複數個電容結構167分別形成在複數個著陸墊155上，以完成半導體記憶體元件10A。在一些實施例中，複數個電容結構167可包括一下電極161、一電容隔離層163以及一上電極165。在一些實施例中，該方法可包括藉由一沉積製程以形成一上介電層169在電容結構167上。上介電層169可包含一介電材料，例如一氮化矽或一氧化矽。
請參考圖26，複數個下電極161可分別對應形成在該等著陸墊155上，且複數個導電栓塞159電性連接該等下電極161到該等著陸墊155。舉例來說，複數個下電極161可由下列材料所製：摻雜多晶矽、金屬矽化物、鋁、銅或鎢。複數個下電極161可分別對應連接到複數個栓塞149。
在一些實施例中，電容隔離層163可共形地形成在複數個下電極161的各側壁與各上表面上，以及在介電層157的上表面上。電容隔離層163可為一單一層或多層。在所述的實施例中，電容隔離層163可為一單一層或多層。尤其是，電容隔離層163可為一單一層，係由一高介電常數材料所製，例如鍶鈦酸鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯或類似物。或者是，在其他實施例中，電容隔離層163可為多層，係由氧化矽、氮化矽以及氧化矽所構成。在一些實施例中，可形成上電極165以覆蓋電容隔離層163。舉例來說，上電極165可由摻雜多晶矽、銅或鋁所製。
圖27為依據本揭露其他實施例一種半導體記憶體元件10B的剖視示意圖。在一些實施例中，相較於如圖26所示的半導體記憶體元件10A，在圖27中的半導體記憶體元件10B具有一閘極結構125B，且閘極結構125B可具有一閘極介電層117、一下閘極電極119A、一上閘極電極121A、一罩蓋閘極電極122以及一閘極罩蓋層123。
在一些實施例中，閘極介電層117可共形地設置在呈襯墊形狀(lining shape)之閘極溝槽113的各側壁上。閘極介電層117可經配置以成為閘極溝槽113之該等內側壁的內襯之一層。閘極溝槽113可為類圓筒形井(cylinder-like well)，或者是一類狹縫(slot-like)元件，其係經過基底而在一線性(linear)方向延伸。閘極介電層117可包括一氧化矽層、一矽氧化物層或具有一高介電常數的一金屬氧化物層，例如一鉿氧化物層(HfO x)。
在一些實施例中．下閘極電極119A可具有一類軌道形或類塞栓形形狀在閘極溝槽113中的閘極介電層117的一部分上，並可具有一上表面，係位在較低於源極/汲極區105的一下表面處。下閘極電極119A的一下表面以及各側表面可被閘極介電層117所圍繞，或者是下閘極電極119A的一下表面以及各側表面可接觸閘極介電層117。下閘極電極119A可具有一導體，該導體具有一相對低的功函數。舉例來說，下閘極電極119A可包含多晶矽，係摻雜有一N型離子。
在一些實施例中，上閘極電極121A可具有一內軌道形或類栓塞形形狀在閘極溝槽113中的下閘極電極119A上，並可具有一上表面，係位在較低於源極/汲極區105的下表面處。上閘極電極121A可包括一導體，相較於下閘極電極119A，該導體具有一相對較高的功函數。此外，上閘極電極121A可具有一導體，相較於下閘極電極119A，該導體具有一較低的電阻。舉例來說，上閘極電極121A可包含一金屬、一金屬化合物或一金屬合金。尤其是，上閘極電極121A可包含鎢(W)，但並不以此為限。在一些實施例中，上閘極電極121A可包括一導體，相較於下閘極電極119A，該導體具有一相對較高的功函數與一相對較低的電阻，並餘留而能夠形成一歐姆接觸。舉例來說，上閘極電極121A可包含一阻障金屬，例如一氮化鈦(TiN)，但並不以此為限。
在一些實施例中，罩蓋閘極電極122可具有一類軌道形或一類栓塞形形狀在閘極溝槽113中的上閘極電極121A上。舉例來說，罩蓋閘極電極122可包含多晶矽，其係摻雜有一N型離子。罩蓋閘極電極122可避免或減少在上閘極電極121A與閘極罩蓋層123之間的離子擴散或離子遷移。罩蓋閘極電極122亦可改善上閘極電極121A與閘極罩蓋層123的黏性。舉例來說，當上閘極電極121A包含一金屬且閘極罩蓋層123包含一氧化矽時，則一氧原子可從閘極罩蓋層123遷移，並擴散進入上閘極電極121A中，造成金屬氧化。或者是，一金屬原子可從上閘極電極121A遷移，並擴散進入閘極罩蓋層123中，造成電致遷移現象(electro-migration phenomenon)。此外，當上閘極電極121A與閘極罩蓋層123之間的黏性不佳時，則可發生一層分離(layer separation)或一脫層缺陷(delamination defect)。包含罩蓋閘極電極122係可避免或限制這些現象的影響。
在一些實施例中，罩蓋閘極電極1222的形成可包括形成一罩蓋閘極電極材料層在閘極溝槽113中的上閘極電極121A上以及在基底101的表面上，然後藉由一回蝕製程而移除罩蓋閘極電極材料層的上部。罩蓋閘極電極122的上表面可位在閘極溝槽113中。舉例來說，相較於源極/汲極區105的底部或最低部分，罩蓋閘極電極122的上表面可位在一較高位面。
在一些實施例中，閘極罩蓋層123可設置在罩蓋閘極電極122上，以填滿閘極溝槽113。低溫的半導體元件10B之元件、特徵以及架構的詳細描述，係相同於或類似於如上所述的低溫半導體元件10A，且低溫的半導體元件10A係為可應用的，並不再在此重複描述。
圖28為依據本揭露其他實施例一種半導體記憶體元件10C的剖視示意圖。在一些實施例中，相較於如圖26所示的半導體記憶體元件10A，在圖28中的半導體記憶體元件10C包括一閘極結構125C，而閘極結構125C具有一閘極介電層117、一下閘極電極119A、一中間閘極電極120、一上閘極電極121A以及一閘極罩蓋層123。
在一些實施例中，閘極介電層117可共形地設置在呈襯墊形狀之閘極溝槽113的各側壁上。閘極介電層117可包括一氧化矽層、一矽氧化物層或具有一高介電常數的一金屬氧化物層，例如一鉿氧化物層(HfO x)。
在一些實施例中．下閘極電極119A可具有一類軌道形或類塞栓形形狀在閘極溝槽113中的閘極介電層117的一部分上，並可具有一上表面，係位在較低於源極/汲極區105的一下表面處。下閘極電極119A可具有一導體，該導體具有一相對低的功函數。舉例來說，下閘極電極119A可包含多晶矽，係摻雜有一N型離子。
在一些實施例中，中間閘極電極120可具有一類軌道形或一類栓塞形形狀在閘極溝層113中的下閘極電極119A上，並可具有一上表面，係位在較低於源極/汲極區105的下表面處。中間閘極電極120可具有一導體，係能夠形成一歐姆接觸，以避免在下閘極電極119A與上閘極電極121A之間的物理及化學反應。舉例來說，中間閘極電極120可包含一阻障金屬，例如一氮化鈦(TiN)。中間閘極電極120可具有一功函數，其係相對較高於下閘極電極119A的功函數，且相對較低於上閘極電極121A的功函數。中間閘極電極120可具有一電阻，其係相對較低於下閘極電極119A的電阻，且相對較高於上閘極電極121A的電阻。
在一些實施例中，中間閘極電極120的形成可包括形成一中間閘極電極材料層在閘極溝槽113中的下閘極電極119A上，其係經由上述參考形成上閘極電極121A之一系列製程所實現。中間閘極電極120的形成可包括經由一回時製程以移除中間閘極電極材料層的上部。中間閘極電極120可位在接近在閘極溝槽113中的中間處。相較於源極/汲極區105的底部或最下區域，中間閘極電極120的上表面可位在一較低位面。
在一些實施例中，上閘極電極121A可具有一類軌道形或一類栓塞形形狀或幾何形狀(geometry)在閘極溝槽113中的中間閘極電極120上。上閘極電極121A可具有一導體，相較於中間閘極電極120與下閘極電極119A，該導體具有一相對高的功函數以及一相對低的電阻。舉例來說，上閘極電極121A可包含一金屬。
在一些實施例中，閘極罩蓋層123可設置在上閘極電極121A上，以填滿閘極溝槽113。閘極罩蓋層123可包含一介電材料，其係不與上閘極電極121A進行物理及化學反應。舉例來說，閘極罩蓋層123可包含一氮化矽。低溫的半導體元件10C之元件、特徵以及架構的詳細描述，係相同於或類似於如上所述的低溫半導體元件10A，且低溫的半導體元件10A係為可應用的，並不再在此重複描述。
圖29為依據本揭露其他實施例一種半導體記憶體元件10D的剖視示意圖。在一些實施例中，相較於如圖26所示的半導體記憶體元件10A，在圖29中的半導體記憶體元件10D包括一閘極結構125D，而閘極結構125D具有一閘極介電層117、一下閘極電極119B、一上閘極電極121A以及一閘極罩蓋層123。
在一些實施例中，閘極介電層117可共形地設置在呈襯墊形狀之閘極溝槽113的各側壁上。閘極介電層117可包括一氧化矽層、一矽氧化物層或具有一高介電常數的一金屬氧化物層，例如一鉿氧化物層(HfO x)。
在一些實施例中，下閘極電極119B可共形地設置在閘極介電層117位在閘極溝槽113中的至少一部分上。舉例來說，閘極介電層117與下閘極電極119B均可具有一類杯形(cup-like)或一類碗形(bowl-like)剖面形狀，如圖29所繪製。下閘極電極119B可具有一導體，具有一相對低的功函數。舉例來說，下閘極電極119B可包含多晶矽，係摻雜有一N型離子。在一些實施例中，位在閘極溝槽113中之閘極介電層117上的下閘極電極119B上，係可經由上述類似於閘極介電層117的製造程序的一系列製程所形成。
在一些實施例中，上閘極電極121A可具有一類軌道形或一類栓塞形形狀在閘極溝槽113中的下閘極電極119B上。上閘極電極121A可具有一導體，該導體具有一相對高的功函數以及一相對低的電阻。舉例來說，上閘極電極121A可包含一金屬。在一些實施例中，上閘極電極121A可具有一導體，相較於下閘極電極119B，該導體具有一相對低的電阻。舉例來說，上閘極電極121A可包含一金屬、一金屬化合物或一金屬合金。尤其是，上閘極電極121A可包含鎢，但並不以此為限。在其他實施例中，上閘極電極121A可具有一導體，相較於下閘極電極119B，該導體具有一相對較高的功函數與一相對較低的電阻，並餘留而能夠形成一歐姆接觸。舉例來說，上閘極電極121A可包含一阻障金屬，例如一氮化鈦(TiN)，但並不以此為限。
在一些實施例中，閘極罩蓋層123可設置在上閘極電極121A上以填滿閘極溝槽113。閘極罩蓋層123可包含一介電材料，其係不會與上閘極電極121A產生物理及化學反應。舉例來說，閘極罩蓋層123可包含一氮化矽。當上閘極電極121A包含一阻障金屬時，則閘極罩蓋層123可包含一氧化矽。
在一些實施例中，相較於源極/汲極區105的底部或最下部分，下閘極電極119B與上閘極電極121A的上表面可位在一相對較高位面。閘極結構125E的一通道區係在一區域中的基底101中發展而出，而該區域係藉由閘極介電層117而與下閘極電極119B分隔開。半導體記憶體元件10D之元件、特徵以及架構的詳細描述，係相同於或類似於如上所述的半導體記憶體元件10A，且半導體記憶體元件10A係為可應用的，並不再在此重複描述。
圖30為依據本揭露其他實施例一種半導體記憶體元件10E的剖視示意圖。在一些實施例中，相較於如圖26所示的半導體記憶體元件10A，在圖30中的半導體記憶體元件10E包括一閘極結構125E，而閘極結構125E具有一閘極介電層117、一下閘極電極119B一上閘極電極121A以及一閘極罩蓋層123。
在一些實施例中，下閘極電極119B可具有一導體，具有一相對低的功函數。舉例來說，下閘極電極119B可包含多晶矽，係摻雜有一N型離子。
在一些實施例中，上閘極電極121A可具有一導體，具有一相對高的功函數以及一相對低的電阻。舉例來說，上閘極電極121A可包含一金屬。上閘極電極121A可具有一導體，能夠與下閘極電極119B形成一歐姆接觸。舉例來說，上閘極電極121A可包含一阻障金屬，例如一氮化鈦(TiN)。相較於下閘極電極119B，上閘極電極121A具有一較高功函數以及一較低電阻。
在一些實施例中，罩蓋閘極電極122可包含多晶矽，係摻雜有一N型離子。罩蓋閘極電極122可避免或減緩在上閘極電極121A與閘極罩蓋層123之間的一離子擴散或遷移。罩蓋閘極電極122亦可改善上閘極電極121A與閘極罩蓋層123之間的黏性。在一些實施例中，罩蓋閘極電極122可包含多晶矽，其係摻雜有一N型離子。半導體記憶體元件10E之元件、特徵以及架構的詳細描述，係相同於或類似於如上所述的半導體記憶體元件10A，且半導體記憶體元件10A係為可應用的，並不再在此重複描述。
本揭露之一實施例提供一種半導體記憶體元件，包括一基底；一絕緣組件，界定出一主動區在該基底中，並具有一第一P型離子濃度；一閘極結構，設置在該基底中；一第一摻雜區，設置在該主動區中之該閘極結構的一第一側處；一第二摻雜區，位在該主動區中之該閘極結構的一第二側處；一位元線，位在該第一摻雜區上；一氣隙，位在鄰近該位元線處；一電容栓塞，設置在該第二摻雜區上，且一阻障層位在該電容栓塞的一側壁上；以及一著陸墊，位在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層設置在該電容栓塞的該突出部上，該第二矽化物層設置在該阻障層的一側壁上。
本揭露之另一實施例提供一種半導體記憶體元件的製備方法，包括：形成一絕緣組件以在一基底中界定出一主動區以及一摻雜區；形成一閘極結構在該基底中，其中該閘極結構分隔該摻雜區成為一第一摻雜區以及一第二摻雜區；形成一位元線結構在該第一摻雜區上；形成一氣隙鄰近該位元線結構；形成一電容栓塞在該第二摻雜區上以及形成一阻障層在該電容栓塞的一側壁上；以及形成一著陸墊在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層位在該突出部上，該第二矽化物層位在該阻障層的一側壁上。
由於在二導電特徵之間引入氣隙，而導電特徵係例如位元線結構以及電容栓塞，所以可有效地降低在二導電特徵之間的寄生電容。如此，可改善整體元件效能(意即減少功耗以及電阻-電容(RC)延遲)，且可提升該半導體元件的良率。
再者，由於該自校準著陸墊具有金屬矽化物，其中該金屬矽化物層的一寬度係大於該電容栓塞的一寬度，所以可有效地解決在接下來形成的電容結構與著陸墊之間的未對準(misalignment)問題。
此外，該功函數調整層具有一相對低的功函數且設置在該閘極結構之導電層外側，可以降低或最小化該字元線到該等摻雜區所產生的一閘極引發汲極漏電流(GIDL)。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10A:半導體記憶體元件 10B:半導體記憶體元件 10C:半導體記憶體元件 10D:半導體記憶體元件 10E:半導體記憶體元件 10:方法 101:基底 103:主動區 105:源極/汲極區 107:絕緣組件 109:緩衝層 111:第一遮罩圖案 113:閘極溝槽 115:離子植入區 117:閘極介電層 119:下閘極電極材料層 119A:下閘極電極 119B:下閘極電極 120:中間閘極電極 121:上閘極電極材料層 121A:上閘極電極 122:罩蓋閘極電極 123:閘極罩蓋層 125A:閘極結構 125B:閘極結構 125C:閘極結構 125D:閘極結構 125E:閘極結構 127:下層間介電層 129:第二遮罩圖案 131:位元線溝槽 133:下位元線材料層 133A:下位元線 134:位元線結構 135:上位元線材料層 135A:上位元線 137:位元線罩蓋層 139:第一位元線間隙子 141:第二位元線間隙子 143:中間層間介電層 145:氣隙 147:介電層 149:電容栓塞 149A:突出部 151:阻障層 151A:上部 153:襯墊層 153A:第一矽化物層 153B:第二矽化物層 155:著陸墊 157:介電層 159:導電栓塞 161:下電極 163:電容隔離層 165:上電極 167:電容結構 169:上介電層 32:上罩蓋閘極電極 41:中間閘極電極 42:下罩蓋閘極電極 H1:高度 H2:高度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 W1:寬度 W2:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例中一種具有氣隙以降低在多個導電特徵之間的電容耦合之半導體記憶體結構的製備方法的流程示意圖。 圖2為依據本揭露一些實施例在如圖1所示之步驟S11中形成一絕緣組件以界定多個主動區在一基底中並形成一摻雜區在該主動區中之一中間階段的剖視示意圖。 圖3為依據本揭露一些實施例形成一閘極溝槽在該基底中的一中間階段的剖視示意圖。 圖4為依據本揭露一些實施例形成一離子植入區在該基底中的一中間階段的剖視示意圖。 圖5到圖10為依據本揭露一些實施例在如圖1所示之步驟S13中形成一閘極結構在該基底中並分隔該摻雜區成為多個摻雜區的各中間階段的剖視示意圖。 圖11到圖13為依據本揭露一些實施例在如圖1所示之步驟S15中形成一位元線結構在該摻雜區上的各中間階段的剖視示意圖。 圖14到圖18為依據本揭露一些實施例在如圖1所示之步驟S17中形成鄰近該位元線結構之一氣隙的各中間階段的剖視示意圖。 圖19到圖20為依據本揭露一些實施例在如圖1所示之步驟S19中形成一電容栓塞在該第二摻雜區上以及形成一阻障層在該電容栓塞之一側壁上的一中間階段的頂視以及剖視示意圖。 圖21到圖23為依據本揭露一些實施例在如圖1所示之步驟S21中形成一著陸墊在該電容栓塞之一突出部上的各中間階段的剖視示意圖。 圖24到圖26為依據本揭露一些實施例形成複數個電容結構以分別電性連接到該複數個著陸墊的各中間階段的剖視示意圖。 圖27為依據本揭露其他實施例一種半導體記憶體元件的剖視示意圖。 圖28為依據本揭露其他實施例一種半導體記憶體元件的剖視示意圖。 圖29為依據本揭露其他實施例一種半導體記憶體元件的剖視示意圖。 圖30為依據本揭露其他實施例一種半導體記憶體元件的剖視示意圖。
10A:半導體記憶體元件 101:基底 103:主動區 105:源極/汲極區 107:絕緣組件 115:離子植入區 117:閘極介電層 119A:下閘極電極 121A:上閘極電極 123:閘極罩蓋層 125A:閘極結構 127:下層間介電層 133A:下位元線 134:位元線結構 135A:上位元線 137:位元線罩蓋層 141:第二位元線間隙子 143:中間層間介電層 145:氣隙 147:介電層 149:電容栓塞 149A:突出部 151:阻障層 151A:上部 153A:第一矽化物層 153B:第二矽化物層 155:著陸墊 157:介電層 159:導電栓塞 161:下電極 163:電容隔離層 165:上電極 167:電容結構 169:上介電層

Claims (20)

  1. 一種半導體記憶體元件，包括：一基底；一絕緣組件，界定出一主動區在該基底中，並具有一第一P型離子濃度；一閘極結構，設置在該基底中；一第一摻雜區，設置在該主動區中之該閘極結構的一第一側處；一第二摻雜區，位在該主動區中之該閘極結構的一第二側處；一位元線，位在該第一摻雜區上；一氣隙，位在鄰近該位元線處；一電容栓塞，設置在該第二摻雜區上，且一阻障層位在該電容栓塞的一側壁上；以及一著陸墊，位在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層設置在該電容栓塞的一突出部上，該第二矽化物層設置在該阻障層的一側壁上。
  2. 如請求項1所述之半導體記憶體元件，其中該著陸墊還包括一阻障層，位在該突出部與該第二矽化物層之間。
  3. 如請求項2所述之半導體記憶體元件，其中該第二矽化物層的一上端高於該第一矽化物層的一上端。
  4. 如請求項1所述之半導體記憶體元件，其中該第一矽化物層與該第二矽化物層包含多晶矽，該第一矽化物層包含鎢，且該第二矽化物層包含鈦。
  5. 如請求項1所述之半導體記憶體元件，其中該第二矽化物層圍繞該第一矽化物層設置。
  6. 如請求項1所述之半導體記憶體元件，其中該閘極結構包括一閘極介電層、一下閘極電極以及一上閘極電極，該閘極介電層共形地設置在一閘極溝槽的各內側壁上，該下閘極電極設置在該閘極介電層上，該上閘極電極設置在該下閘極電極上，其中相較於該上閘極電極，該下閘極電極具有一相對低的功函數。
  7. 如請求項6所述之半導體記憶體元件，其中該主動區具有一P型離子濃度，該下閘極電極包含多晶矽，係摻雜有一N型摻離子，而該下閘極電極共形地設置在該閘極介電層上。
  8. 如請求項6所述之半導體記憶體元件，還包括一中間閘極電極，設置在該下閘極電極與該上閘極電極之間，其中該中間閘極電極包含一阻障金屬，且該中間閘極電極共形地設置在該下閘極電極上。
  9. 如請求項6所述之半導體記憶體元件，其中該上閘極電極包含一金屬、一金屬合金或一金屬化合物，且該上閘極電極填滿該閘極溝槽並具有 一類軌道形狀。
  10. 如請求項6所述之半導體記憶體元件，還包括一罩蓋閘極電極，係覆蓋該上閘極電極的一上表面，其中該罩蓋閘極電極具有一下罩蓋閘極電極以及一上罩蓋閘極電極，該上罩蓋閘極電極設置在該下罩蓋閘極電極上，而該下罩蓋閘極電極包含一阻障金屬，且該上罩蓋閘極電極包含多晶矽，係摻雜有一N型離子。
  11. 一種半導體記憶體元件的製備方法，包括：形成一絕緣組件以在一基底中界定出一主動區以及一摻雜區；形成一閘極結構在該基底中，其中該閘極結構分隔該摻雜區成為一第一摻雜區以及一第二摻雜區；形成一位元線結構在該第一摻雜區上；形成一氣隙鄰近該位元線結構；形成一電容栓塞在該第二摻雜區上以及形成一阻障層在該電容栓塞的一側壁上；以及形成一著陸墊在該電容栓塞的一突出部上，其中該著陸墊包括一第一矽化物層以及一第二矽化物層，該第一矽化物層位在該突出部上，該第二矽化物層位在該阻障層的一側壁上。
  12. 如請求項11所述之半導體記憶體元件的製備方法，其中形成一閘極結構在該基底中的步驟包括：形成一閘極溝槽在該基底中； 共形地形成一閘極介電層在該閘極溝槽的各內側壁上；形成一下閘極電極在該閘極介電層上；以及形成一上閘極電極在該下閘極電極上，其中相對於該上閘極電極，該下閘極電極具有一相對較低的功函數。
  13. 如請求項12所述之半導體記憶體元件的製備方法，其中該主動區具有一第一P型離子濃度，該下閘極電極包含多晶矽並摻雜有一N型離子，且該下閘極電極共形地設置在該閘極介電層上。
  14. 如請求項12所述之半導體記憶體元件的製備方法，還包括：共形地形成一中間閘極電極在該下閘極電極與該上閘極電極之間，其中該中間閘極電極包含一阻障金屬。
  15. 如請求項12所述之半導體記憶體元件的製備方法，其中該上閘極電極包含一金屬、一金屬合金或一金屬化合物，且該上閘極電極填滿該閘極溝槽並具有一類軌道形狀。
  16. 如請求項12所述之半導體記憶體元件的製備方法，還包括：形成一罩蓋閘極電極以覆蓋該上閘極電極的一上表面，其中該罩蓋閘極電極具有一下罩蓋閘極電極以及一上罩蓋閘極電極，該上罩蓋閘極電極設置在該下罩蓋閘極電極上，且該下罩蓋閘極電極包含一阻障金屬，而該上罩蓋閘極電極包含多晶矽，係摻雜有一N型離子。
  17. 如請求項11所述之半導體記憶體元件的製備方法，其中形成一氣隙鄰近該位元線結構的該步驟包括：形成一位元線罩蓋層以圍繞該位元線結構的一暴露表面；形成一第一位元線間隙子在該位元線結構的各側邊上，且該位元線罩蓋層位在該位元線結構與該第一位元線間隙子之間；形成一第二位元線間隙子在該第一位元線間隙子的各側邊上；以及執行一蝕刻製程以移除該第一位元線間隙子。
  18. 如請求項11所述之半導體記憶體元件的製備方法，其中形成一著陸墊在該電容栓塞的一突出部上之步驟包括：暴露該電容栓塞的該突出部以及該阻障層的一上部；形成一襯墊層以覆蓋該電容栓塞與該阻障層；以及執行一熱製程以形成一著陸墊在該介電層上，其中該熱製程轉換該突出部的一部分與該襯墊層成為該第一矽化物層，且該熱製程轉換該阻障層之該上部的一部分與該襯墊層成為該第二矽化物層。
  19. 如請求項11所述之半導體記憶體元件的製備方法，其中在該熱製程之後，該第二矽化物層的一上端係高於該第一矽化物層的一上端，且該第二矽化物層圍繞該第一矽化物層設置。
  20. 如請求項11所述之半導體記憶體元件的製備方法，其中該第一矽化物層與該第二矽化物層包含多晶矽，該第一矽化物層包含鎢，且該第二矽化物層包含鈦。
TW110112213A 2020-04-24 2021-04-01 具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法 TWI757139B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/857,890 US11444087B2 (en) 2020-04-24 2020-04-24 Semiconductor memory device with air gaps for reducing capacitive coupling and method for preparing the same
US16/857,890 2020-04-24

Publications (2)

Publication Number Publication Date
TW202141736A TW202141736A (zh) 2021-11-01
TWI757139B true TWI757139B (zh) 2022-03-01

Family

ID=78130132

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110112213A TWI757139B (zh) 2020-04-24 2021-04-01 具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法

Country Status (3)

Country Link
US (2) US11444087B2 (zh)
CN (1) CN113555344B (zh)
TW (1) TWI757139B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130516A (zh) 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法
TWI817325B (zh) * 2021-11-08 2023-10-01 南亞科技股份有限公司 在多個導電栓塞之間具有矽化物部的半導體元件結構及其製備方法
US20230141895A1 (en) * 2021-11-08 2023-05-11 Nanya Technology Corporation Method for preparing semiconductor device structure with silicide portion between conductive plugs
US20230268226A1 (en) * 2022-02-22 2023-08-24 Nanya Technology Corporation Method for fabricating semiconductor device with protection liner for bit line
TWI803318B (zh) * 2022-05-16 2023-05-21 南亞科技股份有限公司 半導體結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190165095A1 (en) * 2015-12-03 2019-05-30 International Business Machines Corporation Finfet with reduced parasitic capacitance
US20190378909A1 (en) * 2018-06-11 2019-12-12 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US20200105867A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation
US20200111886A1 (en) * 2017-11-21 2020-04-09 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
US20200126843A1 (en) * 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024935B2 (ja) * 1998-08-28 2007-12-19 三星電子株式会社 高集積半導体メモリ装置及びその製造方法
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
JP4322912B2 (ja) * 2006-11-24 2009-09-02 エルピーダメモリ株式会社 半導体装置及びその製造方法
KR101997153B1 (ko) * 2013-04-01 2019-07-05 삼성전자주식회사 밸런싱 커패시터를 갖는 반도체 소자 및 그 형성 방법
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US10217748B2 (en) * 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
CN110718549A (zh) * 2018-07-12 2020-01-21 华邦电子股份有限公司 动态随机存取存储器及其制造、写入与读取方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190165095A1 (en) * 2015-12-03 2019-05-30 International Business Machines Corporation Finfet with reduced parasitic capacitance
US20200111886A1 (en) * 2017-11-21 2020-04-09 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
US20190378909A1 (en) * 2018-06-11 2019-12-12 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US20200105867A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation
US20200126843A1 (en) * 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same

Also Published As

Publication number Publication date
TW202141736A (zh) 2021-11-01
CN113555344A (zh) 2021-10-26
US11444087B2 (en) 2022-09-13
US20210335792A1 (en) 2021-10-28
US20220102355A1 (en) 2022-03-31
CN113555344B (zh) 2024-05-28
US11638375B2 (en) 2023-04-25

Similar Documents

Publication Publication Date Title
TWI757139B (zh) 具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法
TWI548096B (zh) 於鰭式場效電晶體半導體裝置上形成接觸結構的方法及其所產生的裝置
TWI825400B (zh) 在導電特徵之間具有氣隙的半導體記憶體元件及其製備方法
US7566620B2 (en) DRAM including a vertical surround gate transistor
US11342326B2 (en) Self-aligned etch in semiconductor devices
US9343355B2 (en) Wiring structures including spacers and an airgap defined thereby, and methods of manufacturing the same
US11424256B2 (en) Transistors, semiconductor constructions, and methods of forming semiconductor constructions
US10186485B2 (en) Planarized interlayer dielectric with air gap isolation
US20220085183A1 (en) Semiconductor device and method of fabricating the same
US11282705B2 (en) Semiconductor device and method of forming the same
US20230411204A1 (en) Semiconductor device and manufacturing method thereof
TW202207464A (zh) 具有石墨烯系元素的半導體元件及其製備方法
CN112447722A (zh) 半导体元件及其制备方法
CN110783409B (zh) 具有低闪烁噪声的半导体装置和其形成方法
US10978574B2 (en) Floating gate prevention and capacitance reduction in semiconductor devices
US20240154016A1 (en) Transistor Gates and Methods of Forming
CN111326509B (zh) 包括电容器的半导体装置及其制造方法及电子设备
CN117425343A (zh) 半导体元件及其制备方法
CN116779530A (zh) 半导体结构及其制作方法
TWI798800B (zh) 具有閘極間隙子之半導體元件的製備方法
TWI826836B (zh) 半導體裝置與其形成方法
US20220278209A1 (en) High voltage field effect transistors with metal-insulator-semiconductor contacts and method of making the same
CN112447721B (zh) 半导体装置及其制造方法
TW202221879A (zh) 半導體元件及其製備方法
TWI779816B (zh) 具有可程式化單元的半導體元件及其製備方法