TWI779816B - 具有可程式化單元的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有可程式化單元的半導體元件及該半導體元件的製備方法。該半導體元件具有一基底；一下導電層，設置於該基底中；一隔離層，設置於該基底上；一第一導電層，設置於該隔離層上以及在該下導電層上方；一第二導電層，設置於該隔離層上以及在該下導電層上方，並與該第一導電層間隔設置；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一導電層與該第二導電層。該第一導電層具有一第一功函數，該第二導電層具有一第二功函數，而該第二功函數不同於該第一功函數。該下導電層、該隔離層、該第一導電層以及該第二導電層一起配置成一可程式化單元。

Description

具有可程式化單元的半導體元件及其製備方法
本申請案主張2021年1月14日申請之美國正式申請案第17/149,032號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有可程式化單元的半導體元件以及具有該可程式化單元之該半導體元件的製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，具有一基底；一下導電層，設置於該基底中；一隔離層，設置於該基底上；一第一導電層，設置於該隔離層上以及在該下導電層上方；一第二導電層，設置於該隔離層上以及在該下導電層上方，並與該第一導電層間隔設置；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一導電層與該第二導電層。該第一導電層具有一第一功函數，該第二導電層具有一第二功函數，而該第二功函數不同於該第一功函數。該下導電層、該隔離層、該第一導電層以及該第二導電層一起配置成一可程式化單元。
在一些實施例中，該第一導電層與該第二導電層包含摻雜多晶矽、摻雜多晶矽鍺或其組合，而該第一導電層與該第二導電層具有相同的電類型。
在一些實施例中，該下導電層包含摻雜矽、摻雜鍺、摻雜矽鍺或其組合，而該下導電層具有一電類型，該電類型相同於該第一導電層與該第二導電層。
在一些實施例中，該半導體元件還包括一井區，設置於該基底中並圍繞該下導電層設置。該井區具有一電類型，該電類型與該下導電層相反。
在一些實施例中，該半導體元件還包括多個輔助層，覆蓋該第一導電層與該第二導電層。該等輔助層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
在一些實施例中，該半導體元件還包括多個間隙子，設置於該第一導電層的各側壁上以及設置於該第二導電層的各側壁上。
在一些實施例中，該下導電層包含鎢、鋁、鈦、銅或其組合。
在一些實施例中，該第一導電層與該第二導電層包含不同材料，該第一導電層包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、鉑或其組合，而該第二導電層包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、鉑或其組合。
本揭露之另一實施例提供一種半導體元件，具有一基底；一下導電層，設置於該基底中；一第一閘極結構，包括一第一閘極介電層、一第一功函數層以及一第一填充層，該第一閘極介電層設置於該下導電層上，該第一功函數層設置於該第一閘極介電層上，該第一填充層設置於該第一功函數層上，其中該第一功函數層具有一第一功函數；一第二閘極結構，包括一第二閘極介電層、一第二功函數層以及一第二填充層，該第二閘極介電層設置於該下導電層上並與該第一閘極介電層間隔設置，該第二功函數層設置於該第二閘極介電層上，該第二填充層設置於該第二功函數層上，其中該第二功函數層具有一第二功函數；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一閘極結構與該第二閘極結構。該第二功函數不同於該第一功函數。該下導電層、該隔離層、該第一閘極結構以及該第二閘極結構一起配置成一可程式化單元。
在一些實施例中，該第一閘極介電層與該第二閘極介電層具有相同厚度。
在一些實施例中，該半導體元件還包括多個間隙子，設置於該第一閘極結構的兩側上以及在該第二閘極結構的兩側上。
在一些實施例中，該半導體元件還包括一第一濕潤層，設置於該第一功函數層與該第一填充層之間。該第一濕潤層包含鈦、鉭、鎳或鈷。
在一些實施例中，該半導體元件還包括一第一阻障層，設置於該第一濕潤層與該第一填充層之間。該第一阻障層包含氮化鈦、氮化鉭或其組合。
在一些實施例中，該第一閘極介電層與該第二閘極介電層具有U形剖面輪廓。
在一些實施例中，該下導電層包含摻雜矽、摻雜鍺、摻雜矽鍺或其組合。
在一些實施例中，該下導電層包含鎢、鋁、鈦、銅或其組合。
本揭露之另一實施例提供一種半導體元件，具有一基底；一下導電層，設置於該基底中；一隔離層，設置於該基底上；一第一閘極結構，設置於該隔離層上且在該下導電層上方，並包括一第一功函數層以及一第一填充層；一第二閘極結構，設置於該隔離層上、在該下導電層上方且與該第一閘極結構間隔設置，並包括一第二功函數層以及一第二填充層；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一閘極結構與該第二閘極結構。該第一功函數層具有一第一功函數。該第二功函數層具有一第二功函數，該第二功函數不同於該第一功函數。該下導電層、該隔離層、該第一閘極結構與該第二閘極結構一起配置成一可程式化單元。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一下導電層在該基底中；形成一隔離層在該基底上；形成一第一導電層在該隔離層上以及在該下導電層上方，其中該第一導電層具有一第一功函數；形成一第二導電層在該隔離層上以及在該下導電層上方，且與該第一導電層間隔設置，該第二導電層具有一第二功函數，該第二功函數不同於該第一功函數。該下導電層、該隔離層、該第一導電層以及該第二導電層一起配置成一可程式化單元。
在一些實施例中，形成該第一導電層與形成該第二導電層的該等步驟包括形成一第一中間導電層以及一第二中間導電層在該隔離層上；形成一第一遮罩層以覆蓋該第二中間導電層並暴露該第一中間導電層；執行一第一植入製程以將該第一中間導電層轉換成該第一導電層；移除該第一遮罩層；形成一第二遮罩層以覆蓋該第一導電層並暴露該第二中間導電層；執行一第二植入製程以將該第二中間導電層轉換成該第二導電層；以及移除該第二遮罩層。以不同摻雜濃度執行該第一植入製程與該第二植入製程。
在一些實施例中，該下導電層、該第一導電層以及該第二導電層具有相同電類型。
由於本揭露該半導體元件的設計，在一程式化程序之後，可藉由控制所施加的程式化電壓而微調該可程式化單元的一電阻。此外，可選擇並施加各式不同的多個程式化電壓，以程式化該可程式化單元。再者，可藉由一相對較小(或較弱的)電壓而程式化該可程式化單元。因此，可提供更多的表面積給其他功能元件，例如邏輯功能元件。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2到圖8是剖視示意圖，例示本揭露一實施例之半導體元件1A之製備流程。
請參考圖1及圖2，在步驟S11，提供一基底101，以及一下導電層103可形成在基底101中。
請參考圖2，基底101可為一塊狀(bulk)半導體基底、一多層或梯度基底(gradient substrate)，或其類似物。舉例來說，基底101可包含一半導體材料，例如一元素半導體、一化合物或合金半導體或其組合；該元素半導體係例如矽或鍺；該化合物或合金半導體例如碳化矽、矽鍺、砷化鎵、磷化鎵、磷化砷化鎵、砷化銦鋁、砷化銦鎵、砷化銦、磷化銦鎵、磷化銦、銻化銦或磷化砷化銦鎵。基底101可摻雜或未摻雜。
請參考圖2，下導電層103可形成在基底101中，且下導電層103的上表面可大致與基底101的上表面為共面。在一些實施例中，下導電層103可界定出一可程式化單元的一操作區。
在一些實施例中，下導電層103的製作技術可包含一植入製程。意即，下導電層103可從基底101的一部分而轉換。該植入製程的多個摻雜物可包括p型雜質(摻雜物)或n型雜質(摻雜物)。該等p型雜質可添加到一本徵半導體(intrinsic semiconductor)，以產生多個價電子的不足。在一含矽基底中，該等p型摻雜物，即該等雜質包括硼、鋁、鎵及銦，但並不以此為限。該等n型雜質添加到一本徵半導體以貢獻多個自由電子給該本徵半導體。在一含矽基底中，該等n型摻雜物，即該等雜質包括銻、砷及磷，但並不以此為限。在一些實施例中，下導電層103的摻雜濃度可介於大約1E19 atoms/cm 3到大約1E21 atoms/cm 3之間。在該植入製程之後，下導電層103可具有一電類型，例如n型或p型。
在一些實施例中，可執行一退火製程以啟動下導電層103。該退火製程的溫度可介於大約800℃到大約1250℃之間。該退火製程可具有一製程持續時間(process duration)，介於大約1毫秒(millisecond)到大約500毫秒之間。舉例來說，該退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光退火(flash lamp anneal)。
請參考圖1及圖3，在步驟S13，一隔離層105可形成在基底101上。
請參考圖3，隔離層105可形成在基底101上並可覆蓋下導電層103。舉例來說，隔離層105可包括氧化物、氮化物、氮氧化物、矽酸鹽(例如金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、氮化物、高介電常數的介電材料或其組合。舉例來說，隔離層105的製作技術可包含適合的沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、原子層沉積、蒸鍍(evaporation)、化學溶液沈積(chemical solution deposition)或其他適合的沉積製程。可依據沉積製程以及所使用之材料的成分與數量以改變隔離層105的厚度。舉例來說，隔離層105的厚度可介於大約10Å到大約50Å之間。在一些實施例中，隔離層105可包括多層。舉例來說，隔離層105可為一氧化物-氮化物-氧化物(ONO)結構。舉另一個例子，隔離層105可包括一下層以及一上層，該下層包含氧化矽，該上層包含高介電常數的介電材料。
該等高介電常數材料(介電常數大於7.0)的例子包括金屬氧化物，但並不以此為限，該等金屬氧化物例如氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛(lead scandium tantalum oxide)以及鈮酸鋅鉛(lead zinc niobate)。舉例來說，該高介電常數材料還可包含多個摻雜物，例如鑭與鋁。
在一些實施例中，一界面層(interfacial layer)(圖未示)可形成在基底101與隔離層105之間。舉例來說，該界面層可包含氧化矽、氮化矽、氮氧化矽、其他半導體氧化物或其組合。可使用任何適合的製程將界面層形成任何適合的厚度，該製程包括熱生長(thermal growth)、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、旋塗(spin-on)沉積或其他適合的沉積製程。舉例來說，該界面層的厚度可介於大約7Å到大約12Å之間，或是介於大約8Å到大約10Å之間。在半導體元件1A的製造期間，該界面層可促進隔離層105的形成。
請參考圖1及圖4到圖7，在步驟S15，一第一導電層201、一第二導電層301以及一第三導電層401可形成在隔離層105上。
請參考圖4，中間導電層601、603、605可形成在隔離層105上，並可直接在下導電層103上方。中間導電層601、603、605可相互分隔開。舉例來說，中間導電層601、603、605可包含未摻雜多晶矽、未摻雜多晶鍺、握摻雜多晶矽鍺或其組合。應當理解，該等中間導電層的數量僅用於舉例說明的目的。該等中間導電層的數量可大於或小於三個。舉例來說，該等中間導電層的數量可為兩個。舉另一個例子，該等中間導電層的數量可為四個。
請參考圖5，一遮罩層607可形成在隔離層105上。遮罩層607可覆蓋中間導電層603、605，並暴露中間導電層601(如圖4所示)。在一些實施例中，遮罩層607可為一光阻層。可接著執行一第一植入製程IMP1，以將多個摻雜物摻雜進入中間導電層601中，並將中間導電層601轉換成第一導電層201。該等摻雜物可為p型摻雜物或是n型摻雜物，而p型摻雜物例如硼、鋁、鎵及銦，n型摻雜物例如銻、砷及磷。第一植入製程IMP1的摻雜濃度可介於大約1E19 atoms/cm 2到大約1E21 atoms/cm 2之間。第一導電層201可具有一第一摻雜濃度。在第一植入製程IMP1之後，可移除遮罩層607。
請參考圖6，一遮罩層609可形成在隔離層105上。遮罩層609可覆蓋中間導電層605與第一導電層201，並暴露中間導電層603(如圖4所示)。在一些實施例中，遮罩層609可為一光阻層。可接著執行一第二植入製程IMP2，以將該等摻雜物摻雜進入中間導電層603中，並將中間導電層603轉換成第二導電層301。該等摻雜物可為p型摻雜物或是n型摻雜物，而p型摻雜物例如硼、鋁、鎵及銦，n型摻雜物例如銻、砷及磷。第二植入製程IMP2的摻雜濃度可介於大約1E19 atoms/cm 2到大約1E21 atoms/cm 2之間。在一些實施例中，使用在第一植入製程IMP1的摻雜類型與使用在第二植入製程IMP2的摻雜類型為相同。第二導電層301可具有一第二摻雜濃度。在第二植入製程IMP2之後，可移除遮罩層609。
請參考圖7，一遮罩層611可形成在隔離層105上。遮罩層611可覆蓋第一導電層201與第二導電層301，並暴露中間導電層605。在一些實施例中，遮罩層611可為一光阻層。可接著執行一第三植入製程IMP3，以將該等摻雜物摻雜進入中間導電層605，並將中間導電層605轉換成第三導電層401。該等摻雜物可為p型摻雜物或是n型摻雜物，而p型摻雜物例如硼、鋁、鎵及銦，n型摻雜物例如銻、砷及磷。第二植入製程IMP2的摻雜濃度可介於大約1E19 atoms/cm 2到大約1E21 atoms/cm 2之間。在一些實施例中，使用在第三植入製程IMP3的摻雜類型與使用在第二植入製程IMP2的摻雜類型為相同。第三導電層401可具有一第三摻雜濃度。在第三植入製程IMP3之後，可移除遮罩層611。
在一些實施例中，第一導電層201的第一摻雜濃度、第二導電層301的第二摻雜濃度以及第三導電層401的第三摻雜濃度可為不同。舉例來說，第三導電層401的摻雜濃度可大於第二導電層301的第二摻雜濃度與第一導電層201的第一摻雜濃度。第二導電層301的第二摻雜濃度可大於第一導電層201的第一摻雜濃度。應當理解，第一導電層201、第二導電層301以及第三導電層401的摻雜濃度順序僅為舉例說明。可取決於電路設計而改變摻雜濃度順序。
在一些實施例中，可執行一退火製程以啟動第一導電層201、第二導電層301以及第三導電層401。該退火製程的溫度可介於大約800℃到大約1250℃之間。該退火製程可具有一製程持續時間(process duration)，介於大約1毫秒(millisecond)到大約500毫秒之間。舉例來說，該退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光退火(flash lamp anneal)。
請參考圖1及圖8，在步驟S17，可形成一上導電層111一電性耦接到第一導電層201、第二導電層301以及第三導電層401，以及可形成一導電栓塞107以電性耦接到下導電層103。
請參考圖8，一層間介電層115可形成在隔離層105上，以覆蓋第一導電層201、第二導電層301以及第三導電層401。舉例來說，層間介電層115可包含氮化矽、氧化矽、氮氧化矽、可流動氧化物(flowable oxide)、東燃矽氮烷(tonen silazen)、未摻雜矽酸鹽玻璃(undoped silica glass)、硼矽酸鹽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glas)、電漿加強型四乙基正矽酸鹽(plasma enhanced tetra-ethyl orthosilicate)、氟矽酸鹽玻璃(fluoride silicate glass)、摻碳的氧化矽(carbon doped silicon oxide)或其組合。舉例來說，層間介電層115的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或類似製程。可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。
請參考圖8，多個導電通孔109可形成在層間介電層115中。該等導電通孔109可分別形成在第一導電層201、第二導電層301以及第三導電層401上。在一些實施例中，每一導電通孔109的各側壁可具有一傾斜剖面輪廓。在一些實施例中，該等導電通孔109的製作技術可包含一鑲嵌方法(damascene method)。一般而言，在該鑲嵌方法中，沉積並圖案沉積一或多個介電材料以形成多個垂直互連及及多個水平互連，而介電材料則例如低介電常數(low-k)介電材料(意即具有小於4.0的一介電常數)，該等垂直互連即如已知的多個通孔(vias)，該等水平互連即如已知的多個導線(lines)。然後，多個導電材料及其他材料鑲嵌進入該蝕刻圖案中，該等導電材料則例如含銅材料，該等其他材料則例如阻障層材料，而該等阻障層材料使用於避免該等含銅材料擴散進入圍繞的低介電常數的介電質中。然後，移除在該蝕刻圖案外的任何多餘含銅材料以及多餘阻障層材料。
請參考圖8，一層間介電層117可形成在層間介電層115上。在一些實施例中，層間介電層117可包含與層間介電層115相同的材料，但並不以此為限。
請參考圖8，上導電層111可形成在層間介電層117中。上導電層111可形成在該等導電通孔109上。上導電層111可經由該等導電通孔109而電性耦接到第一導電層201、第二導電層301以及第三導電層401。在一程式化程序期間，上導電層111可電性耦接到一外部電壓。舉例來說，上導電層111可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。舉例來說，上導電層111的製作技術可包含一鑲嵌製程。
在一些實施例中，在多個程式化程序期間，第一導電層201、第二導電層301以及第三導電層401可電性耦接到不同的導電層，並可電性耦接不同的外部電壓。
請參考圖8，一層間介電層121可形成在層間介電層117上。在一些實施例中，層間介電層121可包含與層間介電層117相同的一材料。在一些實施例中，層間介電層121可為一蝕刻終止層，舉例來說，並可包含氮化矽、氮碳化矽或類似物。舉例來說，層間介電層121的製作技術可包含原子層沉積、化學氣相沉積或類似製程。
請參考圖8，導電栓塞107可沿著層間介電層121、層間介電層117、層間介電層115以及隔離層105而形成，並可形成在下導電層103上。導電栓塞107可電性連接到下導電層103。導電栓塞107可電性耦接到一偏壓或一接地電位。在一些實施例中，導電栓塞107可具有一傾斜剖面輪廓。舉例來說，導電栓塞107可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
請參考圖8，第一導電層201、第二導電層301、第三導電層401、隔離層105以及下導電層103一起配置成一可程式化單元。第一導電層201-隔離層105-下導電層103的配置、第二導電層301-隔離層105-下導電層103的配置，以及第三導電層401-隔離層105-下導電層103的配置可視為三個類電容器結構(意即導體-絕緣體-導體結構)。
對於具有多個n型導體的一類電容器結構而言，當施加大於(意即數值大於)該類電容器結構之平帶電壓(flat band voltage)的一電壓時，則多個移動載子(電子)可累積在該絕緣體的表面處。對於具有多個p型導體的一類電容器結構而言，當施加深於(意即數值小於)該類電容器結構之平帶電壓(flat band voltage)的一電壓時，則多個移動載子(電洞)可累積在該絕緣體的表面處。當一類電容器結構的該等移動載子累積在該絕緣體的表面處時，則該類電容器結構在一累積模式操作。當一類電容器結構的帶電壓(band voltage)與該類電容器結構的功函數相關聯，而且一類電容器結構的功函數與該類電容器結構的摻雜濃度相關聯時，則一類電容器結構的平帶電壓與該類電容器結構的摻雜濃度相關聯。
在本揭露的一實施例中，下導電層103包含摻雜有n型摻雜物的矽。第一導電層201、第二導電層301以及第三導電層401包含摻雜有n型摻雜物的多晶矽。第三導電層401的第三摻雜濃度可大於第二導電層301的第二摻雜濃度。第二導電層301的第二摻雜濃度可大於第一導電層201的第一摻雜濃度。在此實施例中，第一導電層201的第一平帶電壓大於第二導電層301的第二平帶電壓，以及第二導電層301的第二平帶電壓大於第三導電層401的第三平帶電壓。舉例來說，第一導電層201的第一平帶電壓為4.0伏特，第二導電層301的第二平帶電壓為3.0伏特，而第三導電層401的第三平帶電壓為2.0伏特。當第一導電層201、第二導電層301以及第三導電層401的平帶電壓不同時，則可使用不同的電壓分別在該累積模式中操作第一導電層201、第二導電層301以及第三導電層401。
在電流實施例的一程式化程序中，一程式化電壓可經由上導電層111而施加到半導體元件1A，且導電栓塞107可電性耦接到接地電位。在該程式化電壓下可施加壓力於隔離層105。因此，可使隔離層105破裂以形成一連續路徑(contiguous path)，而該連接路徑連接下導電層103與第一導電層201、第二導電層301或第三導電層401。藉由調整該程式化電壓的數值，可控制所形成之該連續路徑的數量。意即，在該程式化程序之後，該程式化單元的電阻可藉由控制該程式化電壓而微調。
舉例來說，當該程式化電壓為2.5伏特時，僅形成第三導電層401與下導電層103的連續路徑。舉另一個例子，當該程式化電壓為3.5伏特時，則形成第三導電層401與下導電層103的連續路徑以及第二導電層301與下導電層103的連續路徑。再舉另一個例子，該程式化電壓為4.5伏特時，則形成所有連續路徑。
在本揭露的另一實施例中，下導電層103包含摻雜有p型摻雜物的矽。第一導電層201、第二導電層301以及第三導電層401包含摻雜有p型摻雜物的多晶矽。第三導電層401的第三摻雜濃度可大於第二導電層301的第二摻雜濃度。第二導電層301的第二摻雜濃度可大於第一導電層201的第一摻雜濃度。在如此的實施例中，第一導電層201的第一平帶電壓較低(例如接近接地電位)於第二導電層301的第二平帶電壓，且第二導電層301的第二平帶電壓較低於第三導電層401的第三平帶電壓。舉例來說，第一導電層201的第一平帶電壓為-2.0伏特時，則第二導電層301的第二平帶電壓-3.0伏特，以及第三導電層401的第三平帶電壓為-4.0伏特。當第一導電層201、第二導電層301以及第三導電層401的各平帶電壓為不同時，可使用不同電壓以分別在該累積模式中操作第一導電層201、第二導電層301以及第三導電層401。
例示的程式化程序可如下所示。當該程式化電壓為-2.5伏特時，僅形成第三導電層401與下導電層103的連續路徑。舉另一個例子，當該程式化電壓-3.5伏特，則形成第三導電層401與下導電層103的連續路徑以及第二導電層301與下導電層103的連續路徑。再舉另一個例子，當該程式化電壓為-4.5伏特時，則形成所有連續路徑。
圖9到圖13是剖視示意圖，例示本揭露一些實施例之各半導體元件1B、1C、1D、1E、1F。
請參考圖9，半導體元件1B可具有類似於如圖8所描述的一結構。在圖9中與圖8中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。半導體元件1B可包括一井區125。井區125可設置在基底101中，並可圍繞下導電層103。井區125可具有與下導電層103相反的一電類型。井區125可對下導電層103提供額外的電性絕緣。
請參考圖10，半導體元件1C可具有類似於如圖8所描述的一結構。在圖10中與圖8中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。半導體元件1C可包括多個輔助層123。該等輔助層123可分別對應設置於覆蓋第一導電層201、第二導電層301以及第三導電層401。舉例來說，該等輔助層123可包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。該等輔助層123的厚度可介於大約2nm到大約20nm之間。該等輔助層123可分別降低該等導電通孔109與第一導電層201、第二導電層301及第三導電層401之間的接觸電阻。在一些實施例中，該等輔助層123可分別設置在第一導電層201的上表面上、在第二導電層301的上表面上，以及在第三導電層401的上表面上。
請參考圖11，半導體元件1D可具有類似於如圖8所描述的一結構。在圖11中與圖8中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。
半導體元件1D可包括多個間隙子113。該等間隙子113可分別設置在第一導電層201的各側壁上、在第二導電層301的各側壁上，以及在第三導電層401的各側壁上。在一些實施例中，舉例來說，該等間隙子113可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、類似物或其組合。該等間隙子113可對第一導電層201、第二導電層301以及第三導電層401提供額外的電性絕緣。在一些實施例中，該等間隙子113可包含低介電常數(low-k)的介電材料或是多孔的介電材料。包含低介電常數的介電材料或是多孔的介電材料的該等間隙子113可降低第一導電層與第二導電層301之間的寄生電容，以及在第二導電層301與第三導電層401之間的寄生電容。
請參考圖12，半導體元件1E可具有類似於如圖8所描述的一結構。在圖12中與圖8中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。舉例來說，半導體元件1E的下導電層103可包含一金屬材料。舉例來說，該金屬材料可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅或其組合。
請參考圖13，半導體元件1F可具有類似於如圖8所描述的一結構。在圖13中與圖8中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。
舉例來說，第一導電層201、第二導電層301以及第三導電層401可包含金屬材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、鉑或其組合。第一導電層201、第二導電層301以及第三導電層401可包含不同材料，以便具有不同功函數。舉例來說，第一導電層201可包含鋁，並在+4.1伏特具有一功函數。第二導電層301可包含銅，並在+4.7伏特具有一功函數。第三導電層401可包含鉑，並在+6.4伏特具有一功函數。如同第一導電層201、第二導電層301以及第三導電層401的不同功函數，可能需要不同程式化電壓以程式化第一導電層201、第二導電層301或是第三導電層401。
圖14是流程示意圖，例示本揭露另一實施例之半導體元件1G的製備方法20。圖15到圖28是剖視示意圖，例示本揭露另一實施例之半導體元件1G的製備流程。
請參考圖14及圖15，在步驟S21，可提供一基底101，一下導電層103可形成在基底101中，多個偽導電層(pseudo-conductive layers)613可形成在下導電層103上，以及多個硬遮罩層615可形成在該等偽導電層613上。
請參考圖15，基底101與下導電層103的製作技術可類似於如圖2所描述的一程序。該等偽導電層613可相互分隔開設置。舉例來說，該等偽導電層613可包含非晶矽或多晶矽。舉例來說，該等硬遮罩層615苦包含氮化矽、氮氧化矽、氧化氮化矽或類似物。
請參考圖14到圖16，在步驟S23，多個間隙子113可形成在該等偽導電層615的各側壁上，以及可形成一層間介電層115以覆蓋該等間隙子113與該等硬遮罩層615。
請參考圖16，可沉積一層隔離材料以覆蓋該等偽導電層613與該等硬遮罩層615。可接著執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除該層隔離層料的一些部分，且同時形成該等間隙子113。層間介電層115的製作技術可包含一沉積製程，例如化學氣相沉積。可執行一平坦化製程到層間介電層115上，以提供一大致平坦表面給接下來的處理步驟，該平坦化製程例如化學機械研磨。
請參考圖14、圖17以及圖18，在步驟S25，移除中間導電層603以形成第一溝槽701、第二溝槽703以及第三溝槽705在層間介電層115中，以暴露下導電層103的一些部分。
請參考圖17，可執行一平坦化製程，例如化學機械研磨，以移除該等硬遮罩層615以及該等間隙子113的一些部分，以暴露該等偽導電層613。
請參考圖18，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除該等偽導電層613，且同時形成第一溝槽701、第二溝槽703以及第三溝槽705。下導電層103之上表面的一些部分可經由第一溝槽701、第二溝槽703以及第三溝槽705而暴露。
請參考圖14及圖19到圖27，在步驟S27，一第一閘極結構200可形成在第一溝槽701中，一第二閘極結構300可形成在第二溝槽703中，以及一第三閘極結構400可形成在第三溝槽705中。
請參考圖19，一層介電材料617可共形地形成在如圖18所描述的中間半導體元件上。舉例來說，介電材料617可包含氧化矽、氮化矽、氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉛鈧鉭，或鈮酸鋅鉛。
請參考圖20，一層第一功函數材料619可共形地形成在該層介電材料617上。舉例來說，第一功函數材料619可包含釕、鈀、鉑、鈷、鎳，以及導電金屬氧化物、氮化鈦、鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦以及碳化鋁)、鋁化物或其組合。一遮罩層627可形成在該層第一功函數材料619上，以覆蓋第三溝槽705並暴露第二溝槽703以及第一溝槽701。
請參考圖21，可執行一蝕刻製程以選擇地移除該層第一功函數材料619的該暴露部分。在蝕刻製程期間，第一功函數材料619對介電材料617的蝕刻率比可介於大約15：1到大約2：1之間，或者是在大約10：1到大約3：1之間。在該蝕刻製程之後，可移除遮罩層627。
請參考圖22，一層第二功函數材料621可共形地形成該層第一功函數材料619與該層介電材料617上。第二功函數材料621可不同於第一功函數材料619。舉例來說，第二功函數材料621可包含釕、鈀、鉑、鈷、鎳，以及導電金屬氧化物、氮化鈦、鉿、鋯、鈦、鉭、鋁、金屬碳化物、鋁化物或其組合。一遮罩層629可形成在該層第二功函數材料621上，以覆蓋第二溝槽703，並暴露第三溝槽705與第一溝槽701。
請參考圖23，可執行一蝕刻製程以選擇地移除該層第二功函數材料621的該暴露部分。在該蝕刻製程期間，第二功函數材料621對介電材料617的蝕刻率比可介於大約15：1到大約2：1之間，或是介於大約10：1到大約3：1之間。在該蝕刻製程期間，第二功函數材料621對第一功函數材料619的蝕刻率比可介於大約15：1到大約2：1之間，或介於大約10：1到大約3：1之間。在該蝕刻製程之後，可移除遮罩層629。
請參考圖24，一層第三功函數材料623可共形地形成在該層第一功函數材料619、該層第二功函數材料621以及該層介電材料617上。第三功函數材料623可不同於第一功函數材料619與第二功函數材料621。舉例來說，第三功函數材料623可包含釕、鈀、鉑、鈷、鎳以及導電金屬氧化物、氮化鈦、鉿、鋯、鈦、鉭、鋁、金屬碳化物、鋁化物或其組合。一遮罩層631可形成在該層第三功函數材料623上以覆蓋第一溝槽701，並暴露第二溝槽703與第三溝槽705。
請參考圖25，可執行一蝕刻製程以選擇地移除該層第三功函數材料623的該暴露部分。在該蝕刻製程期間，第三功函數材料623對介電材料617的蝕刻率比可介於大約15：1到大約2：1之間，或是介於大約10：1到大約3：1之間。在該蝕刻製程期間，第三功函數材料623對第一功函數材料619的蝕刻率比可介於大約15：1到大約2：1之間，或介於大約10：1到大約3：1之間。在該蝕刻製程期間，第三功函數材料623對第二功函數材料621的蝕刻率比可介於大約15：1到大約2：1之間，或介於大約10：1到大約3：1之間。在該蝕刻製程之後，可移除遮罩層631。
請參考圖26，可形成一層填充材料625以填滿第一溝槽701、第二溝槽703以及第三溝槽703。舉例來說，填充材料625可包含鎢、鋁、鈷、釕、金、銀、鈦、鉑、類似物或其組合。舉例來說，該層填充材料625的製作技術可包含化學氣相沉積、物理氣相沉積、鍍覆、熱或電子束蒸鍍、類似製程或其組合。
請參考圖27，可執行一平坦化製程，例如化學機械研磨，直到層間介電層115的上表面暴露為止。在該平坦化製程之後，該層介電材料617可轉換成一第一閘極介電層203在第一溝槽701中、轉換成一第二閘極介電層303在第二溝槽703中，以及轉換成一第三閘極介電層403在第三溝槽705中。該層第一功函數材料619可轉換成一第三功函數層405在第三溝槽705中。該層第二功函數材料621可轉換成一第二功函數層305在第二溝槽703中。該層第三功函數材料623可轉換成一第一功函數層205在第一溝槽701中。該層填充材料625可轉換成一第一填充層207在第一溝槽701中、轉換成一第二填充層307在第二溝槽703中，以及轉換成一第三填充層407在第三溝槽705中。第一閘極介電層203、第二閘極介電層303以及第三閘極介電層403的厚度可為相同。
請參考圖27，第一閘極介電層203、第一功函數層205、第二閘極介電層303、第二功函數層305、第三閘極介電層403以及第三功函數層405可具有U形剖面輪廓。
請參考圖27，第一閘極介電層203、第一功函數層205以及第一填充層207一起配置成第一閘極結構200。第二閘極介電層303、第二功函數層305以及第一填充層307一起配置成第二閘極結構300。第三閘極介電層403、第三功函數層405以及第三填充層407一起配置成第三閘極結構400。在一些實施例中，第一閘極結構200、第二閘極結構300以及第三閘極結構400的製造可輕易地與多個邏輯元件的各閘極整合在一起。
請參考圖14及圖28，在步驟S29，可形成一導電栓塞107以電性耦接到下導電層103，且可形成一上導電層111以電性耦接到第一閘極結構200、第二閘極結構300以及第三閘極結構400。
請參考圖28，層間介電層117可形成在層間介電層115上，且層間介電層119可形成在層間介電層117上。舉例來說，該等導電通孔109與上導電層111可藉由一鑲嵌製成而形成在層間介電層117與層間介電層119中。上導電層111可經由該等導電通孔109而電性耦接到第一閘極結構200、第二閘極結構300以及第三閘極結構400。層間介電層121可形成在層間介電層119上。導電栓塞107可沿著層間介電層115、117、119、121而形成，且形成在下導電層103上。
當第一功函數層205、第二功函數層305以及第三功函數層405包含不同功函數材料時，第一閘極結構200、第二閘極結構300以及第三閘極結構400具有不同功函數。據此，需要不同程式化電壓以程式化第一閘極結構200、第二閘極結構300或是第三閘極結構400。
圖29及圖30是剖視示意圖，例示本揭露一些實施例的半導體元件1H及1I。請參考圖29，半導體元件1H可具有類似於如圖28所描述的一結構。在圖29中與圖28中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。第一閘極結構200還可包括第一濕潤層209以及第一阻障層211。第二閘極結構300還可包括第二濕潤層309以及第二阻障層311。第三閘極結構400還可包括第三濕潤層409以及第三阻障層411。
第一濕潤層208可設置在第一功函數層205與第一填充層207之間。第二濕潤層309可設置在第二功函數層305與第二填充層307之間。第三濕潤層409可設置在第三功函數層405與第三填充層407之間。舉例來說，第一濕潤層209、第二濕潤層309以及第三濕潤層409可包含鈦、鉭、鎳或鈷。第一濕潤層209、第二濕潤層309以及第三濕潤層409可促進各層之間的接合(bonding)，並可促進接下來各層的均勻沉積。
第一阻障層211可設置在第一濕潤層209與第一填充層207之間。第二阻障層311可設置在可設置在第二濕潤層309與第二填充層307中。第三阻障層411可設置在第三濕潤層409與第三填充層407之間。舉例來說，第一阻障層211、第二阻障層311以及第三阻障層411可包含氮化鈦、氮化鉭或其組合。第一阻障層211、第二阻障層311以及第三阻障層可避免接下來的各沉積製程剝蝕(degrading)半導體元件1H的其他層。
請參考圖30，半導體元件1I可具有類似於如圖28所描述的一結構。在圖30中與圖28中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。
請參考圖30，基底101、下導電層103以及隔離層105的製作技術可類似於如圖2及圖3所描述的一程序。層間介電層115與該等間隙子113的製作技術可類似於如圖15到圖18所描述的一程序。第一功函數層205、第一填充層207、第二功函數層305、第二填充層307、第三功函數層405、第三填充層407、導電栓塞107、該等導電通孔109、上導電層111以及層間介電層117、119、121可類似於如圖20到圖28所描述的一程序。
請參考圖30，第一功函數層205以及第一填充層207一起配置成第一閘極結構200。第二功函數層305以及第二填充層307一起配置成第二閘極結構300。第三功函數層405以及第三填充層407一起配置成第三閘極結構400。當第一功函數層205、第二功函數層305以及第三功函數層405包含不同功函數材料時，第一閘極結構200、第二閘極結構300以及第三閘極結構400具有不同功函數。據此，可能需要不同程式化電壓以程式化第一閘極結構200、第二閘極結構300或是第三閘極結構400。
由於本揭露半導體元件1A的設計，在一程式化程序之後，可藉由控制所施加的程式化電壓而微調該可程式化單元的一電阻。此外，可選擇並施加各式不同的多個程式化電壓(例如-4.5伏特到+4.5伏特)，以程式化該可程式化單元。換言之，該程式化單元可依據設計需求以在一積體電路中的各式不同電壓而操作。再者，可藉由一相對較小(或較弱的)電壓(例如-2.5伏特到+2.5伏特)而程式化該可程式化單元。意即，可減少用於使用在產生該程式化電壓之一充電泵電路(charge-pump circuit)的表面積。因此，可提供更多的表面積給其他功能元件，例如邏輯功能元件。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 1G:半導體元件 1H:半導體元件 1I:半導體元件 10:製備方法 101:基底 103:下導電層 105:隔離層 107:導電栓塞 109:導電通孔 111:上導電層 113:間隙子 115:層間介電層 117:層間介電層 121:層間介電層 123:輔助層 125:井區 20:製備方法 200:第一閘極結構 201:第一導電層 203:第一閘極介電層 205:第一功函數層 207:第一填充層 209:第一濕潤層 211:第一阻障層 300:第二閘極結構 301:第二導電層 303:第二閘極介電層 305:第二功函數層 307:第二填充層 309:第二濕潤層 311:第二阻障層 400:第三閘極結構 401:第三導電層 403:第三閘極介電層 405:第三功函數層 407:第三填充層 409:第三濕潤層 411:第三阻障層 601:中間導電層 603:中間導電層 605:中間導電層 607:遮罩層 609:遮罩層 611:遮罩層 613:偽導電層 615:硬遮罩層 617:介電材料 619:第一功函數材料 621:第二功函數材料 623:第三功函數材料 625:填充材料 627:遮罩層 629:遮罩層 631:遮罩層 701:第一溝槽 703:第二溝槽 705:第三溝槽 IMP1:第一植入製程 IMP2:第二植入製程 IMP3:第三植入製程 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2到圖8是剖視示意圖，例示本揭露一實施例之半導體元件的製備流程。 圖9到圖13是剖視示意圖，例示本揭露一些實施例之各半導體元件。 圖14是流程示意圖，例示本揭露另一實施例之半導體元件的製備方法。 圖15到圖28是剖視示意圖，例示本揭露另一實施例之半導體元件的製備流程。 圖29及圖30是剖視示意圖，例示本揭露一些實施例的半導體元件。
1A:半導體元件 101:基底 103:下導電層 105:隔離層 107:導電栓塞 109:導電通孔 111:上導電層 115:層間介電層 117:層間介電層 121:層間介電層 201:第一導電層 301:第二導電層 401:第三導電層 Z:方向

Claims (18)

  1. 一種半導體元件，包括：一基底；一下導電層，設置於該基底中；一隔離層，設置於該基底上；一第一導電層，設置於該隔離層上以及在該下導電層上方；一第二導電層，設置於該隔離層上以及在該下導電層上方，並與該第一導電層間隔設置；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一導電層與該第二導電層；其中該第一導電層具有一第一功函數，該第二導電層具有一第二功函數，而該第二功函數不同於該第一功函數；其中該下導電層、該隔離層、該第一導電層以及該第二導電層一起配置成一可程式化單元；其中該第一導電層與該第二導電層包含摻雜多晶矽、摻雜多晶矽鍺或其組合，而該第一導電層與該第二導電層具有相同的電類型。
  2. 如請求項1所述之半導體元件，其中該下導電層包含摻雜矽、摻雜鍺、摻雜矽鍺或其組合，而該下導電層具有一電類型，該電類型相同於該第一導電層與該第二導電層。
  3. 如請求項2所述之半導體元件，還包括一井區，設置於該基底中並圍 繞該下導電層設置，其中該井區具有一電類型，該電類型與該下導電層相反。
  4. 如請求項2所述之半導體元件，還包括多個輔助層，覆蓋該第一導電層與該第二導電層，其中該等輔助層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
  5. 如請求項2所述之半導體元件，還包括多個間隙子，設置於該第一導電層的各側壁上以及設置於該第二導電層的各側壁上。
  6. 如請求項1所述之半導體元件，其中該下導電層包含鎢、鋁、鈦、銅或其組合。
  7. 如請求項1所述之半導體元件，其中該第一導電層與該第二導電層包含不同材料，該第一導電層包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、鉑或其組合，而該第二導電層包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、鉑或其組合。
  8. 一種半導體元件，包括：一基底；一隔離層，設置於該基底上；一下導電層，設置於該基底中；一第一閘極結構，包括一第一閘極介電層、一第一功函數層以及 一第一填充層，該第一閘極介電層設置於該下導電層上，該第一功函數層設置於該第一閘極介電層上，該第一填充層設置於該第一功函數層上，其中該第一功函數層具有一第一功函數；一第二閘極結構，包括一第二閘極介電層、一第二功函數層以及一第二填充層，該第二閘極介電層設置於該下導電層上並與該第一閘極介電層間隔設置，該第二功函數層設置於該第二閘極介電層上，該第二填充層設置於該第二功函數層上，其中該第二功函數層具有一第二功函數，該第二功函數不同於該第一功函數；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一閘極結構與該第二閘極結構；其中該下導電層、該隔離層、該第一閘極結構以及該第二閘極結構一起配置成一可程式化單元。
  9. 如請求項8所述之半導體元件，其中該第一閘極介電層與該第二閘極介電層具有相同厚度。
  10. 如請求項9所述之半導體元件，還包括多個間隙子，設置於該第一閘極結構的兩側上以及在該第二閘極結構的兩側上。
  11. 如請求項10所述之半導體元件，還包括一第一濕潤層，設置於該第一功函數層與該第一填充層之間，其中該第一濕潤層包含鈦、鉭、鎳或鈷。
  12. 如請求項11所述之半導體元件，還包括一第一阻障層，設置於該第一濕潤層與該第一填充層之間，其中該第一阻障層包含氮化鈦、氮化鉭或其組合。
  13. 如請求項8所述之半導體元件，其中該第一閘極介電層與該第二閘極介電層具有U形剖面輪廓。
  14. 如請求項8所述之半導體元件，其中該下導電層包含摻雜矽、摻雜鍺、摻雜矽鍺或其組合。
  15. 如請求項8所述之半導體元件，其中該下導電層包含鎢、鋁、鈦、銅或其組合。
  16. 一種半導體元件，包括：一基底；一下導電層，設置於該基底中；一隔離層，設置於該基底上；一第一閘極結構，設置於該隔離層上且在該下導電層上方，並包括一第一功函數層以及一第一填充層，其中該第一功函數層具有一第一功函數；一第二閘極結構，設置於該隔離層上、在該下導電層上方且與該第一閘極結構間隔設置，並包括一第二功函數層以及一第二填充層，其中該第二功函數層具有一第二功函數，該第二功函數不同於 該第一功函數；一導電栓塞，電性耦接到該下導電層；以及一上導電層，電性耦接到該第一閘極結構與該第二閘極結構；其中該下導電層、該隔離層、該第一閘極結構與該第二閘極結構一起配置成一可程式化單元。
  17. 一種半導體元件的製備方法，包括：提供一基底；形成一下導電層在該基底中；形成一隔離層在該基底上；形成一第一導電層在該隔離層上以及在該下導電層上方，其中該第一導電層具有一第一功函數；形成一第二導電層在該隔離層上以及在該下導電層上方，且與該第一導電層間隔設置，該第二導電層具有一第二功函數，該第二功函數不同於該第一功函數；其中該下導電層、該隔離層、該第一導電層以及該第二導電層一起配置成一可程式化單元；其中形成該第一導電層與形成該第二導電層的該等步驟包括：形成一第一中間導電層以及一第二中間導電層在該隔離層上；形成一第一遮罩層以覆蓋該第二中間導電層並暴露該第一中間導電層；執行一第一植入製程以將該第一中間導電層轉換成該第一導電層； 移除該第一遮罩層；形成一第二遮罩層以覆蓋該第一導電層並暴露該第二中間導電層；執行一第二植入製程以將該第二中間導電層轉換成該第二導電層；以及移除該第二遮罩層；其中以不同摻雜濃度執行該第一植入製程與該第二植入製程。
  18. 如請求項17所述之半導體元件的製備方法，其中該下導電層、該第一導電層以及該第二導電層具有相同電類型。
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