CN114765147A - 具有可程序化单元的半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种具有可程序化单元的半导体元件及该半导体元件的制备方法。该半导体元件具有一基底；一下导电层，设置于该基底中；一隔离层，设置于该基底上；一第一导电层，设置于该隔离层上以及在该下导电层上方；一第二导电层，设置于该隔离层上以及在该下导电层上方，并与该第一导电层间隔设置；一导电栓塞，电性耦接到该下导电层；以及一上导电层，电性耦接到该第一导电层与该第二导电层。该第一导电层具有一第一功函数，该第二导电层具有一第二功函数，而该第二功函数不同于该第一功函数。该下导电层、该隔离层、该第一导电层以及该第二导电层一起配置成一可程序化单元。

Description

具有可程序化单元的半导体元件及其制备方法
交叉引用
本公开主张2021年1月14日申请的美国正式申请案第17/149,032号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体元件以及该半导体元件的制备方法。特别涉及一种具有可程序化单元的半导体元件以及具有该可程序化单元的该半导体元件的制备方法。
背景技术
半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，具有一基底；一下导电层，设置于该基底中；一隔离层，设置于该基底上；一第一导电层，设置于该隔离层上以及在该下导电层上方；一第二导电层，设置于该隔离层上以及在该下导电层上方，并与该第一导电层间隔设置；一导电栓塞，电性耦接到该下导电层；以及一上导电层，电性耦接到该第一导电层与该第二导电层。该第一导电层具有一第一功函数，该第二导电层具有一第二功函数，而该第二功函数不同于该第一功函数。该下导电层、该隔离层、该第一导电层以及该第二导电层一起配置成一可程序化单元。
在一些实施例中，该第一导电层与该第二导电层包含掺杂多晶硅、掺杂多晶硅锗或其组合，而该第一导电层与该第二导电层具有相同的电类型。
在一些实施例中，该下导电层包含掺杂硅、掺杂锗、掺杂硅锗或其组合，而该下导电层具有一电类型，该电类型相同于该第一导电层与该第二导电层。
在一些实施例中，该半导体元件还包括一井区，设置于该基底中并围绕该下导电层设置。该井区具有一电类型，该电类型与该下导电层相反。
在一些实施例中，该半导体元件还包括多个辅助层，覆盖该第一导电层与该第二导电层。该多个辅助层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
在一些实施例中，该半导体元件还包括多个间隙子，设置于该第一导电层的各侧壁上以及设置于该第二导电层的各侧壁上。
在一些实施例中，该下导电层包含钨、铝、钛、铜或其组合。
在一些实施例中，该第一导电层与该第二导电层包含不同材料，该第一导电层包含钨、钴、锆、钽、钛、铝、钌、铜、铂或其组合，而该第二导电层包含钨、钴、锆、钽、钛、铝、钌、铜、铂或其组合。
本公开的另一实施例提供一种半导体元件，具有一基底；一下导电层，设置于该基底中；一第一栅极结构，包括一第一栅极介电层、一第一功函数层以及一第一填充层，该第一栅极介电层设置于该下导电层上，该第一功函数层设置于该第一栅极介电层上，该第一填充层设置于该第一功函数层上，其中该第一功函数层具有一第一功函数；一第二栅极结构，包括一第二栅极介电层、一第二功函数层以及一第二填充层，该第二栅极介电层设置于该下导电层上并与该第一栅极介电层间隔设置，该第二功函数层设置于该第二栅极介电层上，该第二填充层设置于该第二功函数层上，其中该第二功函数层具有一第二功函数；一导电栓塞，电性耦接到该下导电层；以及一上导电层，电性耦接到该第一栅极结构与该第二栅极结构。该第二功函数不同于该第一功函数。该下导电层、该隔离层、该第一栅极结构以及该第二栅极结构一起配置成一可程序化单元。
在一些实施例中，该第一栅极介电层与该第二栅极介电层具有相同厚度。
在一些实施例中，该半导体元件还包括多个间隙子，设置于该第一栅极结构的两侧上以及在该第二栅极结构的两侧上。
在一些实施例中，该半导体元件还包括一第一湿润层，设置于该第一功函数层与该第一填充层之间。该第一湿润层包含钛、钽、镍或钴。
在一些实施例中，该半导体元件还包括一第一阻障层，设置于该第一湿润层与该第一填充层之间。该第一阻障层包含氮化钛、氮化钽或其组合。
在一些实施例中，该第一栅极介电层与该第二栅极介电层具有U形剖面轮廓。
在一些实施例中，该下导电层包含掺杂硅、掺杂锗、掺杂硅锗或其组合。
在一些实施例中，该下导电层包含钨、铝、钛、铜或其组合。
本公开的另一实施例提供一种半导体元件，具有一基底；一下导电层，设置于该基底中；一隔离层，设置于该基底上；一第一栅极结构，设置于该隔离层上且在该下导电层上方，并包括一第一功函数层以及一第一填充层；一第二栅极结构，设置于该隔离层上、在该下导电层上方且与该第一栅极结构间隔设置，并包括一第二功函数层以及一第二填充层；一导电栓塞，电性耦接到该下导电层；以及一上导电层，电性耦接到该第一栅极结构与该第二栅极结构。该第一功函数层具有一第一功函数。该第二功函数层具有一第二功函数，该第二功函数不同于该第一功函数。该下导电层、该隔离层、该第一栅极结构与该第二栅极结构一起配置成一可程序化单元。
本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一下导电层在该基底中；形成一隔离层在该基底上；形成一第一导电层在该隔离层上以及在该下导电层上方，其中该第一导电层具有一第一功函数；形成一第二导电层在该隔离层上以及在该下导电层上方，且与该第一导电层间隔设置，该第二导电层具有一第二功函数，该第二功函数不同于该第一功函数。该下导电层、该隔离层、该第一导电层以及该第二导电层一起配置成一可程序化单元。
在一些实施例中，形成该第一导电层与形成该第二导电层的步骤包括形成一第一中间导电层以及一第二中间导电层在该隔离层上；形成一第一遮罩(掩膜)层以覆盖该第二中间导电层并暴露该第一中间导电层；执行一第一植入工艺以将该第一中间导电层转换成该第一导电层；移除该第一遮罩层；形成一第二遮罩层以覆盖该第一导电层并暴露该第二中间导电层；执行一第二植入工艺以将该第二中间导电层转换成该第二导电层；以及移除该第二遮罩层。以不同掺杂浓度执行该第一植入工艺与该第二植入工艺。
在一些实施例中，该下导电层、该第一导电层以及该第二导电层具有相同电类型。
由于本公开该半导体元件的设计，在一程序化程序之后，可通过控制所施加的程序化电压而微调该可程序化单元的一电阻。此外，可选择并施加各式不同的多个程序化电压，以程序化该可程序化单元。再者，可通过一相对较小(或较弱的)电压而程序化该可程序化单元。因此，可提供更多的表面积给其他功能元件，例如逻辑功能元件。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域技术人员也应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的披露内容，附图中相同的元件符号指相同的元件。
图1是流程示意图，例示本公开一实施例的半导体元件的制备方法。
图2到图8是剖视示意图，例示本公开一实施例的半导体元件的制备流程。
图9到图13是剖视示意图，例示本公开一些实施例的各半导体元件。
图14是流程示意图，例示本公开另一实施例的半导体元件的制备方法。
图15到图28是剖视示意图，例示本公开另一实施例的半导体元件的制备流程。
图29及图30是剖视示意图，例示本公开一些实施例的半导体元件。
附图标记说明：
1A：半导体元件
1B：半导体元件
1C：半导体元件
1D：半导体元件
1E：半导体元件
1F：半导体元件
1G：半导体元件
1H：半导体元件
1I：半导体元件
10：制备方法
101：基底
103：下导电层
105：隔离层
107：导电栓塞
109：导电通孔
111：上导电层
113：间隙子
115：层间介电层
117：层间介电层
121：层间介电层
123：辅助层
125：井区
20：制备方法
200：第一栅极结构
201：第一导电层
203：第一栅极介电层
205：第一功函数层
207：第一填充层
209：第一湿润层
211：第一阻障层
300：第二栅极结构
301：第二导电层
303：第二栅极介电层
305：第二功函数层
307：第二填充层
309：第二湿润层
311：第二阻障层
400：第三栅极结构
401：第三导电层
403：第三栅极介电层
405：第三功函数层
407：第三填充层
409：第三湿润层
411：第三阻障层
601：中间导电层
603：中间导电层
605：中间导电层
607：遮罩(掩膜)层
609：遮罩层
611：遮罩层
613：伪导电层
615：硬遮罩层
617：介电材料
619：第一功函数材料
621：第二功函数材料
623：第三功函数材料
625：填充材料
627：遮罩层
629：遮罩层
631：遮罩层
701：第一沟槽
703：第二沟槽
705：第三沟槽
IMP1：第一植入工艺
IMP2：第二植入工艺
IMP3：第三植入工艺
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
Z：方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范围中。
应当理解，在本公开的描述中，上方(above)(或之上(up))对应Z方向箭头的该方向，而下方(below)(或之下(down))对应Z方向箭头的相对方向。
应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemicalvapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(光刻，photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
图1是流程示意图，例示本公开一实施例的半导体元件1A的制备方法10。图2到图8是剖视示意图，例示本公开一实施例的半导体元件1A的制备流程。
请参考图1及图2，在步骤S11，提供一基底101，以及一下导电层103可形成在基底101中。
请参考图2，基底101可为一块状(bulk)半导体基底、一多层或梯度基底(gradientsubstrate)，或其类似物。举例来说，基底101可包含一半导体材料，例如一元素半导体、一化合物或合金半导体或其组合；该元素半导体例如硅或锗；该化合物或合金半导体例如碳化硅、硅锗、砷化镓、磷化镓、磷化砷化镓、砷化铟铝、砷化铟镓、砷化铟、磷化铟镓、磷化铟、锑化铟或磷化砷化铟镓。基底101可掺杂或未掺杂。
请参考图2，下导电层103可形成在基底101中，且下导电层103的上表面可大致与基底101的上表面为共面。在一些实施例中，下导电层103可界定出一可程序化单元的一操作区。
在一些实施例中，下导电层103的制作技术可包含一植入工艺。意即，下导电层103可从基底101的一部分而转换。该植入工艺的多个(种)掺杂物可包括p型杂质(掺杂物)或n型杂质(掺杂物)。该多个p型杂质可添加到一本征半导体(intrinsic semiconductor)，以产生多个价电子的不足。在一含硅基底中，该多个p型掺杂物，即该多个杂质包括硼、铝、镓及铟，但并不以此为限。该多个n型杂质添加到一本征半导体以贡献多个自由电子给该本征半导体。在一含硅基底中，该多个n型掺杂物，即该多个杂质包括锑、砷及磷，但并不以此为限。在一些实施例中，下导电层103的掺杂浓度可介于大约1E19 atoms/cm3到大约1E21atoms/cm3之间。在该植入工艺之后，下导电层103可具有一电类型，例如n型或p型。
在一些实施例中，可执行一退火工艺以启动下导电层103。该退火工艺的温度可介于大约800℃到大约1250℃之间。该退火工艺可具有一工艺持续时间(process duration)，介于大约1毫秒(millisecond)到大约500毫秒之间。举例来说，该退火工艺可为一快速热退火、一激光尖峰退火(laser spike anneal)或是一闪光退火(flash lamp anneal)。
请参考图1及图3，在步骤S13，一隔离层105可形成在基底101上。
请参考图3，隔离层105可形成在基底101上并可覆盖下导电层103。举例来说，隔离层105可包括氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物、高介电常数的介电材料或其组合。举例来说，隔离层105的制作技术可包含适合的沉积工艺，例如化学气相沉积、等离子体加强化学气相沉积、原子层沉积、蒸镀(evaporation)、化学溶液沉积(chemical solution deposition)或其他适合的沉积工艺。可依据沉积工艺以及所使用的材料的成分与数量以改变隔离层105的厚度。举例来说，隔离层105的厚度可介于大约
Figure BDA0003331759480000101
到大约
Figure BDA0003331759480000102
之间。在一些实施例中，隔离层105可包括多层。举例来说，隔离层105可为一氧化物-氮化物-氧化物(ONO)结构。举另一个例子，隔离层105可包括一下层以及一上层，该下层包含氧化硅，该上层包含高介电常数的介电材料。
该多个高介电常数材料(介电常数大于7.0)的例子包括金属氧化物，但并不以此为限，该多个金属氧化物例如氧化铪、氧化硅铪、氮氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅(lead scandium tantalum oxide)以及铌酸锌铅(lead zinc niobate)。举例来说，该高介电常数材料还可包含多个掺杂物，例如镧与铝。
在一些实施例中，一界面层(interfacial layer)(图未示)可形成在基底101与隔离层105之间。举例来说，该界面层可包含氧化硅、氮化硅、氮氧化硅、其他半导体氧化物或其组合。可使用任何适合的工艺将界面层形成任何适合的厚度，该工艺包括热生长(thermal growth)、原子层沉积、化学气相沉积、高密度等离子体化学气相沉积、旋涂(spin-on)沉积或其他适合的沉积工艺。举例来说，该界面层的厚度可介于大约
Figure BDA0003331759480000111
到大约
Figure BDA0003331759480000112
之间，或是介于大约
Figure BDA0003331759480000113
到大约
Figure BDA0003331759480000114
之间。在半导体元件1A的制造期间，该界面层可促进隔离层105的形成。
请参考图1及图4到图7，在步骤S15，一第一导电层201、一第二导电层301以及一第三导电层401可形成在隔离层105上。
请参考图4，中间导电层601、603、605可形成在隔离层105上，并可直接在下导电层103上方。中间导电层601、603、605可相互分隔开。举例来说，中间导电层601、603、605可包含未掺杂多晶硅、未掺杂多晶锗、握掺杂多晶硅锗或其组合。应当理解，该多个中间导电层的数量仅用于举例说明的目的。该多个中间导电层的数量可大于或小于三个。举例来说，该多个中间导电层的数量可为两个。举另一个例子，该多个中间导电层的数量可为四个。
请参考图5，一遮罩(掩膜)层607可形成在隔离层105上。遮罩层607可覆盖中间导电层603、605，并暴露中间导电层601(如图4所示)。在一些实施例中，遮罩层607可为一光阻(光刻胶)层。可接着执行一第一植入工艺IMP1，以将多个掺杂物掺杂进入中间导电层601中，并将中间导电层601转换成第一导电层201。该多个掺杂物可为p型掺杂物或是n型掺杂物，而p型掺杂物例如硼、铝、镓及铟，n型掺杂物例如锑、砷及磷。第一植入工艺IMP1的掺杂浓度可介于大约1E19 atoms/cm2到大约1E21 atoms/cm2之间。第一导电层201可具有一第一掺杂浓度。在第一植入工艺IMP1之后，可移除遮罩层607。
请参考图6，一遮罩层609可形成在隔离层105上。遮罩层609可覆盖中间导电层605与第一导电层201，并暴露中间导电层603(如图4所示)。在一些实施例中，遮罩层609可为一光阻层。可接着执行一第二植入工艺IMP2，以将该多个掺杂物掺杂进入中间导电层603中，并将中间导电层603转换成第二导电层301。该多个掺杂物可为p型掺杂物或是n型掺杂物，而p型掺杂物例如硼、铝、镓及铟，n型掺杂物例如锑、砷及磷。第二植入工艺IMP2的掺杂浓度可介于大约1E19 atoms/cm2到大约1E21 atoms/cm2之间。在一些实施例中，使用在第一植入工艺IMP1的掺杂类型与使用在第二植入工艺IMP2的掺杂类型为相同。第二导电层301可具有一第二掺杂浓度。在第二植入工艺IMP2之后，可移除遮罩层609。
请参考图7，一遮罩层611可形成在隔离层105上。遮罩层611可覆盖第一导电层201与第二导电层301，并暴露中间导电层605。在一些实施例中，遮罩层611可为一光阻层。可接着执行一第三植入工艺IMP3，以将该多个掺杂物掺杂进入中间导电层605，并将中间导电层605转换成第三导电层401。该多个掺杂物可为p型掺杂物或是n型掺杂物，而p型掺杂物例如硼、铝、镓及铟，n型掺杂物例如锑、砷及磷。第二植入工艺IMP2的掺杂浓度可介于大约1E19atoms/cm2到大约1E21 atoms/cm2之间。在一些实施例中，使用在第三植入工艺IMP3的掺杂类型与使用在第二植入工艺IMP2的掺杂类型为相同。第三导电层401可具有一第三掺杂浓度。在第三植入工艺IMP3之后，可移除遮罩层611。
在一些实施例中，第一导电层201的第一掺杂浓度、第二导电层301的第二掺杂浓度以及第三导电层401的第三掺杂浓度可为不同。举例来说，第三导电层401的掺杂浓度可大于第二导电层301的第二掺杂浓度与第一导电层201的第一掺杂浓度。第二导电层301的第二掺杂浓度可大于第一导电层201的第一掺杂浓度。应当理解，第一导电层201、第二导电层301以及第三导电层401的掺杂浓度顺序仅为举例说明。可取决于电路设计而改变掺杂浓度顺序。
在一些实施例中，可执行一退火工艺以启动第一导电层201、第二导电层301以及第三导电层401。该退火工艺的温度可介于大约800℃到大约1250℃之间。该退火工艺可具有一工艺持续时间(process duration)，介于大约1毫秒(millisecond)到大约500毫秒之间。举例来说，该退火工艺可为一快速热退火、一激光尖峰退火(laser spike anneal)或是一闪光退火(flash lamp anneal)。
请参考图1及图8，在步骤S17，可形成一上导电层111一电性耦接到第一导电层201、第二导电层301以及第三导电层401，以及可形成一导电栓塞107以电性耦接到下导电层103。
请参考图8，一层间介电层115可形成在隔离层105上，以覆盖第一导电层201、第二导电层301以及第三导电层401。举例来说，层间介电层115可包含氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowable oxide)、东燃硅氮烷(tonen silazen)、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、等离子体加强型四乙基正硅酸盐(plasma enhanced tetra-ethyl orthosilicate)、氟硅酸盐玻璃(fluoridesilicate glass)、掺碳的氧化硅(carbon doped silicon oxide)或其组合。举例来说，层间介电层115的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似工艺。可执行一平坦化工艺，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。
请参考图8，多个导电通孔109可形成在层间介电层115中。该多个导电通孔109可分别形成在第一导电层201、第二导电层301以及第三导电层401上。在一些实施例中，每一导电通孔109的各侧壁可具有一倾斜剖面轮廓。在一些实施例中，该多个导电通孔109的制作技术可包含一镶嵌方法(damascene method)。一般而言，在该镶嵌方法中，沉积并图案沉积一或多个介电材料以形成多个垂直互连及及多个水平互连，而介电材料则例如低介电常数(low-k)介电材料(意即具有小于4.0的一介电常数)，该多个垂直互连即如已知的多个通孔(vias)，该多个水平互连即如已知的多个导线(lines)。然后，多个导电材料及其他材料镶嵌进入该蚀刻图案中，该多个导电材料则例如含铜材料，该多个其他材料则例如阻障层材料，而该多个阻障层材料使用于避免该多个含铜材料扩散进入围绕的低介电常数的介电质中。然后，移除在该蚀刻图案外的任何多余含铜材料以及多余阻障层材料。
请参考图8，一层间介电层117可形成在层间介电层115上。在一些实施例中，层间介电层117可包含与层间介电层115相同的材料，但并不以此为限。
请参考图8，上导电层111可形成在层间介电层117中。上导电层111可形成在该多个导电通孔109上。上导电层111可经由该多个导电通孔109而电性耦接到第一导电层201、第二导电层301以及第三导电层401。在一程序化程序期间，上导电层111可电性耦接到一外部电压。举例来说，上导电层111可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。举例来说，上导电层111的制作技术可包含一镶嵌工艺。
在一些实施例中，在多个程序化程序期间，第一导电层201、第二导电层301以及第三导电层401可电性耦接到不同的导电层，并可电性耦接不同的外部电压。
请参考图8，一层间介电层121可形成在层间介电层117上。在一些实施例中，层间介电层121可包含与层间介电层117相同的一材料。在一些实施例中，层间介电层121可为一蚀刻终止层，举例来说，并可包含氮化硅、氮碳化硅或类似物。举例来说，层间介电层121的制作技术可包含原子层沉积、化学气相沉积或类似工艺。
请参考图8，导电栓塞107可沿着层间介电层121、层间介电层117、层间介电层115以及隔离层105而形成，并可形成在下导电层103上。导电栓塞107可电性连接到下导电层103。导电栓塞107可电性耦接到一偏压或一接地电位。在一些实施例中，导电栓塞107可具有一倾斜剖面轮廓。举例来说，导电栓塞107可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
请参考图8，第一导电层201、第二导电层301、第三导电层401、隔离层105以及下导电层103一起配置成一可程序化单元。第一导电层201-隔离层105-下导电层103的配置、第二导电层301-隔离层105-下导电层103的配置，以及第三导电层401-隔离层105-下导电层103的配置可视为三个类电容器结构(意即导体-绝缘体-导体结构)。
对于具有多个n型导体的一类电容器结构而言，当施加大于(意即数值大于)该类电容器结构的平带电压(flat band voltage)的一电压时，则多个移动载子(电子)可累积在该绝缘体的表面处。对于具有多个p型导体的一类电容器结构而言，当施加深于(意即数值小于)该类电容器结构的平带电压(flat band voltage)的一电压时，则多个移动载子(电洞，空穴)可累积在该绝缘体的表面处。当一类电容器结构的该多个移动载子累积在该绝缘体的表面处时，则该类电容器结构在一累积模式操作。当一类电容器结构的带电压(band voltage)与该类电容器结构的功函数相关联，而且一类电容器结构的功函数与该类电容器结构的掺杂浓度相关联时，则一类电容器结构的平带电压与该类电容器结构的掺杂浓度相关联。
在本公开的一实施例中，下导电层103包含掺杂有n型掺杂物的硅。第一导电层201、第二导电层301以及第三导电层401包含掺杂有n型掺杂物的多晶硅。第三导电层401的第三掺杂浓度可大于第二导电层301的第二掺杂浓度。第二导电层301的第二掺杂浓度可大于第一导电层201的第一掺杂浓度。在此实施例中，第一导电层201的第一平带电压大于第二导电层301的第二平带电压，以及第二导电层301的第二平带电压大于第三导电层401的第三平带电压。举例来说，第一导电层201的第一平带电压为4.0伏特，第二导电层301的第二平带电压为3.0伏特，而第三导电层401的第三平带电压为2.0伏特。当第一导电层201、第二导电层301以及第三导电层401的平带电压不同时，则可使用不同的电压分别在该累积模式中操作第一导电层201、第二导电层301以及第三导电层401。
在电流实施例的一程序化程序中，一程序化电压可经由上导电层111而施加到半导体元件1A，且导电栓塞107可电性耦接到接地电位。在该程序化电压下可施加压力于隔离层105。因此，可使隔离层105破裂以形成一连续路径(contiguous path)，而该连接路径连接下导电层103与第一导电层201、第二导电层301或第三导电层401。通过调整该程序化电压的数值，可控制所形成的该连续路径的数量。意即，在该程序化程序之后，该程序化单元的电阻可通过控制该程序化电压而微调。
举例来说，当该程序化电压为2.5伏特时，仅形成第三导电层401与下导电层103的连续路径。举另一个例子，当该程序化电压为3.5伏特时，则形成第三导电层401与下导电层103的连续路径以及第二导电层301与下导电层103的连续路径。再举另一个例子，该程序化电压为4.5伏特时，则形成所有连续路径。
在本公开的另一实施例中，下导电层103包含掺杂有p型掺杂物的硅。第一导电层201、第二导电层301以及第三导电层401包含掺杂有p型掺杂物的多晶硅。第三导电层401的第三掺杂浓度可大于第二导电层301的第二掺杂浓度。第二导电层301的第二掺杂浓度可大于第一导电层201的第一掺杂浓度。在如此的实施例中，第一导电层201的第一平带电压较低(例如接近接地电位)于第二导电层301的第二平带电压，且第二导电层301的第二平带电压较低于第三导电层401的第三平带电压。举例来说，第一导电层201的第一平带电压为-2.0伏特时，则第二导电层301的第二平带电压-3.0伏特，以及第三导电层401的第三平带电压为-4.0伏特。当第一导电层201、第二导电层301以及第三导电层401的各平带电压为不同时，可使用不同电压以分别在该累积模式中操作第一导电层201、第二导电层301以及第三导电层401。
例示的程序化程序可如下所示。当该程序化电压为-2.5伏特时，仅形成第三导电层401与下导电层103的连续路径。举另一个例子，当该程序化电压为-3.5伏特，则形成第三导电层401与下导电层103的连续路径以及第二导电层301与下导电层103的连续路径。再举另一个例子，当该程序化电压为-4.5伏特时，则形成所有连续路径。
图9到图13是剖视示意图，例示本公开一些实施例的各半导体元件1B、1C、1D、1E、1F。
请参考图9，半导体元件1B可具有类似于如图8所描述的一结构。在图9中与图8中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。半导体元件1B可包括一井区125。井区125可设置在基底101中，并可围绕下导电层103。井区125可具有与下导电层103相反的一电类型。井区125可对下导电层103提供额外的电性绝缘。
请参考图10，半导体元件1C可具有类似于如图8所描述的一结构。在图10中与图8中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。半导体元件1C可包括多个辅助层123。该多个辅助层123可分别对应设置于覆盖第一导电层201、第二导电层301以及第三导电层401。举例来说，该多个辅助层123可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。该多个辅助层123的厚度可介于大约2nm到大约20nm之间。该多个辅助层123可分别降低该多个导电通孔109与第一导电层201、第二导电层301及第三导电层401之间的接触电阻。在一些实施例中，该多个辅助层123可分别设置在第一导电层201的上表面上、在第二导电层301的上表面上，以及在第三导电层401的上表面上。
请参考图11，半导体元件1D可具有类似于如图8所描述的一结构。在图11中与图8中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。
半导体元件1D可包括多个间隙子113。该多个间隙子113可分别设置在第一导电层201的各侧壁上、在第二导电层301的各侧壁上，以及在第三导电层401的各侧壁上。在一些实施例中，举例来说，该多个间隙子113可包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅、类似物或其组合。该多个间隙子113可对第一导电层201、第二导电层301以及第三导电层401提供额外的电性绝缘。在一些实施例中，该多个间隙子113可包含低介电常数(low-k)的介电材料或是多孔的介电材料。包含低介电常数的介电材料或是多孔的介电材料的该多个间隙子113可降低第一导电层与第二导电层301之间的寄生电容，以及在第二导电层301与第三导电层401之间的寄生电容。
请参考图12，半导体元件1E可具有类似于如图8所描述的一结构。在图12中与图8中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。举例来说，半导体元件1E的下导电层103可包含一金属材料。举例来说，该金属材料可包含钨、钴、锆、钽、钛、铝、钌、铜或其组合。
请参考图13，半导体元件1F可具有类似于如图8所描述的一结构。在图13中与图8中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。
举例来说，第一导电层201、第二导电层301以及第三导电层401可包含金属材料，例如钨、钴、锆、钽、钛、铝、钌、铜、铂或其组合。第一导电层201、第二导电层301以及第三导电层401可包含不同材料，以便具有不同功函数。举例来说，第一导电层201可包含铝，并在+4.1伏特具有一功函数。第二导电层301可包含铜，并在+4.7伏特具有一功函数。第三导电层401可包含铂，并在+6.4伏特具有一功函数。如同第一导电层201、第二导电层301以及第三导电层401的不同功函数，可能需要不同程序化电压以程序化第一导电层201、第二导电层301或是第三导电层401。
图14是流程示意图，例示本公开另一实施例的半导体元件1G的制备方法20。图15到图28是剖视示意图，例示本公开另一实施例的半导体元件1G的制备流程。
请参考图14及图15，在步骤S21，可提供一基底101，一下导电层103可形成在基底101中，多个伪导电层(pseudo-conductive layers)613可形成在下导电层103上，以及多个硬遮罩层615可形成在该多个伪导电层613上。
请参考图15，基底101与下导电层103的制作技术可类似于如图2所描述的一程序。该多个伪导电层613可相互分隔开设置。举例来说，该多个伪导电层613可包含非晶硅或多晶硅。举例来说，该多个硬遮罩层615苦包含氮化硅、氮氧化硅、氧化氮化硅或类似物。
请参考图14到图16，在步骤S23，多个间隙子113可形成在该多个伪导电层615的各侧壁上，以及可形成一层间介电层115以覆盖该多个间隙子113与该多个硬遮罩层615。
请参考图16，可沉积一层隔离材料以覆盖该多个伪导电层613与该多个硬遮罩层615。可接着执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以移除该层隔离层料的一些部分，且同时形成该多个间隙子113。层间介电层115的制作技术可包含一沉积工艺，例如化学气相沉积。可执行一平坦化工艺到层间介电层115上，以提供一大致平坦表面给接下来的处理步骤，该平坦化工艺例如化学机械研磨。
请参考图14、图17以及图18，在步骤S25，移除伪导电层613以形成第一沟槽701、第二沟槽703以及第三沟槽705在层间介电层115中，以暴露下导电层103的一些部分。
请参考图17，可执行一平坦化工艺，例如化学机械研磨，以移除该多个硬遮罩层615以及该多个间隙子113的一些部分，以暴露该多个伪导电层613。
请参考图18，可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以移除该多个伪导电层613，且同时形成第一沟槽701、第二沟槽703以及第三沟槽705。下导电层103的上表面的一些部分可经由第一沟槽701、第二沟槽703以及第三沟槽705而暴露。
请参考图14及图19到图27，在步骤S27，一第一栅极结构200可形成在第一沟槽701中，一第二栅极结构300可形成在第二沟槽703中，以及一第三栅极结构400可形成在第三沟槽705中。
请参考图19，一层介电材料617可共形地形成在如图18所描述的中间半导体元件上。举例来说，介电材料617可包含氧化硅、氮化硅、氧化铪、氧化硅铪、氮氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化铅钪钽，或铌酸锌铅。
请参考图20，一层第一功函数材料619可共形地形成在该层介电材料617上。举例来说，第一功函数材料619可包含钌、钯、铂、钴、镍，以及导电金属氧化物、氮化钛、铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛以及碳化铝)、铝化物或其组合。一遮罩层627可形成在该层第一功函数材料619上，以覆盖第三沟槽705并暴露第二沟槽703以及第一沟槽701。
请参考图21，可执行一蚀刻工艺以选择地移除该层第一功函数材料619的该暴露部分。在蚀刻工艺期间，第一功函数材料619对介电材料617的蚀刻率比可介于大约15：1到大约2：1之间，或者是在大约10：1到大约3：1之间。在该蚀刻工艺之后，可移除遮罩层627。
请参考图22，一层第二功函数材料621可共形地形成该层第一功函数材料619与该层介电材料617上。第二功函数材料621可不同于第一功函数材料619。举例来说，第二功函数材料621可包含钌、钯、铂、钴、镍，以及导电金属氧化物、氮化钛、铪、锆、钛、钽、铝、金属碳化物、铝化物或其组合。一遮罩层629可形成在该层第二功函数材料621上，以覆盖第二沟槽703，并暴露第三沟槽705与第一沟槽701。
请参考图23，可执行一蚀刻工艺以选择地移除该层第二功函数材料621的该暴露部分。在该蚀刻工艺期间，第二功函数材料621对介电材料617的蚀刻率比可介于大约15：1到大约2：1之间，或是介于大约10：1到大约3：1之间。在该蚀刻工艺期间，第二功函数材料621对第一功函数材料619的蚀刻率比可介于大约15：1到大约2：1之间，或介于大约10：1到大约3：1之间。在该蚀刻工艺之后，可移除遮罩层629。
请参考图24，一层第三功函数材料623可共形地形成在该层第一功函数材料619、该层第二功函数材料621以及该层介电材料617上。第三功函数材料623可不同于第一功函数材料619与第二功函数材料621。举例来说，第三功函数材料623可包含钌、钯、铂、钴、镍以及导电金属氧化物、氮化钛、铪、锆、钛、钽、铝、金属碳化物、铝化物或其组合。一遮罩层631可形成在该层第三功函数材料623上以覆盖第一沟槽701，并暴露第二沟槽703与第三沟槽705。
请参考图25，可执行一蚀刻工艺以选择地移除该层第三功函数材料623的该暴露部分。在该蚀刻工艺期间，第三功函数材料623对介电材料617的蚀刻率比可介于大约15：1到大约2：1之间，或是介于大约10：1到大约3：1之间。在该蚀刻工艺期间，第三功函数材料623对第一功函数材料619的蚀刻率比可介于大约15：1到大约2：1之间，或介于大约10：1到大约3：1之间。在该蚀刻工艺期间，第三功函数材料623对第二功函数材料621的蚀刻率比可介于大约15：1到大约2：1之间，或介于大约10：1到大约3：1之间。在该蚀刻工艺之后，可移除遮罩层631。
请参考图26，可形成一层填充材料625以填满第一沟槽701、第二沟槽703以及第三沟槽703。举例来说，填充材料625可包含钨、铝、钴、钌、金、银、钛、铂、类似物或其组合。举例来说，该层填充材料625的制作技术可包含化学气相沉积、物理气相沉积、镀覆、热或电子束蒸镀、类似工艺或其组合。
请参考图27，可执行一平坦化工艺，例如化学机械研磨，直到层间介电层115的上表面暴露为止。在该平坦化工艺之后，该层介电材料617可转换成一第一栅极介电层203在第一沟槽701中、转换成一第二栅极介电层303在第二沟槽703中，以及转换成一第三栅极介电层403在第三沟槽705中。该层第一功函数材料619可转换成一第三功函数层405在第三沟槽705中。该层第二功函数材料621可转换成一第二功函数层305在第二沟槽703中。该层第三功函数材料623可转换成一第一功函数层205在第一沟槽701中。该层填充材料625可转换成一第一填充层207在第一沟槽701中、转换成一第二填充层307在第二沟槽703中，以及转换成一第三填充层407在第三沟槽705中。第一栅极介电层203、第二栅极介电层303以及第三栅极介电层403的厚度可为相同。
请参考图27，第一栅极介电层203、第一功函数层205、第二栅极介电层303、第二功函数层305、第三栅极介电层403以及第三功函数层405可具有U形剖面轮廓。
请参考图27，第一栅极介电层203、第一功函数层205以及第一填充层207一起配置成第一栅极结构200。第二栅极介电层303、第二功函数层305以及第一填充层307一起配置成第二栅极结构300。第三栅极介电层403、第三功函数层405以及第三填充层407一起配置成第三栅极结构400。在一些实施例中，第一栅极结构200、第二栅极结构300以及第三栅极结构400的制造可轻易地与多个逻辑元件的各栅极整合在一起。
请参考图14及图28，在步骤S29，可形成一导电栓塞107以电性耦接到下导电层103，且可形成一上导电层111以电性耦接到第一栅极结构200、第二栅极结构300以及第三栅极结构400。
请参考图28，层间介电层117可形成在层间介电层115上，且层间介电层119可形成在层间介电层117上。举例来说，该多个导电通孔109与上导电层111可通过一镶嵌制成而形成在层间介电层117与层间介电层119中。上导电层111可经由该多个导电通孔109而电性耦接到第一栅极结构200、第二栅极结构300以及第三栅极结构400。层间介电层121可形成在层间介电层119上。导电栓塞107可沿着层间介电层115、117、119、121而形成，且形成在下导电层103上。
当第一功函数层205、第二功函数层305以及第三功函数层405包含不同功函数材料时，第一栅极结构200、第二栅极结构300以及第三栅极结构400具有不同功函数。据此，需要不同程序化电压以程序化第一栅极结构200、第二栅极结构300或是第三栅极结构400。
图29及图30是剖视示意图，例示本公开一些实施例的半导体元件1H及1I。请参考图29，半导体元件1H可具有类似于如图28所描述的一结构。在图29中与图28中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。第一栅极结构200还可包括第一湿润层209以及第一阻障层211。第二栅极结构300还可包括第二湿润层309以及第二阻障层311。第三栅极结构400还可包括第三湿润层409以及第三阻障层411。
第一湿润层208可设置在第一功函数层205与第一填充层207之间。第二湿润层309可设置在第二功函数层305与第二填充层307之间。第三湿润层409可设置在第三功函数层405与第三填充层407之间。举例来说，第一湿润层209、第二湿润层309以及第三湿润层409可包含钛、钽、镍或钴。第一湿润层209、第二湿润层309以及第三湿润层409可促进各层之间的接合(bonding)，并可促进接下来各层的均匀沉积。
第一阻障层211可设置在第一湿润层209与第一填充层207之间。第二阻障层311可设置在可设置在第二湿润层309与第二填充层307中。第三阻障层411可设置在第三湿润层409与第三填充层407之间。举例来说，第一阻障层211、第二阻障层311以及第三阻障层411可包含氮化钛、氮化钽或其组合。第一阻障层211、第二阻障层311以及第三阻障层可避免接下来的各沉积工艺剥蚀(degrading)半导体元件1H的其他层。
请参考图30，半导体元件1I可具有类似于如图28所描述的一结构。在图30中与图28中相同或类似的元件则已经标示为类似的元件编号，且已经省略其重复的描述。
请参考图30，基底101、下导电层103以及隔离层105的制作技术可类似于如图2及图3所描述的一程序。层间介电层115与该多个间隙子113的制作技术可类似于如图15到图18所描述的一程序。第一功函数层205、第一填充层207、第二功函数层305、第二填充层307、第三功函数层405、第三填充层407、导电栓塞107、该多个导电通孔109、上导电层111以及层间介电层117、119、121可类似于如图20到图28所描述的一程序。
请参考图30，第一功函数层205以及第一填充层207一起配置成第一栅极结构200。第二功函数层305以及第二填充层307一起配置成第二栅极结构300。第三功函数层405以及第三填充层407一起配置成第三栅极结构400。当第一功函数层205、第二功函数层305以及第三功函数层405包含不同功函数材料时，第一栅极结构200、第二栅极结构300以及第三栅极结构400具有不同功函数。据此，可能需要不同程序化电压以程序化第一栅极结构200、第二栅极结构300或是第三栅极结构400。
由于本公开半导体元件1A的设计，在一程序化程序之后，可通过控制所施加的程序化电压而微调该可程序化单元的一电阻。此外，可选择并施加各式不同的多个程序化电压(例如-4.5伏特到+4.5伏特)，以程序化该可程序化单元。换言之，该程序化单元可依据设计需求以在一集成电路中的各式不同电压而操作。再者，可通过一相对较小(或较弱的)电压(例如-2.5伏特到+2.5伏特)而程序化该可程序化单元。意即，可减少用于使用在产生该程序化电压的一充电泵电路(charge-pump circuit)的表面积。因此，可提供更多的表面积给其他功能元件，例如逻辑功能元件。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的披露内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一下导电层，设置于该基底中；
一隔离层，设置于该基底上；
一第一导电层，设置于该隔离层上以及在该下导电层上方；
一第二导电层，设置于该隔离层上以及在该下导电层上方，并与该第一导电层间隔设置；
一导电栓塞，电性耦接到该下导电层；以及
一上导电层，电性耦接到该第一导电层与该第二导电层；
其中该第一导电层具有一第一功函数，该第二导电层具有一第二功函数，而该第二功函数不同于该第一功函数；
其中该下导电层、该隔离层、该第一导电层以及该第二导电层一起配置成一可程序化单元。
2.如权利要求1所述的半导体元件，其中该第一导电层与该第二导电层包含掺杂多晶硅、掺杂多晶硅锗或其组合，而该第一导电层与该第二导电层具有相同的电类型。
3.如权利要求2所述的半导体元件，其中该下导电层包含掺杂硅、掺杂锗、掺杂硅锗或其组合，而该下导电层具有一电类型，该电类型相同于该第一导电层与该第二导电层。
4.如权利要求3所述的半导体元件，还包括一井区，设置于该基底中并围绕该下导电层设置，其中该井区具有一电类型，该电类型与该下导电层相反。
5.如权利要求3所述的半导体元件，还包括多个辅助层，覆盖该第一导电层与该第二导电层，其中该多个辅助层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
6.如权利要求3所述的半导体元件，还包括多个间隙子，设置于该第一导电层的各侧壁上以及设置于该第二导电层的各侧壁上。
7.如权利要求2所述的半导体元件，其中该下导电层包含钨、铝、钛、铜或其组合。
8.如权利要求1所述的半导体元件，其中该第一导电层与该第二导电层包含不同材料，该第一导电层包含钨、钴、锆、钽、钛、铝、钌、铜、铂或其组合，而该第二导电层包含钨、钴、锆、钽、钛、铝、钌、铜、铂或其组合。
9.一种半导体元件，包括：
一基底；
一隔离层，设置于该基底上；
一下导电层，设置于该基底中；
一第一栅极结构，包括一第一栅极介电层、一第一功函数层以及一第一填充层，该第一栅极介电层设置于该下导电层上，该第一功函数层设置于该第一栅极介电层上，该第一填充层设置于该第一功函数层上，其中该第一功函数层具有一第一功函数；
一第二栅极结构，包括一第二栅极介电层、一第二功函数层以及一第二填充层，该第二栅极介电层设置于该下导电层上并与该第一栅极介电层间隔设置，该第二功函数层设置于该第二栅极介电层上，该第二填充层设置于该第二功函数层上，其中该第二功函数层具有一第二功函数，该第二功函数不同于该第一功函数；
一导电栓塞，电性耦接到该下导电层；以及
一上导电层，电性耦接到该第一栅极结构与该第二栅极结构；
其中该下导电层、该隔离层、该第一栅极结构以及该第二栅极结构一起配置成一可程序化单元。
10.如权利要求9所述的半导体元件，其中该第一栅极介电层与该第二栅极介电层具有相同厚度。
11.如权利要求10所述的半导体元件，还包括多个间隙子，设置于该第一栅极结构的两侧上以及在该第二栅极结构的两侧上。
12.如权利要求11所述的半导体元件，还包括一第一湿润层，设置于该第一功函数层与该第一填充层之间，其中该第一湿润层包含钛、钽、镍或钴。
13.如权利要求12所述的半导体元件，还包括一第一阻障层，设置于该第一湿润层与该第一填充层之间，其中该第一阻障层包含氮化钛、氮化钽或其组合。
14.如权利要求9所述的半导体元件，其中该第一栅极介电层与该第二栅极介电层具有U形剖面轮廓。
15.如权利要求9所述的半导体元件，其中该下导电层包含掺杂硅、掺杂锗、掺杂硅锗或其组合。
16.如权利要求9所述的半导体元件，其中该下导电层包含钨、铝、钛、铜或其组合。
17.一种半导体元件，包括：
一基底；
一下导电层，设置于该基底中；
一隔离层，设置于该基底上；
一第一栅极结构，设置于该隔离层上且在该下导电层上方，并包括一第一功函数层以及一第一填充层，其中该第一功函数层具有一第一功函数；
一第二栅极结构，设置于该隔离层上、在该下导电层上方且与该第一栅极结构间隔设置，并包括一第二功函数层以及一第二填充层，其中该第二功函数层具有一第二功函数，该第二功函数不同于该第一功函数；
一导电栓塞，电性耦接到该下导电层；以及
一上导电层，电性耦接到该第一栅极结构与该第二栅极结构；
其中该下导电层、该隔离层、该第一栅极结构与该第二栅极结构一起配置成一可程序化单元。
18.一种半导体元件的制备方法，包括：
提供一基底；
形成一下导电层在该基底中；
形成一隔离层在该基底上；
形成一第一导电层在该隔离层上以及在该下导电层上方，其中该第一导电层具有一第一功函数；
形成一第二导电层在该隔离层上以及在该下导电层上方，且与该第一导电层间隔设置，该第二导电层具有一第二功函数，该第二功函数不同于该第一功函数；
其中该下导电层、该隔离层、该第一导电层以及该第二导电层一起配置成一可程序化单元。
19.如权利要求18所述的半导体元件的制备方法，其中形成该第一导电层与形成该第二导电层的步骤包括：
形成一第一中间导电层以及一第二中间导电层在该隔离层上；
形成一第一遮罩层以覆盖该第二中间导电层并暴露该第一中间导电层；
执行一第一植入工艺以将该第一中间导电层转换成该第一导电层；
移除该第一遮罩层；
形成一第二遮罩层以覆盖该第一导电层并暴露该第二中间导电层；
执行一第二植入工艺以将该第二中间导电层转换成该第二导电层；以及
移除该第二遮罩层；
其中以不同掺杂浓度执行该第一植入工艺与该第二植入工艺。
20.如权利要求19所述的半导体元件的制备方法，其中该下导电层、该第一导电层以及该第二导电层具有相同电类型。
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US8525232B2 (en) * 2011-08-10 2013-09-03 International Business Machines Corporation Semiconductor structure having a wetting layer
US9716044B2 (en) * 2011-08-18 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interlayer dielectric structure with high aspect ratio process (HARP)
US8796128B2 (en) * 2012-02-07 2014-08-05 International Business Machines Corporation Dual metal fill and dual threshold voltage for replacement gate metal devices
US9659944B2 (en) * 2015-06-30 2017-05-23 Avago Technologies General Ip (Singapore) Pte. Ltd. One time programmable memory with a twin gate structure
US9589970B1 (en) * 2016-08-02 2017-03-07 United Microelectronics Corp. Antifuse one-time programmable memory
US10297505B2 (en) * 2017-04-26 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
CN107749398A (zh) * 2017-11-09 2018-03-02 中国科学院微电子研究所 P型mosfet的制作方法

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